JPH05160355A - ツインウェルを有するｃｍｏｓの製造方法 - Google Patents

ツインウェルを有するｃｍｏｓの製造方法

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JPH05160355A JP4112012A JP11201292A JPH05160355A JP H05160355 A JPH05160355 A JP H05160355A JP 4112012 A JP4112012 A JP 4112012A JP 11201292 A JP11201292 A JP 11201292A JP H05160355 A JPH05160355 A JP H05160355A
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Abstract

(57)【要約】 （修正有） 【目的】 基板表面に段差が生じないツインウェルを有
するＣＭＯＳの製造方法を提供する。 【構成】 シリコン基板の上部に厚い酸化膜を形成する
工程と、上記厚い酸化膜の上部に第１ポートレジスト層
１１を塗布した後、Ｎウェルマスクを利用してアライメ
ントキー領域とＮウェル領域の第１ポートレジスト層を
除去し、上記除去された第１ポートレジスト層下部の厚
い酸化膜を所定の厚さで蝕刻し、薄い酸化膜を形成する
工程と、薄い酸化膜を介してＮ型不純物を基板にイオン
注入する工程と、上記第１ポートレジスト層を完全に除
去し、再び全体構造の上部に第２ポートレジスト層１２
を塗布した後、Ｐウェルマスクを利用して予定されたＰ
ウェル領域の第２ポートレジスト層を除去し、その下部
の厚い酸化膜を所定の厚さで蝕刻し、薄い厚さの酸化膜
を形成する工程と、上記薄い酸化膜を介してＰ型不純物
を基板にイオン注入する工程を含む。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、高集積半導体素子のツ
インウェルを有するＣＭＯＳの製造方法に関するもので
あり、特にシリコン基板上に段差がないツインウェルを
有するＣＭＯＳの製造方法に関するものである。
【０００２】
【従来の技術】従来技術のツインウェルを有するＣＭＯ
Ｓの製造方法を図１を参照して説明する。
【０００３】図１の（ａ）は、基板１の上部にパッド酸
化膜２を成長させ、その上部に窒化膜３およびポートレ
ジスト４を積層した後、Ｎウェルマスクを用いてＮウェ
ル領域とアライメントキー１５が形成される領域の上記
ポートレジスト４を除去し、その後露出される窒化膜３
を除去してＮ型不純物を基板１に注入した状態の断面図
である。
【０００４】図１の（ｃ）は、図１の（ｂ）の工程後、
上記パッド酸化膜２上部の窒化膜３の所定の部分を除去
してＰ型不純物を基板１に注入した状態の断面図であ
る。
【０００５】図１の（ｄ）は、図１の（ｃ）の工程後に
注入されたＮ型不純物と、Ｐ型不純物をドライブ・イン
工程で基板内部へ拡散させてＮウェル領域６およびＰウ
ェル領域７を形成し、上記熱酸化膜５とパッド酸化膜２
を除去した状態の断面図であり、Ｎウェル領域６とＰウ
ェル領域７が形成された基板１表面に段差が大きく発生
することを知ることができる。
【０００６】
【発明が解決しようとする課題】上記のごとく従来の技
術は、Ｐウェルマスクで熱酸化膜をＮウェル領域の上部
に成長せしめることにより、Ｐウェル領域を形成した
後、上記熱酸化膜を除去する工程後には、基板表面に段
差が発生して半導体素子の製造プロセスと特性に良くな
い影響を与えることになる。
【０００７】したがって、本発明はＰウェル領域および
Ｎウェル領域を形成するが、基板表面にて段差が生じな
いツインウェルを有するＣＭＯＳの製造方法を提供する
ことにその目的がある。
【０００８】
【課題を解決するための手段】本発明によれば、シリコ
ン基板上部に厚い酸化膜を形成し、その上部にポートレ
ジストを塗布した後、Ｎウェルマスクを利用して予定さ
れたアライメントキー領域と、Ｎウェル領域のポートレ
ジスト層を除去しその下部の厚い酸化膜を所定の厚さで
蝕刻し、薄い厚さの酸化膜に形成する工程と、Ｎ型不純
物を薄い酸化膜を介して基板にイオン注入する工程と、
上記ポートレジストを完全に除去し再びポートレジスト
を全体的に塗布した後、Ｐウェルマスクを利用して予定
されたＰウェル領域のポートレジストを除去し、その下
部の厚い酸化膜を所定の厚さで蝕刻し、薄い厚さの酸化
膜に形成する工程と、Ｐ型不純物を薄い酸化膜を介して
基板にイオン注入する工程と、上記ポートレジストを除
去してドライブ・イン工程で注入されたＮ型不純物とＰ
型不純物を基板内部に注入した後、ドライブ・イン工程
時に薄い酸化膜の上下部に成長された酸化膜をすべて除
去する工程とで行なわれることを特徴とする。
【０００９】
【実施例】以下、添付の図面を参照して本発明を詳細に
説明する。
【００１０】図２は、本発明の第１実施例によりツイン
ウェルを有するＣＭＯＳを形成する工程を図示してい
る。
【００１１】図２（ａ）は、基板１上部に厚い酸化膜１
０を形成した後、その上部にポートレジスト１１を塗布
するが、Ｎウェルマスクを利用してアライメントキーが
形成される部分とＮウェル領域が形成される部分のポー
トレジスト１１を除去し、Ｎ型不純物を基板１に注入し
た状態の断面図であり、アライメントキー１５はスクラ
イブライン領域の上部に形成される。
【００１２】図２（ｂ）は上記ポートレジスト１１をす
べて除去し、全体的に再びポートレジスト１２を塗布す
るが、Ｐウェルマスクを利用してＰウェル領域のポート
レジスト１２を除去した後、露出される酸化膜１０を所
定の厚さに蝕刻しＰ型不純物を基板１に注入した状態の
断面図である。
【００１３】図２（ｃ）は、上記ポートレジスト１２を
すべて除去した後、ドライブ・インの工程を高温で実施
して注入されたＰ型不純物およびＮ型不純物を基板へ拡
散させて、Ｐウェル領域１４とＮウェル領域１３を形成
した断面図であり、このとき酸化膜１０が薄い部分では
下部が酸化され、酸化膜１０が厚い部分では上部に従っ
て酸化膜１０Ａがさらに成長する。
【００１４】図２（ｄ）は、上記の酸化膜１０をすべて
除去した状態の断面図であり、Ｐウェル領域１４とＮウ
ェル領域１３が形成された基板１表面に段差のないこと
を図示する。
【００１５】図３（ａ）〜（ｄ）は、本発明の第２実施
例によりツインウェルを有するＣＭＯＳを形成する工程
を図示する。
【００１６】図３（ａ）は、基板１上部にパッド酸化膜
２１および窒化膜２２を形成し、その上部にポートレジ
スト２３を塗布しＮウェルマスクを利用して予定された
Ｎウェル領域とアライメントキー１５領域のポートレジ
スト２３を除去し、その下部の露出される酸化膜２２を
除去した後に、Ｎ型不純物を基板１へ注入した状態の断
面図である。
【００１７】図３（ｂ）は、図３の（ａ）のポートレジ
スト２３を除去した後、再びポートレジスト２４を全体
構造の上部に塗布した後、Ｐウェルマスクを利用して、
予定されたＰウェル領域のポートレジスト２４および露
出される窒化膜２２を除去し、Ｐ型不純物を基板１へイ
オン注入した状態の断面図である。
【００１８】図３（ｃ）は、図３の（ｂ）のポートレジ
スト２４をすべて除去した後、ドライブ・イン工程で既
に注入されたＰ型およびＮ型不純物を基板１内部に拡散
させて、Ｐウェル領域２６およびＮウェル領域２５を形
成した断面図であって、このとき露出されたパッド酸化
膜２１の上部および下部の基板１に酸化膜２１Ａが成長
する。
【００１９】図３（ｄ）は、上記図３の（ｃ）の工程
後、残っている窒化膜２２と酸化膜２１，２１Ａを皆除
去した状態の断面図であり、Ｐウェル領域２６とＮウェ
ル領域２５が形成される基板１表面に段差が生じないこ
とを図示する。
【００２０】本発明の第１実施例（図２）と、本発明の
第２実施例（図３）にてＰウェルマスクを用いる代わり
にＮチャネルフィールドストップインプラントマスクを
用いることができるが、このマスクを用いる場合、別途
のＰウェルマスクの製作なしにＰ型不純物を基板内へ注
入させて段差がない２つのウェルを形成することができ
る。
【００２１】
【発明の効果】上記のごとく、本発明では従来のＬＯＣ
ＯＳ方式により２つのウェルを形成することによって段
差が存在することを、２つのウェルマスクを用いて段差
を縮めることができるものであり、２つのウェルマスク
を用いる際に問題となるアライメントキーを先に用いる
Ｎウェルマスク（またはＰウェルマスク）を用いて、同
時に形成することによって別途のマスク工程を省略する
ことが可能であり、後で用いられるＰウェルマスクの代
わりにＮチャネルフィールドストップインプラントマス
クで代替することができるので、１つのウェルマスクを
用いて段差がない２つのウェルを形成することができ
る。
【図面の簡単な説明】
【図１】従来の技術によりツインウェルを有するＣＭＯ
Ｓ素子の製造方法を図示した断面図である。
【図２】本発明の第１実施例によりツインウェルを有す
るＣＭＯＳ素子の製造方法を図示した断面図である。
【図３】本発明の第２実施例によりツインウェルを有す
るＣＭＯＳ素子の製造方法を図示した断面図である。
【符号の説明】
１ 基板 ２，２１ パッド酸化膜 ３，２２ 窒化膜 ４，１１，１２，２３ ポートレジスト ５ 熱酸化膜 ６，１３，２５ Ｎウェル領域 ７，１４，２６ Ｐウェル領域 １０ 酸化膜 １５ アライメントキー

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 シリコン基板を用意する工程と、 上記シリコン基板の上部に厚い酸化膜を形成する工程
    と、 上記厚い酸化膜の上部に第１ポートレジスト層を塗布し
    た後、Ｎウェルマスクを利用して予定されたアライメン
    トキー領域とＮウェル領域の第１ポートレジスト層を除
    去し、上記除去された第１ポートレジスト層下部の厚い
    酸化膜を所定の厚さで蝕刻し、薄い酸化膜を形成する工
    程と、 上記薄い酸化膜を介してＮ型不純物を基板にイオン注入
    する工程と、 上記第１ポートレジスト層を完全に除去し、再び全体構
    造の上部に第２ポートレジスト層を塗布した後、Ｐウェ
    ルマスクを利用して予定されたＰウェル領域の第２ポー
    トレジスト層を除去し、その下部の厚い酸化膜を所定の
    厚さで蝕刻し、薄い厚さの酸化膜を形成する工程と、 上記薄い酸化膜を介してＰ型不純物を基板にイオン注入
    する工程と、 残存する第２ポートレジスト層を除去し、上記シリコン
    基板内に注入されたＮ型不純物とＰ型不純物をドライブ
    ・イン工程でシリコン基板内部にさらに注入して、Ｎウ
    ェル領域およびＰウェル領域を形成する工程と、 上記ドライブ・イン工程時に薄い酸化膜の上下部に成長
    された酸化膜をすべて除去する工程とを含むことを特徴
    とする、ツインウェルを有するＣＭＯＳの製造方法。
  2. 【請求項２】 上記Ｐウェルマスクを利用してシリコン
    基板上部の厚い酸化膜を所定の厚さで蝕刻し、薄い酸化
    膜を形成する工程で、Ｐウェルマスクの代わりにＮチャ
    ネルフィールドストップインプラントマスクを用いるこ
    とを特徴とする、請求項１に記載のツインウェルを有す
    るＣＭＯＳの製造方法。
  3. 【請求項３】 シリコン基板を用意する工程と、 上記シリコン基板上部にパッド酸化膜および窒化膜を順
    次に形成する工程と、 上記窒化膜の上部に第１ポートレジスト層を塗布した
    後、Ｎウェルマスクを利用して予定されたアライメント
    キー領域とＮウェル領域の第１ポートレジスト層を除去
    し、上記除去された第１ポートレジスト層下部の窒化膜
    を蝕刻し、上記パッド酸化膜を露出する工程と、 上記露出したパッド酸化膜を介してＮ型不純物を基板に
    イオン注入する工程と、 上記第１ポートレジスト層を完全に除去し、再び全体構
    造の上部に第２ポートレジスト層を塗布した後Ｐウェル
    マスクを利用して、予定されたＰウェル領域の第２ポー
    トレジスト層を除去し、その下部の窒化膜を蝕刻しパッ
    ド酸化膜を露出する工程と、 上記露出したパッド酸化膜を介してＰ型不純物を基板に
    イオン注入する工程と、 残存する第２ポートレジスト層を除去し、シリコン基板
    内に注入されたＮ型不純物とＰ型不純物をドライブ・イ
    ン工程でシリコン基板内部にさらに注入してＮウェル領
    域およびＰウェル領域を形成する工程と、 上記ドライブ・イン工程時にパッド酸化膜の上下部に成
    長するフィールド酸化膜および残存する窒化膜をすべて
    除去する工程を含むことを特徴とする、ツインウェルを
    有するＣＭＯＳの製造方法。
  4. 【請求項４】 上記Ｐウェルマスクを利用してシリコン
    基板上部のパッド酸化膜上部の窒化膜を蝕刻する工程
    で、Ｐウェルマスクの代わりにＮチャネルフィールドス
    トップインプラントマスクを用いることを特徴とする、
    請求項３に記載のツインウェルを有するＣＭＯＳの製造
    方法。
JP4112012A 1991-05-03 1992-05-01 ツインウェルを有するｃｍｏｓの製造方法 Expired - Lifetime JP2521611B2 (ja)

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