KR100850121B1 - 얼라인 키를 이용한 반도체 소자의 웰 제조 방법 - Google Patents

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Abstract

본 발명은 얼라인 키를 이용한 반도체 소자의 웰 제조 방법에 관한 것으로, 특히 반도체 기판에 제 1절연막 및 제 2절연막을 순차적으로 적층하고, 제 2절연막을 패터닝하여 반도체 기판의 얼라인 영역을 오픈시키는 제 2절연막 패턴을 형성하고, 반도체 기판 전면에 이온 주입 공정을 실시하여 얼라인 영역에 웰을 형성하고, 제 2절연막 패턴을 제거하면서, 얼라인 영역의 제 1절연막 및 반도체 기판을 일정 깊이로 식각하여 얼라인 키를 형성하고, 반도체 기판 전면에 이온 주입 공정을 실시하여 반도체 기판의 소자 영역에 웰을 형성한 후에, 제 1절연막을 제거한다. 그러므로, 본 발명은 웰 이온 주입을 위한 패턴을 제거하면서 반도체 기판의 일부를 일정 깊이로 식각하여 얼라인 키를 생성함으로써, 웰 제조 공정 중에 얼라인 키를 생성하기 위한 별도의 사진 공정을 생략할 수 있어 웰 이온 주입 공정 및 얼라인 키 제조 공정에 사용되는 마스크를 이용한 사진 공정 횟수를 줄일 수 있다.
웰 영역, 웰 이온 주입, 얼라인 키, 사진 공정

Description

얼라인 키를 이용한 반도체 소자의 웰 제조 방법{METHOD FOR MANUFACTURING WELL REGION IN THE SEMICONDUCTOR DEVICE BY USING ALIGNE KEY}
도 1a 내지 도 1e는 종래 기술에 의한 얼라인 키를 이용한 반도체 소자의 웰 제조 방법을 설명하기 위한 공정 순서도,
도 2a 내지 도 2g는 본 발명에 따른 얼라인 키를 이용한 반도체 소자의 웰 제조 방법을 설명하기 위한 공정 순서도.
＜도면의 주요부분에 대한 부호의 설명＞
100 : 반도체 기판 102 : 제 1산화막
104 : 제 1질화막 104a : 제 1질화막 패턴
106, 108 : 제 1웰 영역 110 : 얼라인 키
112 : 제 2웰 영역 114 : 제 2산화막
116 : 제 2질화막 A : 얼라인 영역
B : 제 1소자 영역 C : 제 2소자 영역
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 반도체 소자의 소자 분리막을 형성하기 전에 웰 이온 주입을 진행할 경우 웰 영역의 얼라인(align)을 맞출 수 있는 얼라인 키를 이용한 반도체 소자의 웰 제조 방법에 관한 것이다.
일반 메모리 또는 비메모리 반도체 공정은, 반도체 소자의 활성 영역(active region)과 비활성 영역(non-active region)을 구분하기 위한 소자 분리막 제조 공정을 진행한 후에, 웰 이온 주입, 또는 식각 공정 등을 진행하게 된다.
하지만, LDI(LCD Driver IC) 등과 같은 일부 반도체 제조 공정에서는, 소자 분리막을 형성하기 전에, 웰 이온 주입을 진행하는 경우가 있다. 이때, 소자 분리막 제조 공정에서는 얼라인 공정이 가능하지만, 웰 이온 주입 공정에서는 웰 영역 마스크를 이용한 사진 공정시 평탄한 기판과의 얼라인을 정확하게 맞출 수 없었다.
이를 위하여 종래에는, 웰 이온 주입 공정을 진행하기에 앞서, 반도체 기판의 일부를 일정 깊이로 식각하는 얼라인 키를 생성하는 공정(예컨대, 제로(zero) 노광 공정이라고 일컫음)을 진행한 후에, 얼라인 키에 맞추어 웰 영역을 구분하기 위한 마스크를 사용한 사진 및 이온 주입 공정을 진행하고 있다.
도 1a 내지 도 1e는 종래 기술에 의한 얼라인 키를 이용한 반도체 소자의 웰 제조 방법을 설명하기 위한 공정 순서도이다.
이들 도면을 참조하면, 종래 기술에 의한 얼라인 키를 이용한 반도체 소자의 웰 제조 방법은 다음과 같이 진행된다. 이들 도면에서, A는 얼라인 영역이고, B는 제 1소자 영역, 예를 들어, n채널 MOS 영역이고, C는 제 2소자 영역, 예를 들어 p채널 MOS 영역을 각각 나타낸다.
우선, 도 1a에 도시된 바와 같이, 반도체 기판(10)으로서, 실리콘 기판에 제 1산화막(12)을 얇게, 예를 들어 약 100Å 정도 형성한다. 여기서, 제 1산화막(12)은 열산화 공정, 화학기상증착(CVD : Chemical Vapor Deposition) 공정 등으로 형성할 수 있다.
그리고 도 1b에 도시된 바와 같이, 반도체 기판(10)에 얼라인 키 마스크를 이용한 사진 공정을 진행하고, 건식 식각 공정을 진행하여 얼라인 영역(A)의 제 1산화막(12) 및 반도체 기판(10)을 일정 깊이로 식각하여 얼라인 키(14)를 형성한다.
이어서 도 1c에 도시된 바와 같이, 제 2소자 영역(C)의 웰 이온 주입 마스크를 이용한 사진 공정을 진행하고, 예를 들어 p형 도펀트로서, 붕소(B)를 기설정된 도펀트 농도와 이온 주입 에너지 크기로 진행하여 기판내에 p형 도펀트가 주입된 제 1웰 영역(16)을 형성한다. 이때, 제 2소자 영역(C)의 웰 영역을 정의하는 마스크는 얼라인 장비를 이용하여 기판의 얼라인 키(14)에 맞추어 얼라인을 수행한다.
그 다음 도 1d에 도시된 바와 같이, 제 1소자 영역(B)의 웰 이온 주입 마스크를 이용한 사진 공정을 진행하고, 예를 들어 n형 도펀트로서, 인(P)을 기설정된 도펀트 농도와 이온 주입 에너지 크기로 진행하여 기판내에 n형 도펀트가 주입된 제 2웰 영역(18)을 형성한다. 이때, 제 1소자 영역(B)의 웰 영역을 정의하는 마스크는 얼라인 장비를 이용하여 기판의 얼라인 키(14)에 맞추어 얼라인을 수행한다.
그리고, 어닐링(annealing) 공정을 수행하여 제 1소자 영역(B)과 제 2소자 영역(C)의 각 웰(18, 16)에 주입된 도펀트 이온을 활성화시킨다.
계속해서 습식 식각 등의 공정으로 반도체 기판(10)의 제 1산화막(12)을 제거한다.
그리고나서, 도 1e에 도시된 바와 같이, 반도체 기판(10) 전면에 제 2산화막(20)을 얇게 형성하고 그 위에 제 1질화막(22)을 두껍게 형성한다. 여기서, 제 2산화막(20) 및 제 1질화막(22)은 소자 분리막 영역을 위한 패턴으로 사용된다.
이후 도면에 도시되지 않았지만, 소자 분리막 마스크를 이용한 사진 공정을 진행하고 건식 식각 공정을 진행하여 제 1질화막(22) 및 제 2산화막(20)을 패터닝한다. 이때, 제 1소자 영역(B) 및 제 2소자 영역(C)의 소자 분리막 영역을 정의하는 마스크는 얼라인 장비를 이용하고, 얼라인 영역(A)의 단차가 있는 얼라인 키(14)에 맞추어 얼라인을 수행한다.
그러므로, 종래 기술에 의한 얼라인 키를 이용한 반도체 소자의 웰 제조 방법은, 사진 공정시 마스크와 얼라인 키와의 얼라인을 맞추어 정확하게 마스크가 기판에 얼라인되는지를 조정하기 때문에 반도체 소자내 웰 영역을 정확한 위치에 형성할 수 있다.
하지만, 종래 얼라인 키를 이용한 반도체 소자의 웰 제조 공정은, 얼라인 키 제조, 웰 제조 공정에 사용되는 마스크를 이용한 사진 공정을 별도로 수행하기 때문에 전체 제조 공정이 다소 복잡해지는 문제점이 있었다.
본 발명의 목적은, 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 웰 이온 주입 공정을 진행하기에 앞서, 반도체 기판의 일부를 일정 깊이로 식 각하는 얼라인 키를 생성하는 공정시 웰 이온 주입 공정에 사용된 패턴을 이용하여 얼라인 키를 생성함으로써, 웰 및 얼라인 키 제조 공정시 사용되는 마스크의 사진 공정을 단순화할 수 있는 얼라인 키를 이용한 반도체 소자의 웰 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판내에 웰을 제조하는 방법에 있어서, 반도체 기판에 제 1절연막 및 제 2절연막을 순차적으로 적층하는 단계와, 제 2절연막을 패터닝하여 반도체 기판의 얼라인 영역을 오픈시키는 제 2절연막 패턴을 형성하는 단계와, 반도체 기판 전면에 이온 주입 공정을 실시하여 상기 패턴에 의해 오픈되는 얼라인 영역에 웰을 형성하는 단계와, 제 2절연막 패턴을 제거하면서, 얼라인 영역의 제 1절연막 및 반도체 기판을 일정 깊이로 식각하여 얼라인 키를 형성하는 단계와, 반도체 기판 전면에 이온 주입 공정을 실시하여 반도체 기판의 소자 영역에 웰을 형성하는 단계와, 제 1절연막을 제거하는 단계를 포함한다.
이하, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 본 발명의 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 더욱 상세히 설명하기로 한다.
도 2a 내지 도 2g는 본 발명에 따른 얼라인 키를 이용한 반도체 소자의 웰 제조 방법을 설명하기 위한 공정 순서도이다.
이들 도면을 참조하면, 본 발명의 일 실시예에 따른 얼라인 키를 이용한 반 도체 소자의 웰 제조 공정은 다음과 같이 진행된다. 이들 도면에서, A는 얼라인 영역이고, B는 제 1소자 영역, 예를 들어, n채널 MOS 영역이고, C는 제 2소자 영역, 예를 들어 p채널 MOS 영역을 각각 나타낸다.
도 2a에 도시된 바와 같이, 반도체 기판(100)으로서, 실리콘 기판에 제 1산화막(102)을 얇게, 예를 들어 약 100Å 정도 형성한다. 여기서, 제 1산화막(102)은 열산화 공정, 화학기상증착(CVD) 공정 등으로 형성한다.
그리고, 제 1산화막(102) 상부에 제 1질화막(104)을 두껍게, 예를 들어 약 1000Å 정도 형성한다. 여기서, 제 1질화막(104)은 화학기상증착(CVD) 공정 등으로 형성한다.
이어서, 도 2b에 도시된 바와 같이, 반도체 기판(100)에 제 1소자 영역(B)을 블록킹하면서 얼라인 영역(A) 및 제 2소자 영역(C)을 오픈시키기 위한 제 1웰 마스크를 이용한 사진 공정을 진행하고, 건식 식각 공정을 진행하여 제 1질화막을 식각한다. 이에 따라, 식각된 제 1질화막 패턴(104a)은, 얼라인 영역(A) 및 제 2소자 영역(C)만을 선택적으로 오픈시키게 된다.
그 다음, 기판 전면에 제 1도전형 도펀트, 예를 들어 p형 도펀트로서, 붕소(B)를 기설정된 도펀트 농도와 이온 주입 에너지 크기로 진행한다. 이에 따라, 제 2소자 영역(C)의 기판내에 p형 도펀트가 주입된 제 1웰 영역(106)이 형성되면서, 얼라인 영역(A)의 기판내에 p형 도펀트가 주입된 제 2웰 영역(108)이 형성된다.
계속해서, 도 2c에 도시된 바와 같이, 제 1소자 영역(B)의 웰 영역 및 얼라인 영역을 정의하는 마스크를 이용한 사진 공정을 진행하여 제 2소자 영역(C)의 제 1산화막(102)을 블록킹하는 포토레지스트 패턴(109)을 형성한다. 여기서, 제 1소자 영역(B)의 웰 영역 및 얼라인 영역을 정의하는 마스크는 얼라인 장비를 이용하여 제 1질화막 패턴(104a)에 의해 형성된 단차에 맞추어 얼라인을 수행한다.
그런 다음, 도 2d에 도시된 바와 같이, 습식 식각 등의 공정으로 제 1질화막 패턴을 식각하면서, 얼라인 영역(A)의 제 1산화막(102)과 반도체 기판(100)을 일정 깊이로 식각하여 얼라인 영역(A)에 얼라인 키(110)를 형성한다. 즉, 제 1질화막 패턴 두께가 약 1000Å일 경우 얼라인 영역(A)의 제 1산화막(102) 및 반도체 기판(100)을 약 1000Å 깊이만큼 식각하여 다른 영역에 비해 단차가 발생하는 얼라인 키(110)를 형성한다.
계속해서, 도 2e에 도시된 바와 같이, 제 2소자 영역(C)만을 블록킹하고 나머지 영역을 오픈시키는 포토레지스트 패턴을 이용하여 제 2도전형 도펀트, 예를 들어 n형 도펀트로서, 인(P)을 기설정된 도펀트 농도와 이온 주입 에너지 크기로 진행한다. 이에 따라, 제 1소자 영역(B)의 기판내에 n형 도펀트가 주입된 제 3웰 영역(112)이 형성되면서, 얼라인 영역(A)의 제 2웰 영역에도 n형 도펀트가 주입(108a) 되면서 그 주변의 얼라인 영역(A)에 n형 도펀트가 주입된 웰(112a)이 형성된다.
그리고, 에슁 등의 공정을 진행하여 상기 이온 주입 공정시 사용된 포토레지스트 패턴을 제거한다.
그 다음, 어닐링 공정을 수행하여 얼라인 영역(A), 제 1소자 영역(B)과 제 2 소자 영역(C)의 각 웰(112a, 108a, 112, 106)에 주입된 도펀트 이온을 활성화시킨다.
이어서, 도 2f에 도시된 바와 같이, 습식 식각 등의 공정으로 반도체 기판(100)의 제 1산화막(102)을 제거한다.
그리고나서, 도 2g에 도시된 바와 같이, 반도체 기판(100) 전면에 소자 분리막 영역을 위한 패턴으로 사용될 제 2산화막(114)을 얇게, 예를 들어 약 100Å 두께로 형성하고, 그 위에 제 2질화막(116)을 두껍게, 예를 들어 약 1000Å 두께로 형성한다. 여기서, 제 2산화막(114)은 열산화 공정, 화학기상증착(CVD) 등의 공정으로 형성하고, 제 2질화막(116)은 화학기상증착(CVD) 등의 공정으로 형성한다.
이후, 도면에 도시되지 않았지만, 소자 분리막 마스크를 이용한 사진 공정을 진행하여 상기 결과물에 소자의 활성 영역을 블록킹하고 소자의 비활성 영역을 오픈시키는 포토레지스트 패턴을 형성한다. 이때, 제 1소자 영역(B) 및 제 2소자 영역(C)의 소자 분리막 영역을 정의하는 마스크는, 얼라인 장비를 이용하고, 얼라인 영역(A)의 단차가 있는 얼라인 키(110)에 맞추어 얼라인을 수행한다.
그리고, 건식 식각 등의 공정을 진행하여 포토레지스트 패턴에 의해 드러난 제 2질화막(116) 및 제 2산화막(114)을 패터닝하여 소자 분리막을 위한 패턴을 형성한다.
그러므로, 본 발명에 따른 얼라인 키를 이용한 반도체 소자의 웰 제조 공정은, 웰을 위한 사진 공정시 제 1질화막 패턴(104a)의 단차를 이용하여 얼라인을 맞추고, 제 1질화막 패턴을 제거하면서 기판내에 얼라인 키(110)를 생성함으로써, 얼 라인 키를 위한 별도의 사진 공정을 수행하지 않기 때문에 마스크 공정 횟수를 줄일 수 있다.
이상 상술한 바와 같이, 본 발명은 반도체 기판에 패턴을 형성하여 1차로 웰 이온 주입을 진행하고, 상기 이온 주입된 영역을 블록킹하는 포토레지스트 패턴을 형성한 후에, 상기 웰 이온 주입을 위한 패턴을 제거하면서 반도체 기판의 일부를 일정 깊이로 식각하여 얼라인 키를 생성함으로써, 웰 제조 공정 중에 얼라인 키를 생성하기 위한 별도의 사진 공정을 생략할 수 있다.
따라서, 본 발명은 웰 이온 주입 공정 및 얼라인 키 제조 공정에 사용되는 마스크를 이용한 사진 공정 횟수를 줄일 수 있어 전체 반도체 제조 공정의 생산 단가를 낮출 수 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.

Claims (5)

  1. 반도체 기판내에 웰을 제조하는 방법에 있어서,
    상기 반도체 기판에 제 1절연막 및 제 2절연막을 순차적으로 적층하는 단계와,
    상기 제 2절연막을 패터닝하여 반도체 기판의 얼라인 영역을 오픈시키는 제 2절연막 패턴을 형성하는 단계와,
    상기 반도체 기판 전면에 이온 주입 공정을 실시하여 상기 제 2절연막 패턴에 의해 오픈되는 얼라인 영역에 웰을 형성하는 단계와,
    상기 제 2절연막 패턴을 제거하면서, 상기 얼라인 영역의 제 1절연막 및 상기 반도체 기판을 일정 깊이로 식각하여 얼라인 키를 형성하는 단계와,
    상기 반도체 기판 전면에 이온 주입 공정을 실시하여 상기 반도체 기판의 소자 영역에 웰을 형성하는 단계와,
    상기 제 1절연막을 제거하는 단계
    를 포함하는 얼라인 키를 이용한 반도체 소자의 웰 제조 방법.
  2. 제 1항에 있어서,
    상기 제 1절연막 및 상기 제 2절연막은, 각각 식각 선택성이 있는 산화막 및 질화막인 것을 특징으로 하는 얼라인 키를 이용한 반도체 소자의 웰 제조 방법.
  3. 제 1항에 있어서,
    상기 얼라인 키는, 상기 제 2절연막 패턴 두께 만큼의 단차가 형성되도록 상기 제 1절연막 및 상기 반도체 기판을 식각하여 형성되는 것을 특징으로 하는 얼라인 키를 이용한 반도체 소자의 웰 제조 방법.
  4. 제 1항에 있어서,
    상기 얼라인 키를 형성하는 단계 이전에, 상기 제 2절연막 패턴을 오픈시키기 위한 마스크를 이용한 사진 공정으로 포토레지스트 패턴을 형성하는 단계와, 상기 반도체 기판의 소자 영역에 웰을 형성하는 단계 이후에, 상기 포토레지스트 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 얼라인 키를 이용한 반도체 소자의 웰 제조 방법.
  5. 제 4항에 있어서,
    상기 사진 공정시 상기 마스크의 얼라인은 상기 제 2절연막 패턴의 단차를 이용하여 얼라인시키는 것을 특징으로 하는 얼라인 키를 이용한 반도체 소자의 웰 제조 방법.
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