JP2008263095A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】ＭＯＳ構造の半導体装置の製造工程を削減する。
【解決手段】 半導体基板上に絶縁層を形成し、この絶縁層が形成された半導体基板に選択的に当該絶縁層から半導体基板に達する第１のトレンチを形成する。
前記第１のトレンチの表面に前記絶縁膜を形成し、この絶縁膜を介して、前記第１のトレンチ内において前記絶縁層の形成されている面までポリシリコンを埋め込むことによりトレンチゲートを形成する。更に、前記絶縁層のエッチングを行なうことにより前記絶縁層を薄くして、前記絶縁層の表面より前記ポリシリコンを露出させる。続いて、前記絶縁層の表面より露出させた前記ポリシリコンを酸化させ酸化層を形成する。さらに、前記酸化層をマスクとして、前記絶縁層の表面から前記半導体基板に達する第２のトレンチを形成する。
【選択図】図１Ｂ

Description

本発明は、半導体装置の製造方法に関するものであり、特に、縦型ＭＯＳ半導体デバイスの製造方法に関するものである。

ＭＯＳ型電界トランジスタ（ＭＯＳＦＥＴ）は、通常シリコン等の半導体基板上において、フォトリソグラフィ、イオン注入、熱酸化、成膜等のプロセスを行なうことにより作製されるが、コスト等の面からできるだけ短時間で工程数の少ないプロセスが望まれる。特に、フォトリソグラフィは、レジストの塗布、プリベーク、露光装置による露光、現像、乾燥という一連の工程を行なう必要があり、多用した場合には著しくスループットを低下させて、コストアップの原因となる。

また、特許文献１に記載されているような、トレンチゲートを形成する縦型ＭＯＳ半導体デバイスにおいては、微細化が進展するのに伴って、トレンチコンタクトを形成する工程において、露光の際の位置ズレが生じる場合がある。このような位置ズレは、製造される半導体装置の特性に大きな影響を与える。
特表２００２−５２０８５１号公報

本発明は、工程数の少ない半導体装置の製造方法を提供する。

本発明の一態様に係る半導体装置の製造方法は、半導体基板上に絶縁層を形成する工程と、前記絶縁層が形成された前記半導体基板に選択的に前記絶縁層から前記半導体基板に達する第１のトレンチを形成する工程と、前記第１のトレンチの表面に絶縁膜を形成し、この絶縁膜を介して、前記第１のトレンチ内において前記絶縁層の形成されている面までポリシリコンを埋め込むことによりトレンチゲートを形成する工程と、前記絶縁層のエッチングを行なうことにより前記絶縁層を薄くして、前記絶縁層の表面より前記ポリシリコンを露出させる工程と、前記絶縁層の表面より露出させた前記ポリシリコンを酸化させ酸化層を形成する工程と、前記酸化層をマスクとして、前記絶縁層の表面から前記半導体基板に達する第２のトレンチを形成する工程とを備えたことを特徴とする。。

また、本発明の一態様に係る半導体装置の製造方法は、半導体基板上に絶縁層を形成する工程と、前記絶縁層が形成された前記半導体基板に選択的に前記絶縁層から前記半導体基板に達する第１のトレンチを形成する工程と、前記絶縁層を前記半導体基板の表面に沿った方向にエッチングして前記第１のトレンチの口径を広げる工程と、前記第１のトレンチの表面に絶縁膜を形成し、この絶縁膜を介して前記第１のトレンチ内において前記絶縁層の形成されている面までポリシリコンを埋め込むことによりトレンチゲートを形成する工程と、前記絶縁層のエッチングを行なうことにより前記絶縁層を薄くして、前記絶縁層の表面より前記ポリシリコンを露出させる工程と、前記絶縁層の表面より露出させた前記ポリシリコンを酸化させ酸化層を形成する工程と、前記酸化層をマスクとして、前記絶縁層の表面から前記半導体基板に達する第２のトレンチを形成する工程とを備えたことを特徴とする。

また、本発明の一態様に係る半導体装置の製造方法は、半導体基板上に下から順にシリコン窒化膜及びシリコン酸化層を形成する工程と、前記シリコン窒化膜及び前記シリコン酸化膜が形成された半導体基板に選択的に前記シリコン窒化膜及び前記シリコン酸化膜から前記半導体基板に達する第１のトレンチを形成する工程と、前記第１のトレンチの表面に絶縁膜を形成し、この絶縁膜を介して、前記第１のトレンチ内において前記シリコン酸化層の形成されている面までポリシリコンを埋め込むことによりトレンチゲートを形成する工程と、前記シリコン酸化層のエッチングを行なうことにより前記シリコン酸化層を薄くして、前記シリコン酸化膜の表面より前記ポリシリコンを露出させる工程と、前記シリコン酸化膜の表面より露出させた前記ポリシリコンを酸化させ酸化層を形成する工程と、前記酸化層をマスクとして、前記半導体基板表面をエッチングする工程と、を備えたことを特徴とする。

本発明によれば、半導体装置の製造方法において、製造時の工程数を削減することができるため、半導体装置の製造コストを抑えることができる。

〔第１の実施の形態〕
第１の実施の形態はトレンチゲートを有するＭＯＳ構造の半導体装置の製造方法である。本実施の形態について、図１Ａ、図１Ｂに基づき説明する。

最初に図１Ａ（ａ）に示すように、半導体基板である単結晶のＮ型シリコン基板１１上に、エピタキシャル成長によりＰ（リン）がドープされたシリコンを堆積させＮ型エピタキシャル層１２を形成する。このＮ型エピタキシャル層１２の形成されている面上にＳｉＮ（窒化シリコン）層１４を形成した後、Ｂ（ボロン）等をイオン注入することによりＰ型ベース層１３を形成する。

この後、ＳｉＮ層１４上にフォトレジストを塗布した後、プリベーク、露光装置による露光、現像を行なうことにより、後述するトレンチを形成する領域のみ開口しているレジストパターン１５を形成する。

次に、図１Ａ（ｂ）に示すように、レジストパターン１５の形成されていない領域のＳｉＮ層１４を除去することにより、レジストパターン１５とＳｉＮ層１４ａからなるパターンを形成する。この後、このレジストパターン１５とＳｉＮ層１４ａをマスクとして、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）によるエッチングを行なうことによりトレンチ１６を形成する。形成されるトレンチ１６は、Ｐ型ベース層１３を貫通し、Ｎ型エピタキシャル層１２の表面の一部をエッチングすることにより形成される。これにより、トレンチ１６が形成されたＰ型ベース層１３ａ、Ｎ型エピタキシャル層１２ａが形成される。

次に、図１Ａ（ｃ）に示すように、レジストパターン１５を除去した後、熱酸化を行うことにより、トレンチ１６の表面、即ち、トレンチ１６を形成しているＰ型ベース層１３ａ、Ｎ型エピタキシャル層１２ａの表面にトレンチ酸化層１７を形成する。

次に、図１Ａ（ｄ）に示すように、トレンチ酸化層１７の形成されたトレンチ１６に、ポリシリコンを埋め込むことによりトレンチゲート１８を形成する。尚、トレンチゲート１８は、ＳｉＮ層３４ｂの表面と同一面が形成されるように形成される。また、トレンチゲート１８は、Ｎ型を形成するための不純物元素であるＰ（リン）が高い濃度で含まれているため導電性は高い。

次に、図１Ｂ（ｅ）に示すように、ＳｉＮ層１４ａの表面のエッチングを行なうことにより、薄いＳｉＮ層１４ｂを形成する。具体的には、Ｓｉはエッチングされることなく、ＳｉＮのみエッチングが可能なエッチング法により、ＳｉＮ層１４ａの表面をエッチングすることにより薄いＳｉＮ層１４ｂを形成する。

次に、図１Ｂ（ｆ）に示すように、Ａｓ（ヒ素）のイオン注入を行なうことにより、Ｎ型ソース層１９を形成する。この際、トレンチゲート１８にもＡｓのイオン注入が行なわれるが、トレンチゲート１８は、導電性を高めるために、Ｎ型となる不純物イオンが高い濃度で含まれているため、Ａｓが注入されても影響はない。

次に、図１Ｂ（ｇ）に示すように、熱酸化を行なうことによりトレンチゲート１８の表面に露出している部分を酸化させる。これにより、酸化層２０が形成される。シリコンを熱酸化等により酸化する場合には、一般にその体積は膨張するため、酸化層２０は、トレンチゲート１８を覆うように形成される。

次に、図１Ｂ（ｈ）に示すように、ＲＩＥ等により、酸化層２０の形成されていない領域のＳｉＮ層１４ｂ、Ｎ型ソース層１９、Ｐ型ベース層１３ａの一部をエッチングにより除去する。具体的には、酸化シリコン（ＳｉＯ_２）はエッチングされないが、ＳｉＮをエッチングが可能な条件によりＳｉＮ層１４ｂの一部を除去した後、酸化シリコン（ＳｉＯ_２）はエッチングされないが、Ｓｉをエッチングが可能な条件によりＮ型ソース層１９、Ｐ型ベース層１３ａの一部を除去する。これにより、酸化層２０の形成されていないＳｉＮ層１４ｃ、Ｎ型ソース層１９ａ、Ｐ型ベース層１３ｂがエッチングされてトレンチ２１が形成される。

この後、図１Ｃに示すように、ソース電極２２を、このトレンチ２１に埋め込んで、Ｎ型ソース層１９ａ、Ｐ型ベース層１３ｂに接続するように形成する。また、ドレイン電極２３を半導体基板１１の裏面に形成することにより、本実施の形態におけるトレンチゲートを有するＭＯＳ構造の半導体装置が完成する。

本実施の形態では、Ｎ型ソース層１９をエッチングしてソース電極２２を形成するためのトレンチ２１を形成する工程において、酸化層２０を用いている。即ち、一般的な方法では、Ｎ型ソース層１９のエッチングを行なう工程では、レジストパターンが用いられるが、本実施の形態では、このレジストパターンを形成するためのフォトリソグラフィの工程が不要となり、工程を短縮することができる。

具体的に、図２に基づき説明するならば、一般的な方法では、図２（ａ）に示すようなＮ型シリコン基板９１上に、Ｎ型エピタキシャル層９２が形成され、その上にＰ型ベース層９３が形成され、その上にＮ型ソース層９６が形成され、更にその上にシリコン酸化層９４が形成されている。Ｎ型エピタキシャル層９２、Ｐ型ベース層９３、Ｎ型ソース層９６には、図１で説明したのと同様にして、トレンチ酸化膜９７、及びトレンチゲート９８が形成されている。このようにして、図２（ａ）のように形成された半導体装置にトレンチを形成するため、、図２（ｂ）に示すようなレジストパターン９５が形成される。

具体的には、レジストパターン９５は、シリコン酸化膜９４上にレジストを塗布した後、プレベーク、露光装置による露光、現像を経ることにより形成する。

この後、図２（ｃ）に示すように、レジストパターン９５をマスクとして、ＲＩＥ等の異方性エッチングによりシリコン酸化膜９４の一部をエッチングし、レジストパターン９５の形成されている領域のみ残存しているシリコン酸化層９４ａが形成される。

この後、図２（ｄ）に示すように、レジストパターン９５を除去した後、シリコン酸化層９４ａをマスクとしてＲＩＥ等の異方性エッチングにより、Ｎ型ソース層９６、Ｐ型ベース層９３の一部をエッチングし、Ｎ型ソース層９６ａ、Ｐ型ベース層９３ａをエッチングしてトレンチ９９を形成する。そして、このトレンチ９９に埋め込むようにソース電極を形成し、半導体基板９１の裏面にドレイン電極を形成する。

本実施の形態においては、図２に示されるレジストパターン９５を形成する必要がないため、フォトリソグラフィの工程を一つ減らすことができ、工程数を削減させることがでる。

〔第２の実施の形態〕
次に、本発明の第２の実施の形態について、図３Ａ、図３Ｂに基づき説明する。

最初に図３Ａ（ａ）に示すように、半導体基板である単結晶のＮ型シリコン基板３１上に、Ｎ型エピタキシャル層３２、Ｐ型ベース層３３、ＳｉＮ層３４にトレンチ３６を形成する。このトレンチ３６は、レジストパターン３５をフォトリソグラフィにより形成した後、異方性エッチングを行なうことにより形成する。

次に、図３Ａ（ｂ）に示すように、ＳｉＮ層３４を膜面に平行な方向に等方性エッチングを行なう。これにより、半導体基板３１の表面に沿った方向にエッチングされたＳｉＮ層３４ａが形成され、トレンチ３６の口径が広がる。

次に、図３Ａ（ｃ）に示すように、レジストパターン３５を除去した後、熱酸化を行うことにより、トレンチ３６の表面、即ち、トレンチ３６を形成しているＰ型ベース層３３、Ｎ型エピタキシャル層３２の表面にトレンチ酸化層３７を形成する。

次に、図３Ａ（ｄ）に示すように、トレンチ酸化層３７の形成されたトレンチ３６に、ポリシリコンを埋め込むことによりトレンチゲート３８を形成する。尚、トレンチゲート３８は、ＳｉＮ層３４ａの表面と同一面が形成されるように形成される。また、トレンチゲート３８は、Ｎ型を形成するための不純物元素であるＰ（リン）が高い濃度で含まれているため導電性は高い。

次に、図３Ｂ（ｅ）に示すように、ＳｉＮ層３４ａの表面のエッチングを行なうことにより、薄いＳｉＮ層３４ｂを形成する。具体的には、Ｓｉはエッチングされることなく、ＳｉＮのみエッチングが可能なエッチング法により、ＳｉＮ層３４ａの表面をエッチングすることにより薄いＳｉＮ層３４ｂを形成する。

次に、図３Ｂ（ｆ）に示すように、Ａｓ（ヒ素）のイオン注入を行なうことにより、Ｎ型ソース層３９を形成する。この際、トレンチゲート３８にもＡｓのイオン注入が行なわれるが、トレンチゲート３８は、導電性を高めるために、Ｎ型となる不純物イオンが高い濃度で含まれているため、Ａｓが注入されても影響はない。

次に、図３Ｂ（ｇ）に示すように、熱酸化を行なうことによりトレンチゲート３８の表面に露出している部分を酸化させる。これにより、酸化層４０が形成される。シリコンを熱酸化等により酸化する場合には、一般にその体積は膨張するため、酸化層４０は、トレンチゲート３８を覆うように形成される。

次に、図３Ｂ（ｈ）に示すように、ＲＩＥ等により、酸化層４０の形成されていない領域のＳｉＮ層３４ｂ、Ｎ型ソース層３９、Ｐ型ベース層３３の一部をエッチングにより除去する。具体的には、酸化シリコン（ＳｉＯ_２）はエッチングされないが、ＳｉＮをエッチングが可能な条件によりＳｉＮ層３４ｂの一部を除去した後、酸化シリコン（ＳｉＯ_２）はエッチングされないが、Ｓｉをエッチング可能な条件によりＮ型ソース層３９、Ｐ型ベース層３３の一部を除去する。これにより、酸化層４０の形成されていないＳｉＮ層３４ｃ、Ｎ型ソース層３９ａ、Ｐ型ベース層３３ａがエッチングされてトレンチ４１が形成される。

この後、不図示のソース電極を、このトレンチ４１に埋め込んで、Ｎ型ソース層３９ａ、Ｐ型ベース層３３ａに接続するように形成する。また、図示しないドレイン電極を半導体基板３１の裏面に形成することにより、本実施の形態におけるトレンチゲートを有するＭＯＳ構造の半導体装置が完成する。

本実施の形態では、Ｎ型ソース層３９をエッチングしてトレンチ４１を形成する工程において、酸化層４０を用いている。即ち、一般的な方法では、Ｎ型ソース層３９のエッチングを行なう工程では、レジストパターンが用いられるが、本実施の形態では、このレジストパターンを形成するためのフォトリソグラフィの工程が不要となり、製造工程を短縮することができる。また、本実施の形態では、等方性エッチングを行なうことにより、広い口径のＳｉＮ層３４ｂを形成することができるため、トレンチゲート３８を広い範囲で覆う酸化膜４０を形成することができ、トレンチゲート３８とトレンチ４１との間の距離を広げることが可能となる。

〔第３の実施の形態〕
続いて、本発明の第３の実施の形態について、図４Ａ、図４Ｂに基づき説明する。

最初に図４Ａ（ａ）に示すように、半導体基板である単結晶のＮ型シリコン基板５１上に、エピタキシャル成長によりＰ（リン）がドープされたシリコンを堆積させＮ型エピタキシャル層５２を形成する。このＮ型エピタキシャル層５２が形成されている面上にＳｉＮ（窒化シリコン）層５４を形成した後、Ｂ（ボロン）等をイオン注入することによりＰ型ベース層５３を形成し、更に、ＳｉＮ（窒化シリコン）層５４上に、シリコン酸化層６１を形成する。この後、シリコン酸化層６１上にフォトレジストを塗布した後、プリベーク、露光装置による露光、現像を行なうことにより、後述するトレンチを形成する領域のみ開口しているレジストパターン５５を形成する。

次に、図４Ａ（ｂ）に示すように、レジストパターン５５の形成されていない領域のシリコン酸化層６１及びＳｉＮ層５４を除去することにより、レジストパターン５５、シリコン酸化層６１ａ及びＳｉＮ層５４ａからなるパターンを形成する。この後、このレジストパターン５５とＳｉＮ層５４ａをマスクとして、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）によるエッチングを行なうことによりトレンチ５６を形成する。形成されるトレンチ５６は、Ｐ型ベース層５３を貫通し、Ｎ型エピタキシャル層５２の表面の一部をエッチングすることにより形成される。これにより、トレンチ５６が形成されたＰ型ベース層５３ａ、Ｎ型エピタキシャル層５２ａが形成される。

次に、図４Ａ（ｃ）に示すように、レジストパターン５５を除去した後、熱酸化を行うことにより、トレンチ５６の表面、即ち、トレンチ５６を形成しているＰ型ベース層５３ａ、Ｎ型エピタキシャル層５２ａの表面にトレンチ酸化層５７を形成する。

次に、図４Ａ（ｄ）に示すように、トレンチ酸化層５７の形成されたトレンチ５６に、ポリシリコンを埋め込むことによりトレンチゲート５８を形成する。尚、トレンチゲート５８は、シリコン酸化層６１ａの表面と同一面が形成されるように形成される。また、トレンチゲート５８は、Ｎ型を形成するための不純物元素であるＰ（リン）が高い濃度で含まれているため導電性は高い。

次に、図４Ｂ（ｅ）に示すように、シリコン酸化層６１ａをエッチングにより除去する。具体的には、Ｓｉはエッチングされることなく、酸化シリコン（ＳｉＯ_２）のみエッチングが可能なエッチング法により、シリコン酸化層６１ａを除去し、ＳｉＮ層５４ａの表面を露出させる。

次に、図４Ｂ（ｆ）に示すように、Ａｓ（ヒ素）のイオン注入を行なうことにより、Ｎ型ソース層５９を形成する。この際、トレンチゲート５８にもＡｓのイオン注入が行なわれるが、トレンチゲート５８は、導電性を高めるために、Ｎ型となる不純物イオンが高い濃度で含まれているため、Ａｓが注入されても影響はない。

次に、図４Ｂ（ｇ）に示すように、熱酸化を行なうことによりトレンチゲート５８の表面に露出しているポリシリコンを酸化させる。これにより、酸化層６０が形成される。シリコンを熱酸化等により酸化する場合には、一般にその体積は膨張するため、酸化層６０は、トレンチゲート５８を覆うように形成される。

次に、図４Ｂ（ｈ）に示すように、ＲＩＥ等により、酸化層６０の形成されていない領域のＳｉＮ層５４ａ、Ｎ型ソース層５９、Ｐ型ベース層５３ａの一部をエッチングにより除去する。具体的には、酸化シリコン（ＳｉＯ_２）はエッチングされないが、ＳｉＮをエッチングが可能な条件によりＳｉＮ層５４ａの一部を除去した後、酸化シリコン（ＳｉＯ_２）はエッチングされないが、Ｓｉをエッチング可能な条件によりＮ型ソース層５９、Ｐ型ベース層５３ａの一部を除去する。これにより、酸化層６０の形成されていない領域ＳｉＮ層５４ｂ、Ｎ型ソース層５９ａ、Ｐ型ベース層５３ｂがエッチングされてトレンチ６２が形成される。

この後、不図示のソース電極を、このトレンチ６２に埋め込んで、Ｎ型ソース層５９ａ、Ｐ型ベース層５３ｂに接続するように形成する。また、図示しないドレイン電極を半導体基板５１の裏面に形成することにより、本実施の形態におけるトレンチゲートを有するＭＯＳ構造の半導体装置が完成する。

本実施の形態では、Ｎ型ソース層５９をエッチングするトレンチ６２を形成する工程において、酸化層６０を用いている。即ち、一般的な方法では、Ｎ型ソース層５９のエッチングを行なう工程では、レジストパターンが用いられるが、本実施の形態では、このレジストパターンを形成するためのフォトリソグラフィの工程が不要となり、製造工程を短縮することができる。

〔第４の実施の形態〕
本発明の第４の実施の形態について、図５Ａ、図５Ｂに基づき説明する。

最初に図５Ａ（ａ）に示すように、半導体基板である単結晶のＮ型シリコン基板７１上に、Ｎ型エピタキシャル層７２、Ｐ型ベース層７３、シリコン酸化層７４にトレンチ７６を形成する。このトレンチ７６は、レジストパターン７５をフォトリソグラフィにより形成した後、異方性エッチングを行なうことにより形成する。

次に、図５Ａ（ｂ）に示すように、シリコン酸化層７４を膜面に平行な方向に等方性エッチングを行なう。これにより、面方向にエッチングされたシリコン酸化層７４ａが形成される。

次に、図５Ａ（ｃ）に示すように、レジストパターン７５を除去した後、熱酸化を行うことにより、トレンチ７６の表面、即ち、トレンチ７６を形成しているＰ型ベース層７３、Ｎ型エピタキシャル層７２の表面が露出している領域にトレンチ酸化層７７を形成する。

次に、図５Ａ（ｄ）に示すように、トレンチ酸化層７７の形成されたトレンチ７６に、ポリシリコンを埋め込むことによりトレンチゲート７８を形成する。尚、トレンチゲート７８は、シリコン酸化層７４ａの表面と同一面が形成されるように形成される。また、トレンチゲート７８は、Ｎ型を形成するための不純物元素であるＰ（リン）が高い濃度で含まれているため導電性は高い。

次に、図５Ｂ（ｅ）に示すように、シリコン酸化層７４ａの表面のエッチングを行なうことにより、薄いシリコン酸化層７４ｂを形成する。具体的には、Ｓｉはエッチングされることなく、酸化シリコンのみエッチングが可能なエッチング法により、シリコン酸化層７４ａの表面をエッチングすることにより薄いシリコン酸化層７４ｂを形成する。

次に、図５Ｂ（ｆ）に示すように、Ａｓ（ヒ素）のイオン注入を行なうことにより、Ｎ型ソース層７９を形成する。この際、トレンチゲート７８にもＡｓのイオン注入が行なわれるが、トレンチゲート７８は、導電性を高めるためにＮ型となる不純物イオンが高い濃度で含まれているため、Ａｓが注入されても影響はない。

次に、図５Ｂ（ｇ）に示すように、熱酸化を行なうことによりトレンチゲート７８の表面に露出している部分を酸化させる。これにより、酸化層８０が形成される。シリコンを熱酸化等により酸化する場合には、一般にその体積は膨張するため、酸化層８０は、トレンチゲート７８を覆うように形成される。

次に、図５Ｂ（ｈ）に示すように、ＲＩＥ等により、酸化層８０の形成されていない領域のシリコン酸化層７４ｂ、Ｎ型ソース層７９、Ｐ型ベース層７３の一部をエッチングにより除去する。具体的には、シリコン酸化層７４ｂの一部を除去した後、酸化シリコン（ＳｉＯ_２）はエッチングされないが、Ｓｉをエッチング可能な条件によりＮ型ソース層７９、Ｐ型ベース層７３の一部を除去する。これにより、酸化層８０の形成されていないシリコン酸化層７４ｃ、Ｎ型ソース層７９ａ、Ｐ型ベース層７３ａがエッチングされてトレンチ８１が形成される。尚、酸化膜８０は、シリコン酸化膜７４ｂに比べて十分厚いため、シリコン酸化膜７４ｂの一部が除去されても、酸化膜８０は残存している。

この後、不図示のソース電極を、このトレンチ８１に埋め込んで、Ｎ型ソース層７９ａ、Ｐ型ベース層７３ａに接続するように形成する。また、図示しないドレイン電極を半導体基板７１の裏面に形成することにより、本実施の形態におけるトレンチゲートを有するＭＯＳ構造の半導体装置が完成する。

本実施の形態では、Ｎ型ソース層７９をエッチングするトレンチ８１を形成する工程において、酸化層８０を用いている。即ち、一般的な方法では、Ｎ型ソース層７９のエッチングを行なう工程では、レジストパターンが用いられるが、本実施の形態では、このレジストパターンを形成するためのフォトリソグラフィの工程が不要となり、製造工程を短縮することができる。また、本実施の形態では、膜面方向の等方性エッチングを行なうことにより、広い口径のシリコン酸化層７４ｂを形成することができるため、トレンチゲート７８を広い範囲で覆う酸化膜８０を形成することができ、トレンチゲート７８とトレンチ８１との間の距離を広げることが可能となる。

以上、実施の形態において本発明における半導体装置の製造方法について詳細に説明したが、本発明は上記実施の形態に限定されるものではなく、これ以外の形態をとることが可能である。

第１の実施の形態におけるＭＯＳ構造の半導体装置製造工程図（１） 第１の実施の形態におけるＭＯＳ構造の半導体装置製造工程図（２） 第１の実施の形態におけるＭＯＳ構造の半導体装置製造工程図（３） 一般的なＭＯＳ構造の半導体装置の製造工程図 第２の実施の形態におけるＭＯＳ構造の半導体装置製造工程図（１） 第２の実施の形態におけるＭＯＳ構造の半導体装置製造工程図（２） 第３の実施の形態におけるＭＯＳ構造の半導体装置製造工程図（１） 第３の実施の形態におけるＭＯＳ構造の半導体装置製造工程図（２） 第４の実施の形態におけるＭＯＳ構造の半導体装置製造工程図（１） 第４の実施の形態におけるＭＯＳ構造の半導体装置製造工程図（２）

符号の説明

１１・・・Ｎ型シリコン基板、１２、１２ａ・・・Ｎ型エピタキシャル層、１３、１３ａ、１３ｂ・・・Ｐ型ベース層、１４、１４ｂ、１４ｃ・・・ＳｉＮ層、１５・・・フォトレジスト、１６・・・トレンチ、１７・・・トレンチ酸化層、１８・・・トレンチゲート、１９、１９ａ・・・Ｎ型ソース層、２０・・・酸化層。

Claims (5)

1. 半導体基板上に絶縁層を形成する工程と、
   前記絶縁層が形成された前記半導体基板に選択的に前記絶縁層から前記半導体基板に達する第１のトレンチを形成する工程と、
   前記第１のトレンチの表面に絶縁膜を形成し、この絶縁膜を介して、前記第１のトレンチ内において前記絶縁層の形成されている面までポリシリコンを埋め込むことによりトレンチゲートを形成する工程と、
   前記絶縁層のエッチングを行なうことにより前記絶縁層を薄くして、前記絶縁層の表面より前記ポリシリコンを露出させる工程と、
   前記絶縁層の表面より露出させた前記ポリシリコンを酸化させ酸化層を形成する工程と、
   前記酸化層をマスクとして、前記絶縁層の表面から前記半導体基板に達する第２のトレンチを形成する工程と
   を備えたことを特徴とする半導体装置の製造方法。
2. 半導体基板上に絶縁層を形成する工程と、
   前記絶縁層が形成された前記半導体基板に選択的に前記絶縁層から前記半導体基板に達する第１のトレンチを形成する工程と、
   前記絶縁層を前記半導体基板の表面に沿った方向にエッチングして前記第１のトレンチの口径を広げる工程と、
   前記第１のトレンチの表面に絶縁膜を形成し、この絶縁膜を介して前記第１のトレンチ内において前記絶縁層の形成されている面までポリシリコンを埋め込むことによりトレンチゲートを形成する工程と、
   前記絶縁層のエッチングを行なうことにより前記絶縁層を薄くして、前記絶縁層の表面より前記ポリシリコンを露出させる工程と、
   前記絶縁層の表面より露出させた前記ポリシリコンを酸化させ酸化層を形成する工程と、
   前記酸化層をマスクとして、前記絶縁層の表面から前記半導体基板に達する第２のトレンチを形成する工程と
   を備えたことを特徴とする半導体装置の製造方法。
3. 前記絶縁層は、窒化シリコンにより構成されていることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
4. 半導体基板上に下から順にシリコン窒化膜及びシリコン酸化層を形成する工程と、
   前記シリコン窒化膜及び前記シリコン酸化膜が形成された半導体基板に選択的に前記シリコン窒化膜及び前記シリコン酸化膜から前記半導体基板に達する第１のトレンチを形成する工程と、
   前記第１のトレンチの表面に絶縁膜を形成し、この絶縁膜を介して、前記第１のトレンチ内において前記シリコン酸化層の形成されている面までポリシリコンを埋め込むことによりトレンチゲートを形成する工程と、
   前記シリコン酸化層のエッチングを行なうことにより前記シリコン酸化層を薄くして、前記シリコン酸化膜の表面より前記ポリシリコンを露出させる工程と、
   前記シリコン酸化膜の表面より露出させた前記ポリシリコンを酸化させ酸化層を形成する工程と、
   前記酸化層をマスクとして、前記半導体基板表面をエッチングする工程と、
   を備えたことを特徴とする半導体装置の製造方法。
5. 前記半導体基板は、第１導電型のシリコン基板上に、第１導電型エピタキシャル層、第２導電型ベース層、第１導電型ソース層が順次形成された半導体基板であることを特徴とする請求項１から４に記載のいずれかの半導体装置の製造方法。

Images