JPH0240947A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH0240947A
JPH0240947A JP1124662A JP12466289A JPH0240947A JP H0240947 A JPH0240947 A JP H0240947A JP 1124662 A JP1124662 A JP 1124662A JP 12466289 A JP12466289 A JP 12466289A JP H0240947 A JPH0240947 A JP H0240947A
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JP
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oxide film
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JP1124662A
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Chang-Won Kahng
カーン　チャン―ウォン
Sung-Ki Min
ミン　スンーキ
Jong-Mil Youn
ユン　ヨン―ミル
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Samsung Electronics Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、バイポーラトランジスタ、ｎ　Ｍ　ＯＳトラ
ンジスタ、ｐＭＯＳトランジスタ等の素子を同一チップ
上に集積化させた半導体装置の製造方法に関する。
［従来の技術］ 従来、上記のような素子等を同一チップ上に集積化させ
るためには、半導体基板に埋込層を形成した後、適切な
厚さのエピタキシャル層を成長させ、次いでツインウェ
ル（Ｔｗｌｎ　Ｗｅｌｌ）を形成し、その後、在来の方
法によってバイポーラトランジスタ、ｎＭＯＳトランジ
スタ、ｐＭＯｓトランジスタ等を形成させていた。
［発明が解決しようとする課題］ しかしながら、上述した従来の製造方法では、薄いエピ
タキシャル層が要求される高性能且つ高速のＢｉＣＭＯ
３半導体装置を製造する際、次のような問題点が発生す
る。第１に、結晶欠陥が生ずることなく均一な薄い厚さ
（約１．５μｍ）でエピタキシャル層を成長させ且つ量
産する際に同じ質のエピタキシャル層を成長させること
は、非常に困難である。第２に、高速のバイポーラトラ
ンジスタを形成するには非常に薄い厚さのエピタキシャ
ル層が必要であり、高性能のＭＯＳ）ランジスタを形成
するのに必要なエピタキシャル層の厚さを適切に維持す
ることは困難である。
本発明はこのような従来の問題点を解決するためになさ
れたものであり、本発明の目的は、シリコン基板に埋込
層を形成した後、適切な厚さのエピタキシャル層の成長
後に形成される各回路素子等に応じて所望の厚さのエピ
タキシャル層を選択遣方法を提供することにある。
［課題を解決するための手段］ 上記目的を達成するため、本発明によれば、シリコン基
板に埋込層を形成する段階と、シリコンエピタキシャル
層を、それを成長させた後にエツチングする段階であっ
て、高速のバイポーラトランジスタが形成されるウェル
部位のシリコンエピタキシャル層を、それが薄くなるよ
うに選択的にエツチングすると共にｎＭＯｓトランジス
タが形成されるウェル部のシリコンエピタキシャル層を
、成長させられた厚さそのまま、に維持する工程を含む
ものと、ｐＭＯＳトランジスタ、ｎＭＯ’Ｓ）ランジス
タ及びバイポーラトランジスタを形成する段階とを具備
する半導体装置の製造方法が提供される。
［実　施　例］ 第１図は本発明に係る半導体装置の製造工程を順次に示
す断面図であり、第１図（Ａ）、第１図（Ｂ）、第１図
（Ｃ）には、ツイン埋込層２，３が形成されているシリ
コン基板１にエピタキシャル層４が形成される過程が示
されている。第１図（Ｄ）及び第１図（Ｅ）には、ｎ型
ウェルが形成される領域をフォトリソグラフ法によって
画成し、次いでイオン注入してｎ型ウェルを形成する過
程が示されている。第１図（Ｆ）及び第１図（Ｇ）には
、ｐ型ウェルが形成される領域をエツチングによって画
成し、次いでイオン注入してｐ型ウェルを形成する過程
が示されている。第１図（Ｈ）には、素子間の電気的な
隔離のために所定領域にイオン注入して素子分離酸化膜
１４が形成される過程が示されている。第１図（Ｉ）に
は、ｎ型ウェル１５及びｐ型ウェル１６並びに素子間の
隔離領域１７が示されている。
出発物質は、結晶方向が（１００）、抵抗率が２〜２０
Ωｃｍ程度のｐ型車結晶のシリコン基板１であり、第１
図（Ａ）に示されているように、イン埋込層２，３の上
部に２μｍ程度の厚さの単結晶シリコンエピタキシャル
層４を成長させて第１図（Ｂ）に示されているような構
造を形成する。
次に、第１図（Ｃ）に示されているように、エピタキシ
ャル層４の上部表面の全面に厚さ３８０人程度の酸化膜
層５を形成し、酸化膜層５の上部には在来の低圧ＣＶＤ
法によってＳｉ３Ｎ４の窒化膜層６を厚さ１０００Ａ程
度に形成する。酸化膜層５と窒化膜層６とからなるマス
キング層は、後の酸化工程に対して下部のエピタキシャ
ル層４の表面が酸化されるのを防止する役割と不純物注
入時のマスキングの役割とを果たす。
第１図（Ｄ）に示されているように、ｎ型ウェルが形成
される領域の窒化膜層６及び酸化膜層５と、その酸化膜
層５の下部のシリコン基板の一部を選択的に除去し、０
．５μｍ程度の深さを有す窒化膜層６、酸化膜層５、シ
リコン基板８を順次に除去してｎ型ウェル領域を形成し
、このウェル領域に燐のような５価の不純物元素を１８
０ＫｅＶ程度のエネルギー及び１０１２イオン／　ｃｄ
のドーズでイオン注入した後、感光材料７を除去する。
次に、局部酸化処理を施すことにより、ｎ型ウェル領域
の上部に４０００人程度０酸化膜層９を、第１図（Ｅ）
に示されているように、形成する。
この時、ｎ型ウェル領域内に注入された燐等の５価不純
物が活性化領域１０で活性化され、形成された酸化膜層
９は、次のｐ型ウェル領域に硼素等の３価不純物を注入
する際、それらがｎ型ウェル領域内に注入されるのを防
止する役割を果たす。
次に、窒化膜層６をエツチングして第１図（Ｆ）に示さ
れているように形成し、ｐ型つェル領域下部に硼素等の
３価不純物元素を６０Ｋｅ　ｙ程度のエネルギー及び３
Ｘ１０”〜３Ｘ１０”イオン／Ｃ−のドーズでイオン注
入した後、第１図（Ｇ）に示されているように、シリコ
ン基板４の上部全表面の酸化膜層５．９を在来のエツチ
ング法を用いて除去する。
酸化膜層１１を形成し、その上部に在来の低圧ＣＶＤ法
によってＳｉ３Ｎ４の窒化膜層１２を厚さ１５００人程
度人程成する。その後、素子が形成される領域１００，
１０１，１０２と、ウェルとの接触領域１０３，１０４
，１０５の双方の窒化膜層１２以外の窒化膜を除去する
ために感光材料１３を使用し、そしてフォトリソグラフ
処理を介して窒化膜をエツチングし、もって第１図（Ｈ
）に示されているような状態を形成する。
また、各素子間の電気的な隔離のために所定領域に硼素
等の３価不純物元素を３０Ｋｅｙ程度のエネルギー及び
５０Ｘ１０１３イオン／ｃ１＃のドーズでイオン注入し
た後に感光材料１３を除去し、第スキング層としての酸
化膜層１１及び窒化膜層１２の下部のシリコン基板の表
面には酸化膜は成長せず、マスキング層１２によって保
護されていない領域のシリコン基板に酸化膜が成長する
。同時に、前記ｐ型ウェル領域と素子との間の電気的な
隔離のために所定領域に注入された硼素等の３価不純物
と前記ｎ型ウェル領域内の燐等のら価不純物とが活性化
され、第１図（１）に示されているように、ｎ型ウェル
１５、ｎ型ウェル１６及び素子間の隔離領域１７等が形
成される。その後、在来の方法でｎＭＯｓ）ランジスタ
、ｐＭＯＳトランジスタ、バイポーラトランジスタを形
成し、第２図に示されているような半導体素子を完成さ
せる。　従って、高速のバイポーラトランジスタを形成
するための非常に薄い厚さのエピタキシャル−チップ上
に種々の素子を集積化する場合に効果がある。
［発明の効果］ 以上のように、本発明は、種々の素子を同一チップ上に
形成する際、それらの素子が有する特性によってシリコ
ン基板上に形成されるシリコンエピタキシャル層の厚さ
を調節しなければならないという問題点を容易に解決す
ることができ、特に、高速バイポーラトランジスタと高
性能のＣＭＯＳトランジスタとを同一チップ上に製造す
る際、工程の困難さを減少させつつ高性能化及び高集積
化が容易になるという効果を奏する。
【図面の簡単な説明】
第１図（Ａ）〜（１）は本発明に係る半導体装置の製造
工程を順次に示す断面図、及び第２図は本発明によって
完成された半導体装置の断面図である。 １．８・・・シリコン基板 ２．３・・・ツイン埋込層 ４・・・エピタキシャル層 ５．９．１１・・・酸化膜層 ６．１２・・・窒化膜層下、 亀〜 １４・・・酸化膜 １５・・・ｎ型ウエル ６・・・ｐ型ウェル Ｆ　Ｉ　Ｇ。 Ｆ　Ｉ　Ｇ。 ＦＩＧ。 ＦＩＧ。

Claims (1)

  1. 【特許請求の範囲】 １、シリコン基板（１）に埋込層（２、３）を形成する
    段階と、 シリコンエピタキシャル層（４）を、それを成長させた
    後にエッチングする段階であって、高速のバイポーラト
    ランジスタが形成されるウェル部位のシリコンエピタキ
    シャル層を、それが薄くなるように選択的にエッチング
    すると共に、ｎＭＯＳトランジスタが形成されるウェル
    部位のシリコンエピタキシャル層を、成長させられた厚
    さそのままに維持する工程を含むものと、 ｐＭＯＳトランジスタ、ｎＭＯＳトランジスタ及びバイ
    ポーラトランジスタを形成する段階と、を具備する半導
    体装置の製造方法。 ２、シリコンエピタキシャル層（４）が成長した後にそ
    れをエッチングする段階において、ｐ型ウェル（１６）
    を形成する部位においては窒化膜層（６）をエッチング
    した状態で３価不純物元素をイオン注入し、そして、ｎ
    型ウェル（１５）を形成する部位においてはｐ型ウェル
    （１６）を形成した後に上部の全表面の酸化膜層（９）
    をエッチングする請求項１記載の半導体装置の製造方法
    。
JP1124662A 1988-07-13 1989-05-19 半導体装置の製造方法 Pending JPH0240947A (ja)

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