JP2569171B2 - 半導体装置 - Google Patents
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/009—Bi-MOS
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は高集積半導体装置に係り、特に高速バイポー
ラトランジスタと微細MOSトランジスタと同一基板上に
集積化するのに好適な半導体装置に関する。
ラトランジスタと微細MOSトランジスタと同一基板上に
集積化するのに好適な半導体装置に関する。
従来、バイポーラトランジスタとMOSトランジスタを
同一基板上で複合させた半導体装置は、「電気通信学
会、論文誌C,Vol.J70-C,NO-8（1987年８月）pp1115-112
3」において論じられている。第２図（ａ）に装置断面
図を、第２図（ｂ）に第２図（ａ）中のAA′線に沿つた
装置断面の不純物濃度分布をそれぞれ示す。Ｐ＋埋込層
20と表面から拡散させて形成したＰ型拡散層21とで第１
半導体領域２を形成し、該第１半導体領域２にはＮ型チ
ヤンネルのMOSトランジスタ60が形成される。第２半導
体領域３は、Ｎ＋型高濃度埋込層30とＮ型拡散層31とで
構成され、NPNバイポーラトランジスタ70とＰ型チヤン
ネルMOSトランジスタ80が形成される。隣接する第２半
導体領域３の間には第１半導体領域２のＰ＋型埋込層20
とＰ型拡散層21とが介在し、隣接領域を電気的に分離し
ている。第１半導体領域２の不純物濃度分布は第２図
（ｂ）に示すように半導体表面から内部のところで極小
点が存在する形状となつている。
同一基板上で複合させた半導体装置は、「電気通信学
会、論文誌C,Vol.J70-C,NO-8（1987年８月）pp1115-112
3」において論じられている。第２図（ａ）に装置断面
図を、第２図（ｂ）に第２図（ａ）中のAA′線に沿つた
装置断面の不純物濃度分布をそれぞれ示す。Ｐ＋埋込層
20と表面から拡散させて形成したＰ型拡散層21とで第１
半導体領域２を形成し、該第１半導体領域２にはＮ型チ
ヤンネルのMOSトランジスタ60が形成される。第２半導
体領域３は、Ｎ＋型高濃度埋込層30とＮ型拡散層31とで
構成され、NPNバイポーラトランジスタ70とＰ型チヤン
ネルMOSトランジスタ80が形成される。隣接する第２半
導体領域３の間には第１半導体領域２のＰ＋型埋込層20
とＰ型拡散層21とが介在し、隣接領域を電気的に分離し
ている。第１半導体領域２の不純物濃度分布は第２図
（ｂ）に示すように半導体表面から内部のところで極小
点が存在する形状となつている。
上記従来技術は高速バイポーラトランジスタと微細な
MOSトランジスタを同一基板上にオンチツプ化（集積
化）する上で限界がある。以下この点を説明する。第２
図の従来構造で特に第１半導体領域には第２図（ｂ）に
示す様に表面から不純物を拡散させて形成されるＰ型拡
散層21と内部に存在するＰ＋型高濃度埋込層20との連結
部において、不純物濃度の低い層が存在する。このた
め、上記半導体領域中に形成されるMOSトランジスタで
は、ソース，ドレインでの空乏層の拡がりが低濃度層の
所で大きくなり、パンチスルーの発生、しきい電圧の低
下等、短チヤンネル特性が悪化する。この結果、ゲート
長の短いMOSトランジスタをオンチツプ化することは困
難である。この対策として、従来構造では、Ｐ＋型高濃
度埋込層20の濃度を同図点線で示す様に増大させ、低濃
度部の濃度増加を図る方法が考えられる。しかし、この
対策では下記の重大な問題点があり、適用できない。Ｐ
＋型高濃度埋込層20の主たる作用，効果は、第２図
（ａ）に示されている様に、隣接するＮ＋型高濃度埋込
層30を電気的に分離することにある。かかる目的にはＰ
＋型高濃度埋込層20の濃度増大は特に問題とならない。
一方、Ｎ＋型高濃度埋込層30はバイポーラトランジスタ
のコレクタ層としても働くため、コレクタ層とＰ型基板
との間に生ずる基板容量CTSは回路の高速化のためには
可能な限り小さくする必要がある。通常、上記基板容量
CTSの成分をＮ＋型高濃度埋込層30の底部においてP-型
半導体基板１との間に生ずる底面成分と、Ｎ＋型高濃度
埋込層30の側面においてＰ＋型高濃度埋込層との間に生
ずる側面成分に分離して考察すると、Ｐ型濃度の相違か
ら側面成分が圧倒的に大きい。かかる状況で、Ｐ＋型高
濃度埋込層20の濃度を増加することは、CTSの側面成分
の増大を招き、よつて、CTSも増大するので著しい回路
性能の低下が余儀なくされる。
MOSトランジスタを同一基板上にオンチツプ化（集積
化）する上で限界がある。以下この点を説明する。第２
図の従来構造で特に第１半導体領域には第２図（ｂ）に
示す様に表面から不純物を拡散させて形成されるＰ型拡
散層21と内部に存在するＰ＋型高濃度埋込層20との連結
部において、不純物濃度の低い層が存在する。このた
め、上記半導体領域中に形成されるMOSトランジスタで
は、ソース，ドレインでの空乏層の拡がりが低濃度層の
所で大きくなり、パンチスルーの発生、しきい電圧の低
下等、短チヤンネル特性が悪化する。この結果、ゲート
長の短いMOSトランジスタをオンチツプ化することは困
難である。この対策として、従来構造では、Ｐ＋型高濃
度埋込層20の濃度を同図点線で示す様に増大させ、低濃
度部の濃度増加を図る方法が考えられる。しかし、この
対策では下記の重大な問題点があり、適用できない。Ｐ
＋型高濃度埋込層20の主たる作用，効果は、第２図
（ａ）に示されている様に、隣接するＮ＋型高濃度埋込
層30を電気的に分離することにある。かかる目的にはＰ
＋型高濃度埋込層20の濃度増大は特に問題とならない。
一方、Ｎ＋型高濃度埋込層30はバイポーラトランジスタ
のコレクタ層としても働くため、コレクタ層とＰ型基板
との間に生ずる基板容量CTSは回路の高速化のためには
可能な限り小さくする必要がある。通常、上記基板容量
CTSの成分をＮ＋型高濃度埋込層30の底部においてP-型
半導体基板１との間に生ずる底面成分と、Ｎ＋型高濃度
埋込層30の側面においてＰ＋型高濃度埋込層との間に生
ずる側面成分に分離して考察すると、Ｐ型濃度の相違か
ら側面成分が圧倒的に大きい。かかる状況で、Ｐ＋型高
濃度埋込層20の濃度を増加することは、CTSの側面成分
の増大を招き、よつて、CTSも増大するので著しい回路
性能の低下が余儀なくされる。
このため、従来装置では、チヤンネル長の短いMOSト
ランジスタをCTSの小さい高速バイポーラトランジスタ
とオンチツプ化する場合、どうしても搭載可能なMOSト
ランジスタのチヤンネル長に下限値は満足すべきもので
なかつた。
ランジスタをCTSの小さい高速バイポーラトランジスタ
とオンチツプ化する場合、どうしても搭載可能なMOSト
ランジスタのチヤンネル長に下限値は満足すべきもので
なかつた。
本発明の目的は、高速バイポーラトランジスタの高速
性を損なわず、超微細なMOSトランジスタとオンチツプ
化できる新規な構造を提供することにある。
性を損なわず、超微細なMOSトランジスタとオンチツプ
化できる新規な構造を提供することにある。
上記目的を達成する本発明の特徴は、半導体基体内部
に不純物濃度の最大値を有する第１の一方導電型埋込層
および第２の一方導電型埋込層とで形成される一方導電
型埋込層と、表面からの不純物拡散によつて形成される
一方導電型拡散層とで第１の一方導電型半導体領域を構
成したことにある。
に不純物濃度の最大値を有する第１の一方導電型埋込層
および第２の一方導電型埋込層とで形成される一方導電
型埋込層と、表面からの不純物拡散によつて形成される
一方導電型拡散層とで第１の一方導電型半導体領域を構
成したことにある。
以下上記構造の作用を説明する。
第１図（ａ）および第１図（ｂ）は、本発明の装置構
造の一例を示したものであり、第１図（ａ）はその断面
図を、第１図（ｂ）は第１図（ａ）のAA′線に沿つた不
純物濃度分布を示す。但し、第１導電型はＰ型とし、バ
イポーラトランジスタはnpnであり、MOSトランジスタは
ｎ型チヤンネルとｐ型チヤンネルが形成されている。
造の一例を示したものであり、第１図（ａ）はその断面
図を、第１図（ｂ）は第１図（ａ）のAA′線に沿つた不
純物濃度分布を示す。但し、第１導電型はＰ型とし、バ
イポーラトランジスタはnpnであり、MOSトランジスタは
ｎ型チヤンネルとｐ型チヤンネルが形成されている。
本発明の一つの特徴は、従来構造においては１つの埋
込層で形成されていたＰ＋型高濃度埋込層20を、P1とP2
の２つの独立に形成するＰ型埋込層として形成している
点にある。すなわち、本発明の構成は一つの半導体基体
にバイポーラトランジスタおよびMOSトランジスタが形
成された半導体装置であって、前記バイポーラトランジ
スタは第１導電型高濃度埋込層を有する区画された半導
体領域に形成され、前記MOSトランジスタは区画された
他の半導体領域に形成され、前記他の半導体領域は、不
純物濃度分布がその表面から内部に向かつて減衰する第
２導電型ウエル領域と、前記第１導電型高濃度埋込層の
不純物濃度よりも低濃度であって所定深さにおいて不純
物濃度の最大値を持つ第１の第２導電型埋込層と、前記
第１導電型高濃度埋込層の不純物濃度よりも低濃度であ
って前記第２導電型ウエル領域と前記第１の第２導電型
埋込層との間に位置して不純物濃度の最大値を持つ第２
の第２導電型埋込層とから成り、前記MOSトランジスタ
のソース及びドレインは前記第２導電型ウエル領域内に
形成され、前記前記第１の第２導電型埋込層における不
純物濃度の最大値は前記ソース及びドレインよりも深く
位置されていることを特徴とする半導体装置にある。そ
れによって、Ｎ＋型高濃度埋込層30同志の良好な電気的
分離はP1の濃度によつてMOSトランジスタの短チヤンネ
ル特性はP2によつて、それぞれ独立して調整することが
可能となり、短チヤンネルMOSトランジスタを高速バイ
ポーラトランジスタとオンチツプに形成する場合でも、
埋込層P1の濃度を上げる必要がないため、基板容量の側
面成分の増大を抑制でき基板容量CTSを増大させること
がなく、バイポーラトランジスタの高速性は損なわれな
い。
込層で形成されていたＰ＋型高濃度埋込層20を、P1とP2
の２つの独立に形成するＰ型埋込層として形成している
点にある。すなわち、本発明の構成は一つの半導体基体
にバイポーラトランジスタおよびMOSトランジスタが形
成された半導体装置であって、前記バイポーラトランジ
スタは第１導電型高濃度埋込層を有する区画された半導
体領域に形成され、前記MOSトランジスタは区画された
他の半導体領域に形成され、前記他の半導体領域は、不
純物濃度分布がその表面から内部に向かつて減衰する第
２導電型ウエル領域と、前記第１導電型高濃度埋込層の
不純物濃度よりも低濃度であって所定深さにおいて不純
物濃度の最大値を持つ第１の第２導電型埋込層と、前記
第１導電型高濃度埋込層の不純物濃度よりも低濃度であ
って前記第２導電型ウエル領域と前記第１の第２導電型
埋込層との間に位置して不純物濃度の最大値を持つ第２
の第２導電型埋込層とから成り、前記MOSトランジスタ
のソース及びドレインは前記第２導電型ウエル領域内に
形成され、前記前記第１の第２導電型埋込層における不
純物濃度の最大値は前記ソース及びドレインよりも深く
位置されていることを特徴とする半導体装置にある。そ
れによって、Ｎ＋型高濃度埋込層30同志の良好な電気的
分離はP1の濃度によつてMOSトランジスタの短チヤンネ
ル特性はP2によつて、それぞれ独立して調整することが
可能となり、短チヤンネルMOSトランジスタを高速バイ
ポーラトランジスタとオンチツプに形成する場合でも、
埋込層P1の濃度を上げる必要がないため、基板容量の側
面成分の増大を抑制でき基板容量CTSを増大させること
がなく、バイポーラトランジスタの高速性は損なわれな
い。
以下、本発明による半導体装置の実施例を説明する。
〔実施例１〕 第３図は、第１図に示す半導体装置の製作プロセスの
一例を示す。
一例を示す。
工程（１）基板のシート抵抗10Ω／口のＰ型シリコン基
板１の所定の領域にアンチモンを拡散させてＮ＋型高濃
度埋込層30をアイランド状に点在させ、その後、エピタ
キシヤル成長法により厚さ0.5〜1.0μｍのｎ型シリコン
を形成する。…第３図（ａ）。
板１の所定の領域にアンチモンを拡散させてＮ＋型高濃
度埋込層30をアイランド状に点在させ、その後、エピタ
キシヤル成長法により厚さ0.5〜1.0μｍのｎ型シリコン
を形成する。…第３図（ａ）。
工程（２）シリコン酸化膜をイオン打込み用のマスクと
して、上記工程（１）で形成したＮ＋型高濃度埋込層30
の上にリンをイオン打込み（ｐ＋，加速電圧125KeV、打
込量１〜５×1012cm-2）、さらに、シリコン酸化膜をマ
スクとしてリンを打込まない領域にボロンをイオン打込
み（BF2＋，加速電圧60KeV、打込量１〜５×1012cm-2）
し、打込み後1000℃で熱処理したＮ型拡散層31、Ｐ型拡
散層21を形成する。…第３図（ｂ） 工程（３）シリコン酸化膜，シリコン窒化膜をMOSトラ
ンジスタ，バイポーラトランジスタ等、素子形成領域に
残してパターニングし、酸化性雰囲気中で熱処理して厚
さ4000〜6000Åのシリコン酸化膜100を選択酸化して形
成する。…第３図（ｃ） 工程（４）選択酸化膜形成後100,ホトレジスト膜をマス
クとしてＰ型拡散層21の下にボロンをイオン打込み（Ｂ
＋，加速電圧150KeV〜250KeV,打込量２〜10×1012c
m-2）してＰ型埋込層P2を形成する。続いて、同じレジ
ストマスクを用いてさらにボロンをイオン打込み（Ｂ
＋，加速電圧500〜700KeV、打込量２〜10×1012cm-2）
してＰ型埋込層P1を形成する。…第３図（ｄ） 工程（５）ゲート酸化膜8,ゲート電極９形成、Ｐ型チヤ
ンネルMOSトランジスタのソース，ドレイン10,N型チヤ
ンネルMOSトランジスタのソース，ドレイン11,エミツタ
12,ベース13,コレクタ14等の形成。さらに、絶縁膜15,
コンタクト穴16、配線電極17を形成。…第３図（ｅ）。
して、上記工程（１）で形成したＮ＋型高濃度埋込層30
の上にリンをイオン打込み（ｐ＋，加速電圧125KeV、打
込量１〜５×1012cm-2）、さらに、シリコン酸化膜をマ
スクとしてリンを打込まない領域にボロンをイオン打込
み（BF2＋，加速電圧60KeV、打込量１〜５×1012cm-2）
し、打込み後1000℃で熱処理したＮ型拡散層31、Ｐ型拡
散層21を形成する。…第３図（ｂ） 工程（３）シリコン酸化膜，シリコン窒化膜をMOSトラ
ンジスタ，バイポーラトランジスタ等、素子形成領域に
残してパターニングし、酸化性雰囲気中で熱処理して厚
さ4000〜6000Åのシリコン酸化膜100を選択酸化して形
成する。…第３図（ｃ） 工程（４）選択酸化膜形成後100,ホトレジスト膜をマス
クとしてＰ型拡散層21の下にボロンをイオン打込み（Ｂ
＋，加速電圧150KeV〜250KeV,打込量２〜10×1012c
m-2）してＰ型埋込層P2を形成する。続いて、同じレジ
ストマスクを用いてさらにボロンをイオン打込み（Ｂ
＋，加速電圧500〜700KeV、打込量２〜10×1012cm-2）
してＰ型埋込層P1を形成する。…第３図（ｄ） 工程（５）ゲート酸化膜8,ゲート電極９形成、Ｐ型チヤ
ンネルMOSトランジスタのソース，ドレイン10,N型チヤ
ンネルMOSトランジスタのソース，ドレイン11,エミツタ
12,ベース13,コレクタ14等の形成。さらに、絶縁膜15,
コンタクト穴16、配線電極17を形成。…第３図（ｅ）。
第１図，第４図に示す実施例において、Ｐ型埋込層
P1，P2はフイールド酸化膜形成後にイオン打込みして形
成されるため、酸化工程でシリコン酸化膜中に消失する
ことはなく、しかも酸化工程以後の熱処理も弱いため、
打込まれたボロンの不純物濃度分布の変化も少なくで
き、埋込層P1，P2の構造を最適化することが容易であ
る。
P1，P2はフイールド酸化膜形成後にイオン打込みして形
成されるため、酸化工程でシリコン酸化膜中に消失する
ことはなく、しかも酸化工程以後の熱処理も弱いため、
打込まれたボロンの不純物濃度分布の変化も少なくで
き、埋込層P1，P2の構造を最適化することが容易であ
る。
本実施例は、エピ工程とフイールド酸化工程後にボロ
ンを高エネルギーイオン打込み法でＰ型埋込層を形成す
ることによりボロンの上方拡散を少なくして、高速バイ
ポーラに必要な薄いエピタキシヤル層を使用できる製造
方法を示す。
ンを高エネルギーイオン打込み法でＰ型埋込層を形成す
ることによりボロンの上方拡散を少なくして、高速バイ
ポーラに必要な薄いエピタキシヤル層を使用できる製造
方法を示す。
（実施例２） 第４図は、第２の実施例を示す。第１図に示す実施例
と異なる点は、第２埋込層P2が、ＮチヤンネルMOSトラ
ンジスタのソース，ドレイン底面に設置されず、側面お
よびゲート電極９下のチヤンネル領域のみに設けられて
いる点にある。こうすることで、ソース，ドレイン底面
に於けるＰ型層の濃度は低くなり、接合容量が大幅に低
減して高速な回路を達成できる利点がある。第４図中、
第１図と同一符号の部分は同一物又は相当物である。
と異なる点は、第２埋込層P2が、ＮチヤンネルMOSトラ
ンジスタのソース，ドレイン底面に設置されず、側面お
よびゲート電極９下のチヤンネル領域のみに設けられて
いる点にある。こうすることで、ソース，ドレイン底面
に於けるＰ型層の濃度は低くなり、接合容量が大幅に低
減して高速な回路を達成できる利点がある。第４図中、
第１図と同一符号の部分は同一物又は相当物である。
本発明によれば、バイポーラトランジスタのコレクタ
であるＮ＋型高濃度層と接するＰ型埋込層埋込層P1の濃
度を上げることなく、すなわち従来のようにＮ＋型高濃
度埋込層と同等の不純物濃度を有するＰ＋型高濃度埋込
層とすることなく、低濃度にＮ型チヤンネルMOSトラン
ジスタのパンチスルー防止用のＰ型埋込層P1を形成でき
るので、0.5μｍ以下の超微細なMOSトランジスタを、バ
イポーラトランジスタの高速性を損なわずにオンチツプ
化できる効果がある。
であるＮ＋型高濃度層と接するＰ型埋込層埋込層P1の濃
度を上げることなく、すなわち従来のようにＮ＋型高濃
度埋込層と同等の不純物濃度を有するＰ＋型高濃度埋込
層とすることなく、低濃度にＮ型チヤンネルMOSトラン
ジスタのパンチスルー防止用のＰ型埋込層P1を形成でき
るので、0.5μｍ以下の超微細なMOSトランジスタを、バ
イポーラトランジスタの高速性を損なわずにオンチツプ
化できる効果がある。
第１図は本発明の一実施例を示す図、第２図は従来構造
を示す図、第３図は第１図の半導体装置の製造プロセス
を示す図、第４図は他の実施例を示す図である。 １……半導体基板、２……第１半導体領域、３……第２
半導体領域、20……Ｐ型埋込層、30……Ｎ＋型高濃度埋
込層、P1……第1P型埋込層、P2……第2P型埋込層。
を示す図、第３図は第１図の半導体装置の製造プロセス
を示す図、第４図は他の実施例を示す図である。 １……半導体基板、２……第１半導体領域、３……第２
半導体領域、20……Ｐ型埋込層、30……Ｎ＋型高濃度埋
込層、P1……第1P型埋込層、P2……第2P型埋込層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宿利 章二 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 西田 高 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭62−128170（ＪＰ，Ａ) 特開 昭62−219554（ＪＰ，Ａ)
Claims (1)
- 【請求項１】一つの半導体基体にバイポーラトランジス
タおよびMOSトランジスタが形成された半導体装置であ
って、前記バイポーラトランジスタは第１導電型高濃度
埋込層を有する区画された半導体領域に形成され、前記
MOSトランジスタは区画された他の半導体領域に形成さ
れ、前記他の半導体領域は、不純物濃度分布がその表面
から内部に向かつて減衰する第２導電型ウエル領域と、
前記第１導電型高濃度埋込層の不純物濃度より低濃度で
あって所定深さにおいて不純物濃度の最大値を持つ第１
の第２導電型埋込層と、前記第１導電型高濃度埋込層の
不純物濃度よりも低濃度であって前記第２導電型ウエル
領域と前記第１の第２導電型埋込層との間に位置して不
純物濃度の最大値を持つ第２の第２導電型埋込層とから
成り、前記MOSトランジスタのソース及びドレインは前
記第２導電型ウエル領域内に形成され、前記前記第１の
第２導電型埋込層における不純物濃度の最大値は前記ソ
ース及びドレインよりも深く位置されていることを特徴
とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1090719A JP2569171B2 (ja) | 1989-04-12 | 1989-04-12 | 半導体装置 |
| KR1019900004905A KR930009029B1 (ko) | 1989-04-12 | 1990-04-10 | 반도체 장치 및 그 제조방법 |
| US08/279,087 US5506156A (en) | 1989-04-12 | 1994-07-22 | Method of fabricating bipolar transistor having high speed and MOS transistor having small size |
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