JPS62154779A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS62154779A JPS62154779A JP60292652A JP29265285A JPS62154779A JP S62154779 A JPS62154779 A JP S62154779A JP 60292652 A JP60292652 A JP 60292652A JP 29265285 A JP29265285 A JP 29265285A JP S62154779 A JPS62154779 A JP S62154779A
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- memory cell
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Classifications
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
- H01L27/0823—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only including vertical bipolar transistors only
- H01L27/0825—Combination of vertical direct transistors of the same conductivity type having different characteristics,(e.g. Darlington transistors)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
この発明は、半導体技術さらには半導体集積回路に適用
して特に有効な技術に関するもので、例えば半導体集積
回路におけるバイポーラトランジスタの形成に利用して
有効な技術に関する。
して特に有効な技術に関するもので、例えば半導体集積
回路におけるバイポーラトランジスタの形成に利用して
有効な技術に関する。
［背景技術］
バイポーラ集積回路において、アイソプレーナ技術によ
り半導体基板の一主面上に形成される一般的な縦型１〜
ランジスタの構造にあっては、コレクタ領域となる埋込
Ｓりの上に形成されるエピタキシャル層の厚みが厚いほ
どベース接合部の空乏層の拡がりが大きくなって、ベー
ス・コレクタ間接合容−ｈｔ ＣＴ ｃが小さくなり、
！Ｉ９ｊ作速度が速くなる。
り半導体基板の一主面上に形成される一般的な縦型１〜
ランジスタの構造にあっては、コレクタ領域となる埋込
Ｓりの上に形成されるエピタキシャル層の厚みが厚いほ
どベース接合部の空乏層の拡がりが大きくなって、ベー
ス・コレクタ間接合容−ｈｔ ＣＴ ｃが小さくなり、
！Ｉ９ｊ作速度が速くなる。
しかしながら、エピタキシャル層の厚みを大きくすると
、ベース領域から埋込層までの距離が長くなり、トラン
ジスタのｒｌ・（遮断周波数）が低下してしまう。つま
り、」二足のような縦型トランジスタでは、動作′正流
が大きくなるに従ってべ−ス領域が埋込層に向かって拡
がって行き、実質的なベース幅が大きくなるという性質
（ベースワイドニング効果）があるため、ベース領域下
のエピタキシャル層が厚いほどベースの拡がりが大きく
なって実質的なベース幅（実効ベース幅）が拡がってし
まうのである。
、ベース領域から埋込層までの距離が長くなり、トラン
ジスタのｒｌ・（遮断周波数）が低下してしまう。つま
り、」二足のような縦型トランジスタでは、動作′正流
が大きくなるに従ってべ−ス領域が埋込層に向かって拡
がって行き、実質的なベース幅が大きくなるという性質
（ベースワイドニング効果）があるため、ベース領域下
のエピタキシャル層が厚いほどベースの拡がりが大きく
なって実質的なベース幅（実効ベース幅）が拡がってし
まうのである。
このように、従来の縦型バイポーラトランジスタの構造
においては、エピタキシャル層をツク＜シてベース・コ
レクタ間の接合容量を減らしてトランジスタの動作速度
を向上させようとすると、高電流領域でのｆＴが下がっ
てしまう。また、エピタキシャル層を薄くしてｆＴを上
げると、ベース・コレクタ間の接合容量が増加してトラ
ンジスタの動作速度が遅くなってしまうという問題点が
あった。
においては、エピタキシャル層をツク＜シてベース・コ
レクタ間の接合容量を減らしてトランジスタの動作速度
を向上させようとすると、高電流領域でのｆＴが下がっ
てしまう。また、エピタキシャル層を薄くしてｆＴを上
げると、ベース・コレクタ間の接合容量が増加してトラ
ンジスタの動作速度が遅くなってしまうという問題点が
あった。
しかるに、バイポーラ型スタティックＲＡＭのような半
導体集積回路においては、周辺回路の部分のトランジス
タは高速化のためベース・コレクタ間容量ＣＴＣが小さ
いことが望ましく、またメモリセル内のトランジスタは
、情報保持電圧マージンを確保するためＣＴＣが大きい
のが望ましい。
導体集積回路においては、周辺回路の部分のトランジス
タは高速化のためベース・コレクタ間容量ＣＴＣが小さ
いことが望ましく、またメモリセル内のトランジスタは
、情報保持電圧マージンを確保するためＣＴＣが大きい
のが望ましい。
これは、周辺回路部分ではエピタキシャル層の厚みを厚
くし、メモリセルの部分ではエピタキシャル層の厚みを
薄くすることで実現することができる。しかも、メモリ
セル内のトランジスタは高電流領域で使用されるので、
エピタキシャル層の厚みを薄くすることでｆｒの落ち込
みを防止することができる。
くし、メモリセルの部分ではエピタキシャル層の厚みを
薄くすることで実現することができる。しかも、メモリ
セル内のトランジスタは高電流領域で使用されるので、
エピタキシャル層の厚みを薄くすることでｆｒの落ち込
みを防止することができる。
以上のようなことが本発明者らによって明らかにされた
。なお、エピタキシャル層の原みを局部的に調整すると
いう発明も提案されている（特願昭６０−５７０１号）
。
。なお、エピタキシャル層の原みを局部的に調整すると
いう発明も提案されている（特願昭６０−５７０１号）
。
ただし上記先願発明は、グラフトベース構造のトランジ
スタにおいて、外部ベース領域と真性ベース領域とで各
々実質的なエピタキシャル層の厚みを変えることにより
、トランジスタの性能の向上を図るというものである。
スタにおいて、外部ベース領域と真性ベース領域とで各
々実質的なエピタキシャル層の厚みを変えることにより
、トランジスタの性能の向上を図るというものである。
［発明の目的］
この発明の［１的は、バイポーラトランジスタからなる
半導体集積回路における動作速度の向上を図ることにあ
る。
半導体集積回路における動作速度の向上を図ることにあ
る。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
［発明の概要］
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、例えばバイポーラ型ＲＡＭのような半導体集
積回路において、メモリセル内のトランジスタのように
ベース・コレクタ間の接合容量を大きくしたいか、もし
くはｆＴを増大したい素子については、エピタキシャル
層の厚みを薄くし、また周辺回路のトランジスタのよう
にベース・コレクタ間の接合容量を小さくしたい素子に
ついては、エピタキシャル層の厚みを厚くすることによ
って、メモリセル部分と周辺回路部分とでそれぞれエピ
タキシャル層の厚みの最適化を図り、回路全体の動作速
度の向上を図るという上記［目的を達成するものである
。
積回路において、メモリセル内のトランジスタのように
ベース・コレクタ間の接合容量を大きくしたいか、もし
くはｆＴを増大したい素子については、エピタキシャル
層の厚みを薄くし、また周辺回路のトランジスタのよう
にベース・コレクタ間の接合容量を小さくしたい素子に
ついては、エピタキシャル層の厚みを厚くすることによ
って、メモリセル部分と周辺回路部分とでそれぞれエピ
タキシャル層の厚みの最適化を図り、回路全体の動作速
度の向上を図るという上記［目的を達成するものである
。
［実施例］
第１図には、同−半導体基板において厚みの異なるエピ
タキシャル層を形成する方法の一例が示されている。
タキシャル層を形成する方法の一例が示されている。
この実施例では、Ｐ種単結晶シリコン基板のような半導
体基板１の上に、Ｎ型不純物を導入してＮ＋型埋込層２
を形成した後、気相成長法によりＮ−型エピタキシャル
層３を形成する（第１図（Ａ））。しかるのち、エピタ
キシャル層３の表面に直接、あるいは酸化膜を形成した
後全面的に窒化シリコン膜４を形成し、フォトエツチン
グによりメモリセル部ＭＣのようにエピタキシャル層を
薄くしたい部分の表面の窒化シリコン膜４を選択的に除
去する。それから、この窒化シリコン膜４を耐酸化マス
クとして熱酸化を行なって、メモリセル部ＭＣの表面に
酸化シリコン膜５を形成して第１図（Ｂ ）の状態とな
る。
体基板１の上に、Ｎ型不純物を導入してＮ＋型埋込層２
を形成した後、気相成長法によりＮ−型エピタキシャル
層３を形成する（第１図（Ａ））。しかるのち、エピタ
キシャル層３の表面に直接、あるいは酸化膜を形成した
後全面的に窒化シリコン膜４を形成し、フォトエツチン
グによりメモリセル部ＭＣのようにエピタキシャル層を
薄くしたい部分の表面の窒化シリコン膜４を選択的に除
去する。それから、この窒化シリコン膜４を耐酸化マス
クとして熱酸化を行なって、メモリセル部ＭＣの表面に
酸化シリコン膜５を形成して第１図（Ｂ ）の状態とな
る。
その後、マスクとなった窒化シリコン膜４を除去し、あ
るいは除去しないで、エツチング液もしくはエツチング
ガスの選択比を利用してメモリセル部ＭＣの表面の酸化
シリコン膜５を選択的に除去して第１図（Ｃ）の状態に
なる。
るいは除去しないで、エツチング液もしくはエツチング
ガスの選択比を利用してメモリセル部ＭＣの表面の酸化
シリコン膜５を選択的に除去して第１図（Ｃ）の状態に
なる。
このようにして、メモリセル部ＭＣと周辺回路部ＰＲと
で厚みの異なるエピタキシャル層３が形成される。そし
て、その後、このエピタキシャル層３の上に公知のバイ
ポーラトランジスタのプロセスにより、それぞれベース
領域、エミッタ領域、およびコレクタ引上げ口となる拡
散層を形成することによって、ベース領域とコレクタと
してのＮ“型埋込層２との距離の異なるトランジスタが
形成される。
で厚みの異なるエピタキシャル層３が形成される。そし
て、その後、このエピタキシャル層３の上に公知のバイ
ポーラトランジスタのプロセスにより、それぞれベース
領域、エミッタ領域、およびコレクタ引上げ口となる拡
散層を形成することによって、ベース領域とコレクタと
してのＮ“型埋込層２との距離の異なるトランジスタが
形成される。
第２図には、同一半導体基板において厚みの異なるエピ
タキシャル層を形成する方法の他の例が示されている。
タキシャル層を形成する方法の他の例が示されている。
この実施例では、メモリセル部ＭＣと周辺回路部ＰＲと
でＮｌ型埋込層２の不純物濃度もしくは不純物の種類を
変えることでＮｌ型埋込層２の厚みを変え（第２図（Ａ
））、その後、Ｎｌ型埋込層２からのわき上がりによっ
てその上に形成されるエピタキシャル層３の実質的な厚
みを変えるようになっている（第２図（Ｂ））。
でＮｌ型埋込層２の不純物濃度もしくは不純物の種類を
変えることでＮｌ型埋込層２の厚みを変え（第２図（Ａ
））、その後、Ｎｌ型埋込層２からのわき上がりによっ
てその上に形成されるエピタキシャル層３の実質的な厚
みを変えるようになっている（第２図（Ｂ））。
Ｎｌ型埋込層２の厚みを変える方法としては、■周辺回
路部１） Ｒには拡散係数の小さなアンチモンなどを導
入し、メモリセル部にはこれよりも拡散係数の大きなひ
；＋３もしくはリンを導入してから拡散させる方法、 ■全面的に不純物を心入してからメモリセル部ＭＣに対
してのみ２度目の不純物導入を行なって濃度を変える方
法、 （■全面的に拡散係数の小さなアンチモン等の導入を行
なった後、メモリセル部ＭＣに対してのみさらに拡散係
数の大きなひ素あるいはリンを導入する方法、 ■予め周辺回路ＰＲに対してのみ異なる導電型を形成す
るボロンのようなＰ型不純物を低濃度に導入した後、全
面的にＮ型不純物を高濃度に導入して濃度を変゛える方
法、 等が考えられる。
路部１） Ｒには拡散係数の小さなアンチモンなどを導
入し、メモリセル部にはこれよりも拡散係数の大きなひ
；＋３もしくはリンを導入してから拡散させる方法、 ■全面的に不純物を心入してからメモリセル部ＭＣに対
してのみ２度目の不純物導入を行なって濃度を変える方
法、 （■全面的に拡散係数の小さなアンチモン等の導入を行
なった後、メモリセル部ＭＣに対してのみさらに拡散係
数の大きなひ素あるいはリンを導入する方法、 ■予め周辺回路ＰＲに対してのみ異なる導電型を形成す
るボロンのようなＰ型不純物を低濃度に導入した後、全
面的にＮ型不純物を高濃度に導入して濃度を変゛える方
法、 等が考えられる。
以上の実施例に従うと、メモリセル部分のトランジスタ
は、ベース領域の下方のエピタキシャル層３が薄く形成
される。そのため、ベース・コレクタ間接合容ｆｌｔ、
ｃＴＱが大きくなって、情報保持電圧マージンを大きく
することができる。しかも、ベース領域の下方のエピタ
キシャル層３が薄いと、周辺回路に比べて大きな電流が
流されたとき、ベースワイドニング効果により実質的な
ベース幅が下方に向かって拡がっても、Ｎｌ型埋込層２
で止まることになる。そのため、実効ベース幅が狭くな
って高電流領域でのｆＴの落ち込みが少なくなる。
は、ベース領域の下方のエピタキシャル層３が薄く形成
される。そのため、ベース・コレクタ間接合容ｆｌｔ、
ｃＴＱが大きくなって、情報保持電圧マージンを大きく
することができる。しかも、ベース領域の下方のエピタ
キシャル層３が薄いと、周辺回路に比べて大きな電流が
流されたとき、ベースワイドニング効果により実質的な
ベース幅が下方に向かって拡がっても、Ｎｌ型埋込層２
で止まることになる。そのため、実効ベース幅が狭くな
って高電流領域でのｆＴの落ち込みが少なくなる。
一方、周辺回路部の１〜ランジスタは、ベース領域の下
方のエピタキシャル層３の厚みが比較的厚いので、ベー
ス領域の境界の空乏層の拡がりが大きくなってベース・
コレクタ間接合容ｉｆ ＣＴ Ｃが小さくなる。その結
果、トランジスタの動作速度が速くなる。
方のエピタキシャル層３の厚みが比較的厚いので、ベー
ス領域の境界の空乏層の拡がりが大きくなってベース・
コレクタ間接合容ｉｆ ＣＴ Ｃが小さくなる。その結
果、トランジスタの動作速度が速くなる。
なお、上記実施例では、メモリセル部と周辺回路部のト
ランジスタとで、それぞれエピタキシャル層の厚みを変
えるようにしたものについて説明したが、この発明はそ
れに限定されず、トランジスタ単位でエピタキシャル層
を変えたい場合に適用できる。つまり、回路内に特にＣ
ＴＣを小さくしたいトランジスタがあれば、その部分の
エピタキシャル層を厚くする。また、回路内にｆｒを増
大したいようなトランジスタあるいはＣ・ｒ ｃを大き
くしたいようなトランジスタがある場合には。
ランジスタとで、それぞれエピタキシャル層の厚みを変
えるようにしたものについて説明したが、この発明はそ
れに限定されず、トランジスタ単位でエピタキシャル層
を変えたい場合に適用できる。つまり、回路内に特にＣ
ＴＣを小さくしたいトランジスタがあれば、その部分の
エピタキシャル層を厚くする。また、回路内にｆｒを増
大したいようなトランジスタあるいはＣ・ｒ ｃを大き
くしたいようなトランジスタがある場合には。
その部分のエピタキシャル層を薄くしてやればよい。
［効果コ
メモリセル内のトランジスタのようにベース・コレクタ
間の接合容団を大きくしたいかもしくはｆＴを増大した
い素子については、エピタキシャル層のＪ！工みを簿＜
シ、また周辺回路のトランジスタのようにベース・コレ
クタ間接合容量を小さくしたい素子については、エピタ
キシャル層の厚みを厚くするようにしたので、メモリセ
ル部分と周辺回路部分とでそれぞれエピタキシャル層の
厚みが最適化されるという作用により、回路全体の動作
速度が向上されるという効果がある。
間の接合容団を大きくしたいかもしくはｆＴを増大した
い素子については、エピタキシャル層のＪ！工みを簿＜
シ、また周辺回路のトランジスタのようにベース・コレ
クタ間接合容量を小さくしたい素子については、エピタ
キシャル層の厚みを厚くするようにしたので、メモリセ
ル部分と周辺回路部分とでそれぞれエピタキシャル層の
厚みが最適化されるという作用により、回路全体の動作
速度が向上されるという効果がある。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は］二記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、エピタキシャ
ル層の厚みをトランジスタ単位あるいは回路ブロックｍ
位で変える方法は、第１図や第２図の方法に限定されず
、種々の変形例が考えられる。
体的に説明したが、本発明は］二記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、エピタキシャ
ル層の厚みをトランジスタ単位あるいは回路ブロックｍ
位で変える方法は、第１図や第２図の方法に限定されず
、種々の変形例が考えられる。
［利用分野］
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるバイポーラメモリに
適用したものについて説明したが、この発明はそれに限
定されず、バイポーラ集積回路装置一般に利用すること
ができる。また実施例に示した厚みの異なるエピタキシ
ャル層の形成方法は、例えば外部ベース領域下と真性ベ
ース領域ドのように、同一素子内でエピタキシャル層の
厚みを変えたいような場合に利用することができる。
をその背景となった利用分野であるバイポーラメモリに
適用したものについて説明したが、この発明はそれに限
定されず、バイポーラ集積回路装置一般に利用すること
ができる。また実施例に示した厚みの異なるエピタキシ
ャル層の形成方法は、例えば外部ベース領域下と真性ベ
ース領域ドのように、同一素子内でエピタキシャル層の
厚みを変えたいような場合に利用することができる。
第１図（Ａ）〜（Ｃ）は、厚みの異なるエピタキシャル
層の形成方法の一例を工程順に示す断面図、 第２図（Ａ）、（Ｂ）は、厚みの異なるエピタキシャル
層の形成方法の他の例を工程順に示す断面図である。 １・・・・半導体基板、２・・・・Ｎ＋型埋込層、３・
・・・エピタキシャル層５４・・・・窒化シリコン膜、
５・・・・酸化シリコン膜、ＭＣ・・・・メモリセル部
、ＰＲ・・・・周辺回路部。
層の形成方法の一例を工程順に示す断面図、 第２図（Ａ）、（Ｂ）は、厚みの異なるエピタキシャル
層の形成方法の他の例を工程順に示す断面図である。 １・・・・半導体基板、２・・・・Ｎ＋型埋込層、３・
・・・エピタキシャル層５４・・・・窒化シリコン膜、
５・・・・酸化シリコン膜、ＭＣ・・・・メモリセル部
、ＰＲ・・・・周辺回路部。
Claims (1)
- 【特許請求の範囲】 １、半導体基板の主面に該半導体基板とは異なる導電型
の埋込層が形成され、かつその上にエピタキシャル層が
形成されていると共に、このエピタキシャル層に、エミ
ッタ領域とベース領域とコレクタ領域となる各拡散層が
縦方向に沿ってそれぞれ形成されてなるバイポーラトラ
ンジスタを有する半導体集積回路装置において、所望の
トランジスタ特性に応じて各トランジスタ形成領域のエ
ピタキシャル層の厚みが異なるように形成されてなるこ
とを特徴とする半導体集積回路装置。 ２、バイポーラトランジスタからなる半導体記憶装置に
おいて、メモリセルを構成するトランジスタの形成領域
のエピタキシャル層は、周辺回路を構成するトランジス
タの形成領域のエピタキシャル層の厚みよりも薄く形成
されてなることを特徴とする特許請求の範囲第１項記載
の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60292652A JPS62154779A (ja) | 1985-12-27 | 1985-12-27 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60292652A JPS62154779A (ja) | 1985-12-27 | 1985-12-27 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62154779A true JPS62154779A (ja) | 1987-07-09 |
Family
ID=17784551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60292652A Pending JPS62154779A (ja) | 1985-12-27 | 1985-12-27 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62154779A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0240947A (ja) * | 1988-07-13 | 1990-02-09 | Samsung Electron Co Ltd | 半導体装置の製造方法 |
| EP0967642A1 (en) * | 1998-06-26 | 1999-12-29 | Mitel Semiconductor Limited | Semiconductor device including a plurality of bipolar transistors |
| WO2004040643A1 (de) * | 2002-10-28 | 2004-05-13 | Infineon Technologies Ag | Verfahren zur herstellung einer transistorstruktur |
-
1985
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