JPH05226347A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05226347A JPH05226347A JP29535591A JP29535591A JPH05226347A JP H05226347 A JPH05226347 A JP H05226347A JP 29535591 A JP29535591 A JP 29535591A JP 29535591 A JP29535591 A JP 29535591A JP H05226347 A JPH05226347 A JP H05226347A
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- Japan
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- region
- type semiconductor
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- Pending
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Abstract
(57)【要約】 （修正有）
【目的】コレクタ・ベース間容量を低減して動作速度を
大とす。 【構成】Ｐ型半導体基体１上にＮ+ 型埋込層２とＰ+ 型
半導体埋込領域とを形成し、その上に濃度の低いＰ- 型
エピタキシャル層４を成長させ、素子分離領域５を設け
前記Ｐ- 型エピタキシャル層４の中にベース領域１０、
ベース引き出し領域１１、コレクタ領域７、エミッタ領
域１３を形成し、多結晶シリコン１２、アルミ配線１４
が施されている。 【効果】動作中にＮ+ 型半導体埋込層２からＰ- 型エピ
タキシャル層４の全面に空乏層が広がるようにすること
ができるため、コレクタ・ベース間容量が大幅に低減さ
れ、トランジスタの高速動作が可能となる。
大とす。 【構成】Ｐ型半導体基体１上にＮ+ 型埋込層２とＰ+ 型
半導体埋込領域とを形成し、その上に濃度の低いＰ- 型
エピタキシャル層４を成長させ、素子分離領域５を設け
前記Ｐ- 型エピタキシャル層４の中にベース領域１０、
ベース引き出し領域１１、コレクタ領域７、エミッタ領
域１３を形成し、多結晶シリコン１２、アルミ配線１４
が施されている。 【効果】動作中にＮ+ 型半導体埋込層２からＰ- 型エピ
タキシャル層４の全面に空乏層が広がるようにすること
ができるため、コレクタ・ベース間容量が大幅に低減さ
れ、トランジスタの高速動作が可能となる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係わり、特
にバイポーラトランジスタの構造に関する。
にバイポーラトランジスタの構造に関する。
【０００２】
【従来の技術】従来のバイポーラトランジスタは、図４
に示すようにＰ型半導体基体１にＮ+型半導体埋込層２
を形成した後、Ｎ- 型エピタキシャル層１９を成長さ
せ、さらに素子分離領域に酸化膜を形成した後、ベース
領域１０、エミッタ領域１３を形成している。ここでＮ
- 型エピタキシャル層は、そのままコレクタ領域として
用いている。
に示すようにＰ型半導体基体１にＮ+型半導体埋込層２
を形成した後、Ｎ- 型エピタキシャル層１９を成長さ
せ、さらに素子分離領域に酸化膜を形成した後、ベース
領域１０、エミッタ領域１３を形成している。ここでＮ
- 型エピタキシャル層は、そのままコレクタ領域として
用いている。
【０００３】
【発明が解決しようとする課題】この従来の半導体装置
では、コレクタ領域とベース領域及び、ベース引出し領
域の接合面積が大きいため、コレクタ・ベース間の接合
容量が大きくなり、トランジスタの動作速度が遅くなる
欠点があった。
では、コレクタ領域とベース領域及び、ベース引出し領
域の接合面積が大きいため、コレクタ・ベース間の接合
容量が大きくなり、トランジスタの動作速度が遅くなる
欠点があった。
【０００４】
【課題を解決するための手段】本発明の特徴は、一導電
型半導体基体の素子領域に反対導電型半導体埋込層を形
成し、該反対導電型半導体埋込層上に、該半導体基体よ
り低濃度の一導電型半導体層を形成し、該一導電型半導
体層内に該反対導電型半導体層よりも高濃度の一導電型
半導体領域を形成し、該一導電型半導体領域内に第１の
反対導電型半導体領域を形成し、該一導電型半導体層の
表面から前記反対導電型半導体埋込層までの基板の厚み
方向に形成される第２の反対導電型半導体領域を有し、
前記すべての領域を囲む素子分離領域が形成された半導
体装置にある。
型半導体基体の素子領域に反対導電型半導体埋込層を形
成し、該反対導電型半導体埋込層上に、該半導体基体よ
り低濃度の一導電型半導体層を形成し、該一導電型半導
体層内に該反対導電型半導体層よりも高濃度の一導電型
半導体領域を形成し、該一導電型半導体領域内に第１の
反対導電型半導体領域を形成し、該一導電型半導体層の
表面から前記反対導電型半導体埋込層までの基板の厚み
方向に形成される第２の反対導電型半導体領域を有し、
前記すべての領域を囲む素子分離領域が形成された半導
体装置にある。
【０００５】この半導体装置の動作中に、前記反対導電
型半導体埋込層から前記一導電型半導体層内に広がる空
乏層が前記一導電型半導体層の全面に到達する程度に前
記一導電型半導体層の不純物濃度を設定しておくことが
好ましい。
型半導体埋込層から前記一導電型半導体層内に広がる空
乏層が前記一導電型半導体層の全面に到達する程度に前
記一導電型半導体層の不純物濃度を設定しておくことが
好ましい。
【０００６】具体的には、前記一導電型半導体領域はバ
イポーラトランジスタのベース領域であり、前記第１の
反対導電型半導体領域はエミッタ領域であり、前記反対
導電型半導体埋込層および前記第２の反対導電型半導体
領域がコレクタ領域であることができる。
イポーラトランジスタのベース領域であり、前記第１の
反対導電型半導体領域はエミッタ領域であり、前記反対
導電型半導体埋込層および前記第２の反対導電型半導体
領域がコレクタ領域であることができる。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。図１（ａ）〜（ｄ）および図２（ａ）〜（ｃ）は本
発明の第１の実施例の半導体装置を製造する工程断面図
である。
る。図１（ａ）〜（ｄ）および図２（ａ）〜（ｃ）は本
発明の第１の実施例の半導体装置を製造する工程断面図
である。
【０００８】図１（ａ）はＰ型半導体基体１にＮ+ 型半
導体埋込層２と絶縁分離用Ｐ+ 型半導体埋込領域３を形
成したものである。次に半導体基体１より低濃度のＰ-
型エピタキシャル層４を成長させると図１（ｂ）とな
る。次に素子分離用シリコン酸化膜５を形成しシリコン
酸化膜６を成長させ図１（ｃ）となる。次に、フォトエ
ッチング技術によりシリコン酸化膜の一部を除去し、リ
ンを拡散しＮ型のコレクタ領域７を形成すると図（ｄ）
になる。次にシリコン酸化膜６を全面除去し、新たにシ
リコン酸化膜８及びシリコン窒化膜９を成長させ、フォ
トエッチング技術によりシリコン窒化膜９の一部を除去
し、シリコン酸化膜８を通してボロンをイオン注入しＰ
型ベース領域１０を形成すると図２（ａ）になる。次に
シリコン窒化膜９を全面除去しフォトエッチング技術に
より、酸化膜８の一部を除去してベース，エミッタ，コ
レクタコンタクト用の開口を形成した後、多結晶シリコ
ン１２を成長させ、ベースコンタクト上にボロンをイオ
ン注入し、エミッタ及びコレクタコンタクト上にヒ素を
イオン注入した後、熱処理を行い多結晶シリコン１２か
らのボロンおよびヒ素をそれぞれ拡散して、Ｐ+ 型ベー
ス引出し領域１１とＮ+ 型エミッタ領域１３を形成する
と図２（ｂ）になる。次にアルミ１４をスパッタした
後、フォトエッチング技術により、アルミ１４及び多結
晶シリコン１２の一部を除去して多結晶シリコン１２を
下地とするアルミ配線１４を形成すると図２（ｃ）の構
造となる。
導体埋込層２と絶縁分離用Ｐ+ 型半導体埋込領域３を形
成したものである。次に半導体基体１より低濃度のＰ-
型エピタキシャル層４を成長させると図１（ｂ）とな
る。次に素子分離用シリコン酸化膜５を形成しシリコン
酸化膜６を成長させ図１（ｃ）となる。次に、フォトエ
ッチング技術によりシリコン酸化膜の一部を除去し、リ
ンを拡散しＮ型のコレクタ領域７を形成すると図（ｄ）
になる。次にシリコン酸化膜６を全面除去し、新たにシ
リコン酸化膜８及びシリコン窒化膜９を成長させ、フォ
トエッチング技術によりシリコン窒化膜９の一部を除去
し、シリコン酸化膜８を通してボロンをイオン注入しＰ
型ベース領域１０を形成すると図２（ａ）になる。次に
シリコン窒化膜９を全面除去しフォトエッチング技術に
より、酸化膜８の一部を除去してベース，エミッタ，コ
レクタコンタクト用の開口を形成した後、多結晶シリコ
ン１２を成長させ、ベースコンタクト上にボロンをイオ
ン注入し、エミッタ及びコレクタコンタクト上にヒ素を
イオン注入した後、熱処理を行い多結晶シリコン１２か
らのボロンおよびヒ素をそれぞれ拡散して、Ｐ+ 型ベー
ス引出し領域１１とＮ+ 型エミッタ領域１３を形成する
と図２（ｂ）になる。次にアルミ１４をスパッタした
後、フォトエッチング技術により、アルミ１４及び多結
晶シリコン１２の一部を除去して多結晶シリコン１２を
下地とするアルミ配線１４を形成すると図２（ｃ）の構
造となる。
【０００９】図２（ｃ）の構造のトランジスタが動作時
に、Ｎ+ 半導体埋込層から空乏層がＰ- 型エピタキシャ
ル層４の上部まで広がるようにＰ- 型エピタキシャル層
４の不純物濃度が制御されれば、ベース引出し領域１１
及びベース領域１０とＮ+ 型半導体埋込層２との間の容
量つまりベース・コレクタ接合容量が大幅に低減され
る。
に、Ｎ+ 半導体埋込層から空乏層がＰ- 型エピタキシャ
ル層４の上部まで広がるようにＰ- 型エピタキシャル層
４の不純物濃度が制御されれば、ベース引出し領域１１
及びベース領域１０とＮ+ 型半導体埋込層２との間の容
量つまりベース・コレクタ接合容量が大幅に低減され
る。
【００１０】図３は本発明の第２の実施例を示す断面図
である。図３において、図１，図２と同じ機能、類似の
機能の個所は同一の符号で示している。図１（ａ），
（ｂ）と同様にＰ型半導体基体１にＮ+ 型半導体埋込層
２と絶縁分離用Ｐ+ 型半導体埋込領域を形成し、その上
に低濃度のＰ- 型エピタキシャル層４を成長させた後、
トレンチ１５によって素子間分離を行ないさらに、セル
フアライン技術を用いて、Ｐ型ベース領域１０、Ｐ+ 型
ベース補償領域１１、Ｎ+ 型エミッタ領域１３、イオン
注入によってエミッタ領域１３の直下に配置されるＮ型
半導体領域２０、多結晶シリコン１２による引出し電極
を形成した高速動作用トランジスタである。この種のト
ランジスタに適用すると、ベース領域１０及びベース補
償領域１１とコレクタ領域２との間の容量低減だけでな
く、従来無視できなかった多結晶シリコン１２によるベ
ース引出し電極とコレクタ領域との容量が、従来のＮ-
型エピタキシャル層１９からＰ- 型エピタキシャル層４
にかわることで大幅に低減可能となる。
である。図３において、図１，図２と同じ機能、類似の
機能の個所は同一の符号で示している。図１（ａ），
（ｂ）と同様にＰ型半導体基体１にＮ+ 型半導体埋込層
２と絶縁分離用Ｐ+ 型半導体埋込領域を形成し、その上
に低濃度のＰ- 型エピタキシャル層４を成長させた後、
トレンチ１５によって素子間分離を行ないさらに、セル
フアライン技術を用いて、Ｐ型ベース領域１０、Ｐ+ 型
ベース補償領域１１、Ｎ+ 型エミッタ領域１３、イオン
注入によってエミッタ領域１３の直下に配置されるＮ型
半導体領域２０、多結晶シリコン１２による引出し電極
を形成した高速動作用トランジスタである。この種のト
ランジスタに適用すると、ベース領域１０及びベース補
償領域１１とコレクタ領域２との間の容量低減だけでな
く、従来無視できなかった多結晶シリコン１２によるベ
ース引出し電極とコレクタ領域との容量が、従来のＮ-
型エピタキシャル層１９からＰ- 型エピタキシャル層４
にかわることで大幅に低減可能となる。
【００１１】
【発明の効果】以上説明したように、本発明は一導電型
半導体基板の素子領域に反対導電型半導体埋込層を形成
した後、一導電型エピタキシャル層を成長させ、次に素
子分離領域を作り該一導電型エピタキシャル層の上にベ
ース領域、ベース補償領域、エミッタ領域を形成し、ト
ランジスタの動作時に前記反対導電型半導体埋込層から
広がる空乏層を前記一導電型エピタキシャル層の全面に
到達させることで、ベース・コレクタ接合容量を減少さ
せトランジスタの動作速度を上げることが可能となる。
特に、ベース引出し領域とコレクタ領域間の容量は従来
のトランジスタと比較して３分の１以下にすることがで
きる。
半導体基板の素子領域に反対導電型半導体埋込層を形成
した後、一導電型エピタキシャル層を成長させ、次に素
子分離領域を作り該一導電型エピタキシャル層の上にベ
ース領域、ベース補償領域、エミッタ領域を形成し、ト
ランジスタの動作時に前記反対導電型半導体埋込層から
広がる空乏層を前記一導電型エピタキシャル層の全面に
到達させることで、ベース・コレクタ接合容量を減少さ
せトランジスタの動作速度を上げることが可能となる。
特に、ベース引出し領域とコレクタ領域間の容量は従来
のトランジスタと比較して３分の１以下にすることがで
きる。
【図１】本発明の第１の実施例を製造する工程断面図。
【図２】本発明の第１の実施例を製造する工程断面図。
【図３】本発明の第２の実施例の構造を示す断面図。
【図４】従来技術の構造を示す断面図。
１ Ｐ型半導体基体 ２ Ｎ+ 型半導体埋込層 ３ Ｐ+ 型半導体埋込領域 ４ Ｐ- 型エピタキシャル層 ５ 素子分離用シリコン酸化膜 ６ シリコン酸化膜 ７ コレクタ領域 ８ シリコン酸化膜 ９ シリコン窒化膜 １０ ベース領域 １１ ベース引出し領域 １２ 多結晶シリコン １３ Ｎ+ 型エミッタ領域 １４ アルミ配線 １５ トレンチ １６ シリコン酸化膜 １７ シリコン窒化膜 １８ シリコン酸化膜 １９ Ｎ- 型エピタキシャル層 ２０ Ｎ型半導体領域
Claims (3)
- 【請求項１】 一導電型半導体基体の素子領域に反対導
電型半導体埋込層を形成し、該反対導電型半導体埋込層
上に、該半導体基体より低濃度の一導電型半導体層を形
成し、該一導電型半導体層内に該半導体層よりも高濃度
の一導電型半導体領域を形成し、該一導電型半導体領域
内に第１の反対導電型半導体領域を形成し、該一導電型
半導体層の表面から前記反対導電型半導体埋込層までの
基板の厚み方向に形成される第２の反対導電型半導体領
域を有し、前記すべての領域を囲む素子分離領域が形成
されたことを特徴とする半導体装置。 - 【請求項２】 前記反対導電型半導体埋込層から前記一
導電型半導体層内に、半導体装置の動作時に、広がる空
乏層が前記一導電型半導体層の全面に到達する程度に前
記一導電型半導体層の不純物濃度が設定された請求項１
に記載の半導体装置。 - 【請求項３】 前記一導電型半導体領域はバイポーラト
ランジスタのベース領域であり、前記第１の反対導電型
半導体領域はエミッタ領域であり、前記反対導電型半導
体埋込層および前記第２の反対導電型半導体領域がコレ
クタ領域である請求項１もしくは請求項２に記載の半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29535591A JPH05226347A (ja) | 1991-11-12 | 1991-11-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29535591A JPH05226347A (ja) | 1991-11-12 | 1991-11-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05226347A true JPH05226347A (ja) | 1993-09-03 |
Family
ID=17819547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29535591A Pending JPH05226347A (ja) | 1991-11-12 | 1991-11-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05226347A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005067056A1 (ja) * | 2004-01-09 | 2005-07-21 | Sony Corporation | バイポーラトランジスタ及びこのバイポーラトランジスタを有する半導体装置、並びにこれらの製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4868187A (ja) * | 1971-12-17 | 1973-09-17 |
-
1991
- 1991-11-12 JP JP29535591A patent/JPH05226347A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4868187A (ja) * | 1971-12-17 | 1973-09-17 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005067056A1 (ja) * | 2004-01-09 | 2005-07-21 | Sony Corporation | バイポーラトランジスタ及びこのバイポーラトランジスタを有する半導体装置、並びにこれらの製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980310 |