JPH04114476A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH04114476A JPH04114476A JP2234171A JP23417190A JPH04114476A JP H04114476 A JPH04114476 A JP H04114476A JP 2234171 A JP2234171 A JP 2234171A JP 23417190 A JP23417190 A JP 23417190A JP H04114476 A JPH04114476 A JP H04114476A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
半導体装置及びその製造方法、特に絶縁層上に単結晶シ
リコン層が形成されたＳ ＯＩ （Ｓｉｌｉｃｏｎ Ｏ
ｎ Ｉｎ５ｕｌａｔｏｒ）基板上に形成される半導体装
置及びその！Ｉ！遣方法に関し、 ソース抵抗及びドレイン抵抗を増加させることなくチャ
ネル領域を完全に空乏化することができる半導体装置及
びその製造方法を提供することを目的とし、 絶縁物層と、前記絶縁物層上に形成され、中央に膜厚の
薄い凹部が形成され、前記凹部の一側にソース領域が形
成され、前記四部の他側にドレイン領域が形成され、前
記ソース領域及びドレイン領域間の前記凹部にチャネル
領域が形成された単結晶シリコン層と、前記単結晶シリ
コン層の前記凹部上面に形成されたゲート絶縁膜と、前
記ゲート絶縁膜上に形成され、前記凹部を埋込んだゲー
ト電極とを有するように構成する。
リコン層が形成されたＳ ＯＩ （Ｓｉｌｉｃｏｎ Ｏ
ｎ Ｉｎ５ｕｌａｔｏｒ）基板上に形成される半導体装
置及びその！Ｉ！遣方法に関し、 ソース抵抗及びドレイン抵抗を増加させることなくチャ
ネル領域を完全に空乏化することができる半導体装置及
びその製造方法を提供することを目的とし、 絶縁物層と、前記絶縁物層上に形成され、中央に膜厚の
薄い凹部が形成され、前記凹部の一側にソース領域が形
成され、前記四部の他側にドレイン領域が形成され、前
記ソース領域及びドレイン領域間の前記凹部にチャネル
領域が形成された単結晶シリコン層と、前記単結晶シリ
コン層の前記凹部上面に形成されたゲート絶縁膜と、前
記ゲート絶縁膜上に形成され、前記凹部を埋込んだゲー
ト電極とを有するように構成する。
［産業上の利用分野］
本発明は半導体装置及びその製造方法、特に絶縁層上に
単結晶シリコン層が形成された５ＯＩ（Ｓｉ１ｉｃｏｎ
Ｏｎ Ｉｎ５ｕｌａｔｏｒ）基板上に形成される半導
体装置及びその製造方法に関する。
単結晶シリコン層が形成された５ＯＩ（Ｓｉ１ｉｃｏｎ
Ｏｎ Ｉｎ５ｕｌａｔｏｒ）基板上に形成される半導
体装置及びその製造方法に関する。
ｓｏｒ基板上に半導体素子を形成するＳｏｌ技術が、高
速動作が可能であること、耐放射線に優れていること、
高温動作が可能であること、等の理由により注目されて
いる。特に、Ｓｏｌ基板のシリコン単結晶層を薄膜化す
ることにより、ＭＯＳＦＥＴにおける短チヤネル効果の
抑制やサブスレッショルド特性の改善や電流駆動力の向
上が期待されている。
速動作が可能であること、耐放射線に優れていること、
高温動作が可能であること、等の理由により注目されて
いる。特に、Ｓｏｌ基板のシリコン単結晶層を薄膜化す
ることにより、ＭＯＳＦＥＴにおける短チヤネル効果の
抑制やサブスレッショルド特性の改善や電流駆動力の向
上が期待されている。
［従来の技術］
従来のＳＯＩ基板上に形成されたＮＭＯ３ＦＥＴを第３
図に示す。
図に示す。
シリコン基板４０上にシリコン酸化層４２を介して薄い
Ｐ型の単結晶シリコン層４４が形成されている。単結晶
シリコン層４４にはｎ型のソース領域４６及びドレイン
領域４８が形成され、ソース領域４６及びドレイン領域
４８間のチャネル領域５０上にゲート酸化膜５２を介し
て多結晶シリコンのゲート電極５４が形成されている。
Ｐ型の単結晶シリコン層４４が形成されている。単結晶
シリコン層４４にはｎ型のソース領域４６及びドレイン
領域４８が形成され、ソース領域４６及びドレイン領域
４８間のチャネル領域５０上にゲート酸化膜５２を介し
て多結晶シリコンのゲート電極５４が形成されている。
単結晶シリコン層４４を約１１００ｎ以下に薄膜化する
ことにより、チャネル領域５０を完全に空乏化させるこ
とができるので、短チヤネル効果を抑制すると共に、サ
ブスレッショルド特性を改善し、電流駆動力を向上させ
ることができる。
ことにより、チャネル領域５０を完全に空乏化させるこ
とができるので、短チヤネル効果を抑制すると共に、サ
ブスレッショルド特性を改善し、電流駆動力を向上させ
ることができる。
［発明が解決しようとする課題］
しかしながら、単結晶シリコン層４４を薄膜化すると、
ソース領域４６及びドレイン領域４８が高抵抗になり、
特性向上の妨げとなるという問題があった。
ソース領域４６及びドレイン領域４８が高抵抗になり、
特性向上の妨げとなるという問題があった。
本発明の目的は、ソース抵抗及びドレイン抵抗を増加さ
せることなくチャネル領域を完全に空乏化することがで
きる半導体装置及びその製造方法を提供することにある
。
せることなくチャネル領域を完全に空乏化することがで
きる半導体装置及びその製造方法を提供することにある
。
［課題を解決するための手段］
上記目的は、絶縁物層と、前記絶縁物層上に形成され、
中央に膜厚の薄い凹部が形成され、前記凹部の一側にソ
ース領域が形成され、前記凹部の他側にドレイン領域が
形成され、前記ソース領域及びドレイン領域間の前記凹
部にチャネル領域が形成された単結晶シリコン層と、前
記単結晶シリコン層の前記凹部上面に形成されたゲート
絶縁膜と、前記ゲート絶縁膜上に形成され、前記凹部を
埋込んだゲート電極とを有することを特徴とする半導体
装置によって達成される。
中央に膜厚の薄い凹部が形成され、前記凹部の一側にソ
ース領域が形成され、前記凹部の他側にドレイン領域が
形成され、前記ソース領域及びドレイン領域間の前記凹
部にチャネル領域が形成された単結晶シリコン層と、前
記単結晶シリコン層の前記凹部上面に形成されたゲート
絶縁膜と、前記ゲート絶縁膜上に形成され、前記凹部を
埋込んだゲート電極とを有することを特徴とする半導体
装置によって達成される。
また、上記目的は、絶縁物層上に形成された第１導電型
の単結晶シリコン層表面に第２導電型の不純物をイオン
注入する工程と、前記単結晶シリコン層のチャネル形成
領域における表面部分をエツチング除去して膜厚の薄い
凹部を形成する工程と、酸化雰囲気中で加熱することに
より、前記凹部表面を酸化してゲート酸化膜を形成し、
前記単結晶シリコン層にイオン注入された不純物を活性
化して前記凹部の一側にソース領域を形成し、前記凹部
の他側にドレイン領域を形成する工程と、前記凹部を埋
込み、前記ゲート酸化膜上にゲート電極を形成する工程
とを有することを特徴とする半導体装置の製造方法によ
って達成される。
の単結晶シリコン層表面に第２導電型の不純物をイオン
注入する工程と、前記単結晶シリコン層のチャネル形成
領域における表面部分をエツチング除去して膜厚の薄い
凹部を形成する工程と、酸化雰囲気中で加熱することに
より、前記凹部表面を酸化してゲート酸化膜を形成し、
前記単結晶シリコン層にイオン注入された不純物を活性
化して前記凹部の一側にソース領域を形成し、前記凹部
の他側にドレイン領域を形成する工程と、前記凹部を埋
込み、前記ゲート酸化膜上にゲート電極を形成する工程
とを有することを特徴とする半導体装置の製造方法によ
って達成される。
［作用］
本発明によれば、ソース抵抗及びドレイン抵抗を増加さ
せることなくチャネル領域を完全に空乏化することがで
きる半導体装置を実現することができる。
せることなくチャネル領域を完全に空乏化することがで
きる半導体装置を実現することができる。
［実施例］
本発明の一実施例によるＮＭＯ３ＦＥＴを第１図を用い
て説明する。
て説明する。
シリコン基板１０上にシリコン酸化層１２を介してＰ型
単結晶シリコン層１４が形成されている。
単結晶シリコン層１４が形成されている。
本実施例のｐ型単結晶シリコン層１４全体が厚く形成さ
れているが、中央に凹部が形成されて薄膜化されている
。Ｐ型単結晶シリコン層１４の凹部の両側における厚い
部分にｎ型ソース領域１６及びｎ型ドレイン領域１８が
形成されている。チャネル領域２０はｎ型ソース領域１
６及びｎ型ドレイン領域１８間の薄膜化された部分に形
成される。
れているが、中央に凹部が形成されて薄膜化されている
。Ｐ型単結晶シリコン層１４の凹部の両側における厚い
部分にｎ型ソース領域１６及びｎ型ドレイン領域１８が
形成されている。チャネル領域２０はｎ型ソース領域１
６及びｎ型ドレイン領域１８間の薄膜化された部分に形
成される。
Ｐ型巣結晶シリコン層１４上にはシリコン酸化層２２が
形成されている。凹部の内壁にはゲート酸化膜２４が形
成されている。四部上のシリコン酸化層２２にはコンタ
クトホールが形成され、多結晶シリコンのゲート電極２
６がシリコン酸化層２２のコンタクトホールを介して凹
部を埋込むように形成されている。
形成されている。凹部の内壁にはゲート酸化膜２４が形
成されている。四部上のシリコン酸化層２２にはコンタ
クトホールが形成され、多結晶シリコンのゲート電極２
６がシリコン酸化層２２のコンタクトホールを介して凹
部を埋込むように形成されている。
シリコン酸化層２２上にシリコン酸化層２８が形成され
ている。ソース電！ｉ３０及びドレイン電極３２は、シ
リコン酸化層２２．２８に形成されたコンタクトホール
を介してｎ型ソース領域１６及びｎ型ドレイン領域１８
にコンタクトするように形成されている。ゲート電極３
４は、シリコン酸化層２２に形成されたコンタクトホー
ルを介してゲート電極２６にコンタクトするように形成
されている。
ている。ソース電！ｉ３０及びドレイン電極３２は、シ
リコン酸化層２２．２８に形成されたコンタクトホール
を介してｎ型ソース領域１６及びｎ型ドレイン領域１８
にコンタクトするように形成されている。ゲート電極３
４は、シリコン酸化層２２に形成されたコンタクトホー
ルを介してゲート電極２６にコンタクトするように形成
されている。
このように本実施例によればチャネル領域２０の部分は
薄膜化されて完全に空乏化することが可能であると共に
、ｎ型ソース領域１６及びｎ型ドレイン領域１８の部分
は厚いのでソース抵抗及びドレイン抵抗を低く維持でき
る。
薄膜化されて完全に空乏化することが可能であると共に
、ｎ型ソース領域１６及びｎ型ドレイン領域１８の部分
は厚いのでソース抵抗及びドレイン抵抗を低く維持でき
る。
本発明の一実施例によるＮＭＯ３ＦＥＴの製造方法を第
２図に示す。
２図に示す。
まず、例えばＳ ＩＭＯＸ法により、シリコン基板１０
上にシリコン酸化層１２を介してＰ型単結晶シリコン層
１４が形成されたＳＯ■基板を用意する（第２図（ａ）
）。Ｐ型単結晶シリコン層１４の厚さは約５００ ｎ、
ｍと比較的厚く、不純物濃度はｌＸｌ０Ｉ６／ｃｍ−
’程度である。
上にシリコン酸化層１２を介してＰ型単結晶シリコン層
１４が形成されたＳＯ■基板を用意する（第２図（ａ）
）。Ｐ型単結晶シリコン層１４の厚さは約５００ ｎ、
ｍと比較的厚く、不純物濃度はｌＸｌ０Ｉ６／ｃｍ−
’程度である。
次に、Ｐ型単結晶シリコン層１４に、加速電圧が約７０
ｋｅＶで、ドーズ量が約４Ｘ１０１Ｓｃｍ−２のイオン
注入条件でＡｓをイオン注入する。続いて、ＣＶＤ法に
より全面に約３００ｎｍ厚のシリコン酸化層２２を堆積
する〈第２図（ｂ））、なお、Ａｓの代わりにＰをイオ
ン注入してもよい。
ｋｅＶで、ドーズ量が約４Ｘ１０１Ｓｃｍ−２のイオン
注入条件でＡｓをイオン注入する。続いて、ＣＶＤ法に
より全面に約３００ｎｍ厚のシリコン酸化層２２を堆積
する〈第２図（ｂ））、なお、Ａｓの代わりにＰをイオ
ン注入してもよい。
次に、シリコン酸化層２２上にレジスト層３６を堆積し
、中央のチャネル形成領域の部分が開口するようにパタ
ーニングする。このパターニングされたレジスト層３６
をマスクとしてシリコン酸化層２２及びＰ型単結晶シリ
コン層１４をＲＩＢ樟より興カ性エツチングする。Ｐ型
単結晶シリコン層１４のエツチングにより約４００ｎｍ
深さの凹部を形成し、チャネル形成領域のＰ型単結晶シ
リコン層１４表面におけるイオン注入されたＡｓが存在
している部分を除去すると共に、チャネル形成領域のＰ
型単結晶シリコン層１４を約１１００ｎに薄膜化する（
第２図（Ｃ））。なお、シリコン酸化層２２のエツチン
グにはフッ素系ガス（例えば、ＣＨＦ、ガス）を用い、
Ｐ型単結晶シリコン層１４のエツチングには塩素系ガス
（例えば、ＢＣＪ、ガス、、Ｃｊ２ガス）を用いる。
、中央のチャネル形成領域の部分が開口するようにパタ
ーニングする。このパターニングされたレジスト層３６
をマスクとしてシリコン酸化層２２及びＰ型単結晶シリ
コン層１４をＲＩＢ樟より興カ性エツチングする。Ｐ型
単結晶シリコン層１４のエツチングにより約４００ｎｍ
深さの凹部を形成し、チャネル形成領域のＰ型単結晶シ
リコン層１４表面におけるイオン注入されたＡｓが存在
している部分を除去すると共に、チャネル形成領域のＰ
型単結晶シリコン層１４を約１１００ｎに薄膜化する（
第２図（Ｃ））。なお、シリコン酸化層２２のエツチン
グにはフッ素系ガス（例えば、ＣＨＦ、ガス）を用い、
Ｐ型単結晶シリコン層１４のエツチングには塩素系ガス
（例えば、ＢＣＪ、ガス、、Ｃｊ２ガス）を用いる。
次に、酸化雰囲気中で約１０００℃に加熱する。
すると、露出したＰ型単結晶シリコン層１４の凹部表面
に約１０ｎｍ厚のゲート酸化膜２４が形成されると共に
、Ｐ型単結晶シリコン層１４の凹部両側にイオン注入さ
れたＡｓが活性化されシリコン酸化層１２まで達するソ
ース領域１６及びドレイン領域１８が形成される（第２
図（ｄ））、なお、凹部の側壁にはｎ型不純物領域が露
出しているため、Ｐ型不純物領域が露出している底面よ
りゲート酸化膜２４が１．５〜２倍厚くなる。
に約１０ｎｍ厚のゲート酸化膜２４が形成されると共に
、Ｐ型単結晶シリコン層１４の凹部両側にイオン注入さ
れたＡｓが活性化されシリコン酸化層１２まで達するソ
ース領域１６及びドレイン領域１８が形成される（第２
図（ｄ））、なお、凹部の側壁にはｎ型不純物領域が露
出しているため、Ｐ型不純物領域が露出している底面よ
りゲート酸化膜２４が１．５〜２倍厚くなる。
次に、不純物がドープされた多結晶シリコン層３８をＣ
ＶＤ法により全面に堆積する（第２図（ｅ））。なおド
ープド多結晶シリコンを堆積する代わりに、不純物がド
ープされていないノンドープ多結晶シリコンを堆積した
後にイオン注入又は拡散により不純物を添加してもよい
。
ＶＤ法により全面に堆積する（第２図（ｅ））。なおド
ープド多結晶シリコンを堆積する代わりに、不純物がド
ープされていないノンドープ多結晶シリコンを堆積した
後にイオン注入又は拡散により不純物を添加してもよい
。
次に、フォトプロセス工程により多結晶シリコン層３８
をバターニングしてシリコン酸化層２２のコンタクトホ
ールを介して凹部を埋込むゲート電極２６を形成する。
をバターニングしてシリコン酸化層２２のコンタクトホ
ールを介して凹部を埋込むゲート電極２６を形成する。
続いて、ＣＶＤ法によりシリコン酸化層２８を全面に形
成する（第２図（ｆ））。
成する（第２図（ｆ））。
次に、ｎ型ソース領域１６及びｎ型ドレイン領域１８に
コンタクトするコンタクトホールをシリコン酸化層２２
．２８に形成すると共に、ゲート電極２６にコンタクト
するコンタクトホールをシリコン酸化層２８に形成する
。続いて、スパッタリングにより全面にアルミニウムを
堆積してバターニングし、ソース電極３０、ドレイン電
極３２及びゲート電極３４を形成する（第２図（ｇ））
。
コンタクトするコンタクトホールをシリコン酸化層２２
．２８に形成すると共に、ゲート電極２６にコンタクト
するコンタクトホールをシリコン酸化層２８に形成する
。続いて、スパッタリングにより全面にアルミニウムを
堆積してバターニングし、ソース電極３０、ドレイン電
極３２及びゲート電極３４を形成する（第２図（ｇ））
。
このように本実施例によれば、ソース抵抗及びドレイン
抵抗を増加させることなくチャネル領域を完全に空乏化
することができるＮＭＯＳＦＥＴを簡単に製造すること
ができる。
抵抗を増加させることなくチャネル領域を完全に空乏化
することができるＮＭＯＳＦＥＴを簡単に製造すること
ができる。
本発明は上記実施例に限らず種々の変形が可能である。
例えば、上記実施例はＮＭＯＳＦＥＴであったがＰＭＯ
８ＦＥＴに本発明を適用してもよい。２ＭＯ３ＦＥＴで
はｎ型単結晶シリコン層を用い、硼素（Ｂ）をイオン注
入してＰ型ソース領域及びＰ型ドレイン領域を形成する
。
８ＦＥＴに本発明を適用してもよい。２ＭＯ３ＦＥＴで
はｎ型単結晶シリコン層を用い、硼素（Ｂ）をイオン注
入してＰ型ソース領域及びＰ型ドレイン領域を形成する
。
［発明の効果］
以上の通り、本発明によれば、ソース抵抗及びドレイン
抵抗を増加させることなくチャネル領域を完全に空乏化
することができる半導体装置を実現することができる。
抵抗を増加させることなくチャネル領域を完全に空乏化
することができる半導体装置を実現することができる。
第１図は本発明の一実施例によるＮＭＯＳＦＥＴの断面
図、 第２図は本発明の一実施例によるＮＭＯＳＦＥＴの製造
方法の工程断面図、 第３図は従来のＮＭＯＳＦＥＴの断面図である。 図において、 １０・・・シリコン基板 １２・・・シリコン酸化層 １４・・・Ｐ型単結晶シリコン層 １６・・・ｎ型ソース領域 １８・・・ｎ型ドレイン領域 ２０・・・チャネル領域 ２２・・・シリコン酸化層 ２４・・・ゲート酸化膜 ２６・・・ゲート電極 ２８・・・シリコン酸化層 ３０・・・ソース電極 ３２・・・ドレイン電極 ３４・・・ゲート電極 ３６・・・レジスト層 ３８・・・多結晶シリコン層 ４０・・・シリコン基板 ４２・・・シリコン酸化層 ４４・・・単結晶シリコン層 ４６・・・ソース領域 ４８・・・ドレイン領域 ５０・・・チャネル領域 ５２・・・ゲート酸化膜 ５４・・・ゲート電極 出願人 富 士 通 株 式 会 社代理人
弁理士 北 野 好 人本発明の一大流側によ
るＮＭＯ５ＦＥＴの製逍方；ムの工程断面図第２図（Ｔ
Ｉ７） １） 本発明の−ｍｌによるＮＭＯ５ＦＥＴ／）ｌ！ｌ；ムの
工程断面９算２図け０２）
図、 第２図は本発明の一実施例によるＮＭＯＳＦＥＴの製造
方法の工程断面図、 第３図は従来のＮＭＯＳＦＥＴの断面図である。 図において、 １０・・・シリコン基板 １２・・・シリコン酸化層 １４・・・Ｐ型単結晶シリコン層 １６・・・ｎ型ソース領域 １８・・・ｎ型ドレイン領域 ２０・・・チャネル領域 ２２・・・シリコン酸化層 ２４・・・ゲート酸化膜 ２６・・・ゲート電極 ２８・・・シリコン酸化層 ３０・・・ソース電極 ３２・・・ドレイン電極 ３４・・・ゲート電極 ３６・・・レジスト層 ３８・・・多結晶シリコン層 ４０・・・シリコン基板 ４２・・・シリコン酸化層 ４４・・・単結晶シリコン層 ４６・・・ソース領域 ４８・・・ドレイン領域 ５０・・・チャネル領域 ５２・・・ゲート酸化膜 ５４・・・ゲート電極 出願人 富 士 通 株 式 会 社代理人
弁理士 北 野 好 人本発明の一大流側によ
るＮＭＯ５ＦＥＴの製逍方；ムの工程断面図第２図（Ｔ
Ｉ７） １） 本発明の−ｍｌによるＮＭＯ５ＦＥＴ／）ｌ！ｌ；ムの
工程断面９算２図け０２）
Claims (1)
- 【特許請求の範囲】 １、絶縁物層と、 前記絶縁物層上に形成され、中央に膜厚の薄い凹部が形
成され、前記凹部の一側にソース領域が形成され、前記
凹部の他側にドレイン領域が形成され、前記ソース領域
及びドレイン領域間の前記凹部にチャネル領域が形成さ
れた単結晶シリコン層と、 前記単結晶シリコン層の前記凹部上面に形成されたゲー
ト絶縁膜と、 前記ゲート絶縁膜上に形成され、前記凹部を埋込んだゲ
ート電極と を有することを特徴とする半導体装置。 ２、絶縁物層上に形成された第１導電型の単結晶シリコ
ン層表面に第２導電型の不純物をイオン注入する工程と
、 前記単結晶シリコン層のチャネル形成領域における表面
部分をエッチング除去して膜厚の薄い凹部を形成する工
程と、 酸化雰囲気中で加熱することにより、前記凹部表面を酸
化してゲート酸化膜を形成し、前記単結晶シリコン層に
イオン注入された不純物を活性化して前記凹部の一側に
ソース領域を形成し、前記凹部の他側にドレイン領域を
形成する工程と、前記凹部を埋込み、前記ゲート酸化膜
上にゲート電極を形成する工程と を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2234171A JPH04114476A (ja) | 1990-09-04 | 1990-09-04 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2234171A JPH04114476A (ja) | 1990-09-04 | 1990-09-04 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04114476A true JPH04114476A (ja) | 1992-04-15 |
Family
ID=16966781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2234171A Pending JPH04114476A (ja) | 1990-09-04 | 1990-09-04 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04114476A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5534722A (en) * | 1993-03-08 | 1996-07-09 | Seiko Instruments Inc. | Insulator substrate for a light valve device having an electrostatic protection region |
| JP2008004594A (ja) * | 2006-06-20 | 2008-01-10 | Elpida Memory Inc | 半導体装置及びその製造方法 |
-
1990
- 1990-09-04 JP JP2234171A patent/JPH04114476A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5534722A (en) * | 1993-03-08 | 1996-07-09 | Seiko Instruments Inc. | Insulator substrate for a light valve device having an electrostatic protection region |
| JP2008004594A (ja) * | 2006-06-20 | 2008-01-10 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP4560820B2 (ja) * | 2006-06-20 | 2010-10-13 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
| US8735230B2 (en) | 2006-06-20 | 2014-05-27 | Kanta Saino | Method for manufacturing a semiconductor device including an impurity-doped silicon film |
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