JPH08340045A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH08340045A JPH08340045A JP7146975A JP14697595A JPH08340045A JP H08340045 A JPH08340045 A JP H08340045A JP 7146975 A JP7146975 A JP 7146975A JP 14697595 A JP14697595 A JP 14697595A JP H08340045 A JPH08340045 A JP H08340045A
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Abstract
(57)【要約】
【目的】 半導体集積回路装置の高速化および高集積化
が実現できる素子間分離領域を有する半導体基板を提供
する。 【構成】 シリコン基板１の主面上に形成されたＬＯＣ
ＯＳ酸化膜４のおよび埋め込み酸化膜６からなる素子間
分離領域によって、半導体素子が形成される単結晶シリ
コン層７が包囲されているので、完全空乏型半導体素子
が形成でき、さらに、平坦性が良く幅の狭い素子間分離
領域をシリコン基板１の主面上に形成することができ
る。
が実現できる素子間分離領域を有する半導体基板を提供
する。 【構成】 シリコン基板１の主面上に形成されたＬＯＣ
ＯＳ酸化膜４のおよび埋め込み酸化膜６からなる素子間
分離領域によって、半導体素子が形成される単結晶シリ
コン層７が包囲されているので、完全空乏型半導体素子
が形成でき、さらに、平坦性が良く幅の狭い素子間分離
領域をシリコン基板１の主面上に形成することができ
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置お
よびその製造方法に関し、特に、半導体素子を互いに電
気的に分離する素子間分離領域を有する半導体集積回路
装置に適用して有効な技術に関するものである。
よびその製造方法に関し、特に、半導体素子を互いに電
気的に分離する素子間分離領域を有する半導体集積回路
装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】シリコン単結晶上に埋め込み酸化膜を介
してシリコン膜が形成されたＳＯＩ（Silicon on Insul
ator）は、半導体素子の寄生容量の低減、放射線に対す
る耐性の向上、およびラッチアップフリーの相補型ＭＯ
ＳＦＥＴ（Metal Oxide Semiconductor Field Effect T
ransistor ；ＣＭＯＳＦＥＴ）などを実現することがで
きる。
してシリコン膜が形成されたＳＯＩ（Silicon on Insul
ator）は、半導体素子の寄生容量の低減、放射線に対す
る耐性の向上、およびラッチアップフリーの相補型ＭＯ
ＳＦＥＴ（Metal Oxide Semiconductor Field Effect T
ransistor ；ＣＭＯＳＦＥＴ）などを実現することがで
きる。
【０００３】さらに、例えば、「応用物理」１９９４
年、第６３号、第１１号、Ｐ. １０８８に記載されてい
るように、ＳＯＩでは、シリコン膜の主面上に形成され
るフィールド酸化膜と埋め込み酸化膜をつなげることに
よって、半導体素子が形成される個々の活性領域を酸化
膜で完全に包囲して、電気的に分離し、この活性領域を
デプレッションモードで空乏化することにより、高い移
動度と大きな駆動電流が得られる完全空乏型半導体素子
を得ることができる。
年、第６３号、第１１号、Ｐ. １０８８に記載されてい
るように、ＳＯＩでは、シリコン膜の主面上に形成され
るフィールド酸化膜と埋め込み酸化膜をつなげることに
よって、半導体素子が形成される個々の活性領域を酸化
膜で完全に包囲して、電気的に分離し、この活性領域を
デプレッションモードで空乏化することにより、高い移
動度と大きな駆動電流が得られる完全空乏型半導体素子
を得ることができる。
【０００４】本発明者が検討したところによれば、ＳＯ
Ｉに、半導体素子が形成される活性領域を完全に包囲す
る素子間分離領域を形成する方法として、主に以下の２
つの方法が考えられる。
Ｉに、半導体素子が形成される活性領域を完全に包囲す
る素子間分離領域を形成する方法として、主に以下の２
つの方法が考えられる。
【０００５】すなわち、ＲＩＥ（Reactive Ion Etchin
g）法によって、埋め込み酸化膜に達するまでＳＯＩの
表面層のシリコン膜に幅の狭い溝を堀り、次いで、絶縁
物でこの溝を埋め込むことにより素子間分離を図る溝掘
り分離法、および窒化膜をマスクとする選沢酸化によっ
て形成されるＬＯＣＯＳ（Local Oxidation of Silico
n）酸化膜をＳＯＩの表面層のシリコン膜の主面上に形
成し、このＬＯＣＯＳ酸化膜を埋め込み酸化膜に達する
まで厚く形成することにより素子間分離を図る選沢酸化
分離法である。
g）法によって、埋め込み酸化膜に達するまでＳＯＩの
表面層のシリコン膜に幅の狭い溝を堀り、次いで、絶縁
物でこの溝を埋め込むことにより素子間分離を図る溝掘
り分離法、および窒化膜をマスクとする選沢酸化によっ
て形成されるＬＯＣＯＳ（Local Oxidation of Silico
n）酸化膜をＳＯＩの表面層のシリコン膜の主面上に形
成し、このＬＯＣＯＳ酸化膜を埋め込み酸化膜に達する
まで厚く形成することにより素子間分離を図る選沢酸化
分離法である。
【０００６】
【発明が解決しようとする課題】しかしながら、ＳＯＩ
に素子間分離領域を形成する上記方法には、以下の問題
点があることを本発明者は見い出した。
に素子間分離領域を形成する上記方法には、以下の問題
点があることを本発明者は見い出した。
【０００７】すなわち、上記溝掘り分離法では、溝の形
成および溝の埋め込み工程が複雑であり、さらに工程数
が多くなるため、製造コストが増大するという問題があ
る。
成および溝の埋め込み工程が複雑であり、さらに工程数
が多くなるため、製造コストが増大するという問題があ
る。
【０００８】また、上記選沢酸化分離法は、ＬＯＣＯＳ
酸化膜の形成工程は簡単ではあるが、ＬＯＣＯＳ酸化膜
の膜厚を厚くするに従い、ＳＯＩのシリコン膜の表面の
平坦性が悪くなり、さらに、ＬＯＣＯＳ酸化膜の横方向
への広がり（バーズビーク）が進むため、高集積化には
適していない。
酸化膜の形成工程は簡単ではあるが、ＬＯＣＯＳ酸化膜
の膜厚を厚くするに従い、ＳＯＩのシリコン膜の表面の
平坦性が悪くなり、さらに、ＬＯＣＯＳ酸化膜の横方向
への広がり（バーズビーク）が進むため、高集積化には
適していない。
【０００９】本発明の目的は、半導体集積回路装置の高
速化および高集積化が実現できる素子間分離領域を有す
る半導体基板を提供することにある。
速化および高集積化が実現できる素子間分離領域を有す
る半導体基板を提供することにある。
【００１０】本発明の他の目的は、簡単な製造工程によ
って上記目的を達成することのできる技術を提供するこ
とにある。
って上記目的を達成することのできる技術を提供するこ
とにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、半導体素子が形
成される個々の活性領域を包囲する素子間分離領域を有
しており、前記素子間分離領域は、半導体基板の主面上
に形成されたＬＯＣＯＳ酸化膜および前記半導体基板の
内部に形成された埋め込み酸化膜によって構成されてお
り、前記埋め込み酸化膜が前記ＬＯＣＯＳ酸化膜の下方
において前記半導体基板の表面方向へ曲がり、前記ＬＯ
ＣＯＳ酸化膜とつながっている。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、半導体素子が形
成される個々の活性領域を包囲する素子間分離領域を有
しており、前記素子間分離領域は、半導体基板の主面上
に形成されたＬＯＣＯＳ酸化膜および前記半導体基板の
内部に形成された埋め込み酸化膜によって構成されてお
り、前記埋め込み酸化膜が前記ＬＯＣＯＳ酸化膜の下方
において前記半導体基板の表面方向へ曲がり、前記ＬＯ
ＣＯＳ酸化膜とつながっている。
【００１３】（２）また、本発明の半導体集積回路装置
の製造方法は、半導体基板の主面上にＬＯＣＯＳ酸化膜
を形成し、前記ＬＯＣＯＳ酸化膜を貫通しないエネルギ
ーで酸素イオンを前記半導体基板に打ち込んだ後に、熱
処理を行なうことによって埋め込み酸化膜を形成するも
のである。
の製造方法は、半導体基板の主面上にＬＯＣＯＳ酸化膜
を形成し、前記ＬＯＣＯＳ酸化膜を貫通しないエネルギ
ーで酸素イオンを前記半導体基板に打ち込んだ後に、熱
処理を行なうことによって埋め込み酸化膜を形成するも
のである。
【００１４】（３）また、本発明の半導体集積回路装置
は、半導体素子が形成される個々の活性領域を包囲する
素子間分離領域を有しており、半導体基板の主面上およ
び内部に形成される前記素子間分離領域は、埋め込み酸
化膜によって構成されている。
は、半導体素子が形成される個々の活性領域を包囲する
素子間分離領域を有しており、半導体基板の主面上およ
び内部に形成される前記素子間分離領域は、埋め込み酸
化膜によって構成されている。
【００１５】（４）また、本発明の半導体集積回路装置
の製造方法は、半導体基板の主面上に台形のホトレジス
トマスクを形成し、前記ホトレジストマスクを貫通しな
いエネルギーで酸素イオンを前記半導体基板へ打ち込ん
だ後に、前記ホトレジストマスクを除去し、次いで、熱
処理を行なうことによって埋め込み酸化膜を形成するも
のである。
の製造方法は、半導体基板の主面上に台形のホトレジス
トマスクを形成し、前記ホトレジストマスクを貫通しな
いエネルギーで酸素イオンを前記半導体基板へ打ち込ん
だ後に、前記ホトレジストマスクを除去し、次いで、熱
処理を行なうことによって埋め込み酸化膜を形成するも
のである。
【００１６】
【作用】上記した手段（１）および（２）によれば、Ｌ
ＯＣＯＳ酸化膜の端部においては、埋め込み酸化膜を形
成するために半導体基板へ打ち込まれる酸素イオンの深
さが、ＬＯＣＯＳ酸化膜の膜厚に依存して、半導体基板
の内部から表面方向へ曲がる。従って、半導体基板の主
面上に形成されたＬＯＣＯＳ酸化膜と半導体基板の内部
に形成された埋め込み酸化膜がつながり、活性領域を完
全に包囲する素子間分離領域を形成することができる。
ＯＣＯＳ酸化膜の端部においては、埋め込み酸化膜を形
成するために半導体基板へ打ち込まれる酸素イオンの深
さが、ＬＯＣＯＳ酸化膜の膜厚に依存して、半導体基板
の内部から表面方向へ曲がる。従って、半導体基板の主
面上に形成されたＬＯＣＯＳ酸化膜と半導体基板の内部
に形成された埋め込み酸化膜がつながり、活性領域を完
全に包囲する素子間分離領域を形成することができる。
【００１７】さらに、埋め込み酸化膜が、半導体基板の
主面上に形成されるＬＯＣＯＳ酸化膜の下部にまで形成
されて、埋め込み酸化膜とＬＯＣＯＳ酸化膜がつながる
ので、ＬＯＣＯＳ酸化膜の膜厚を厚くする必要がない。
従って、半導体基板の表面の段差は低くなり、また、バ
ーズビークが短くなって、平坦性が良く幅の狭い素子間
分離領域を半導体基板の表面に形成することができる。
主面上に形成されるＬＯＣＯＳ酸化膜の下部にまで形成
されて、埋め込み酸化膜とＬＯＣＯＳ酸化膜がつながる
ので、ＬＯＣＯＳ酸化膜の膜厚を厚くする必要がない。
従って、半導体基板の表面の段差は低くなり、また、バ
ーズビークが短くなって、平坦性が良く幅の狭い素子間
分離領域を半導体基板の表面に形成することができる。
【００１８】また、上記した手段（３）および（４）に
よれば、台形のホトレジストマスクの端部においては、
埋め込み酸化膜を形成するために半導体基板へ打ち込ま
れる酸素イオンの深さが、ホトレジストマスクの膜厚に
依存して、半導体基板の内部から表面方向へ曲がり、半
導体基板の表面にまで達する。従って、半導体基板の内
部から表面にかけて埋め込み酸化膜が形成されて、活性
領域を完全に包囲する素子分離領域を形成することがで
きる。
よれば、台形のホトレジストマスクの端部においては、
埋め込み酸化膜を形成するために半導体基板へ打ち込ま
れる酸素イオンの深さが、ホトレジストマスクの膜厚に
依存して、半導体基板の内部から表面方向へ曲がり、半
導体基板の表面にまで達する。従って、半導体基板の内
部から表面にかけて埋め込み酸化膜が形成されて、活性
領域を完全に包囲する素子分離領域を形成することがで
きる。
【００１９】さらに、半導体基板の表面には埋め込み酸
化膜以外の素子間分離領域は形成されないので、平坦で
幅の狭い素子間分離領域を半導体基板の表面に形成する
ことができる。
化膜以外の素子間分離領域は形成されないので、平坦で
幅の狭い素子間分離領域を半導体基板の表面に形成する
ことができる。
【００２０】また、上記した手段によれば、ＬＯＣＯＳ
酸化膜またはホトレジストマスクを形成した後に、酸素
イオンを半導体基板に打ち込むことにより、活性領域を
完全に包囲する素子間分離領域を形成することができる
ので、活性領域を包囲する素子間分離領域をＳＯＩに形
成する従来技術と比べて、製造工程を簡略化することが
できる。
酸化膜またはホトレジストマスクを形成した後に、酸素
イオンを半導体基板に打ち込むことにより、活性領域を
完全に包囲する素子間分離領域を形成することができる
ので、活性領域を包囲する素子間分離領域をＳＯＩに形
成する従来技術と比べて、製造工程を簡略化することが
できる。
【００２１】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【００２２】なお、実施例を説明するための全図におい
て同一機能を有するものは同一の符号を付し、その繰り
返しの説明は省略する。
て同一機能を有するものは同一の符号を付し、その繰り
返しの説明は省略する。
【００２３】（実施例１）図３に、本発明の一実施例で
ある素子間分離領域の構造を示す半導体基板の要部断面
図を示す。
ある素子間分離領域の構造を示す半導体基板の要部断面
図を示す。
【００２４】個々の半導体素子が形成される単結晶シリ
コン層７を包囲して酸化膜が形成されており、この酸化
膜は、シリコン基板１の主面上に形成されたＬＯＣＯＳ
酸化膜４およびシリコン基板１の内部に形成された埋め
込み酸化膜６によって構成されている。さらに、埋め込
み酸化膜６がＬＯＣＯＳ酸化膜４の端部の下方において
シリコン基板１の表面方向へ曲がり、ＬＯＣＯＳ酸化膜
４とつながっている。
コン層７を包囲して酸化膜が形成されており、この酸化
膜は、シリコン基板１の主面上に形成されたＬＯＣＯＳ
酸化膜４およびシリコン基板１の内部に形成された埋め
込み酸化膜６によって構成されている。さらに、埋め込
み酸化膜６がＬＯＣＯＳ酸化膜４の端部の下方において
シリコン基板１の表面方向へ曲がり、ＬＯＣＯＳ酸化膜
４とつながっている。
【００２５】次に、図３に示した素子間分離領域の製造
方法の一例を図１〜図３を用いて説明する。
方法の一例を図１〜図３を用いて説明する。
【００２６】まず、図１に示すように、シリコン基板１
の表面に熱酸化処理により酸化シリコン膜２を形成し、
次いで、窒化シリコン膜３をＣＶＤ（Chemical Vapor D
eposition)法でシリコン基板１上に堆積する。
の表面に熱酸化処理により酸化シリコン膜２を形成し、
次いで、窒化シリコン膜３をＣＶＤ（Chemical Vapor D
eposition)法でシリコン基板１上に堆積する。
【００２７】次に、シリコン基板１上に形成されたホト
レジスト５をマスクにして、後にシリコン基板１の主面
上にＬＯＣＯＳ酸化膜４を形成する領域に位置する窒化
シリコン膜３をエッチングする。
レジスト５をマスクにして、後にシリコン基板１の主面
上にＬＯＣＯＳ酸化膜４を形成する領域に位置する窒化
シリコン膜３をエッチングする。
【００２８】次に、ホトレジスト５を除去した後、図２
に示すように、選沢酸化を行なうことにより、約0.３μ
ｍの厚さのＬＯＣＯＳ酸化膜４が形成される。次に、窒
化シリコン膜３を除去した後、シリコン基板１に埋め込
み酸化膜６を形成するため、シリコン基板１の全面に、
ＬＯＣＯＳ酸化膜４を貫通しないエネルギー、例えば、
１００〜２００ＫｅＶで、酸素イオンを１０17〜１０18
ｃｍ-2打ち込む。
に示すように、選沢酸化を行なうことにより、約0.３μ
ｍの厚さのＬＯＣＯＳ酸化膜４が形成される。次に、窒
化シリコン膜３を除去した後、シリコン基板１に埋め込
み酸化膜６を形成するため、シリコン基板１の全面に、
ＬＯＣＯＳ酸化膜４を貫通しないエネルギー、例えば、
１００〜２００ＫｅＶで、酸素イオンを１０17〜１０18
ｃｍ-2打ち込む。
【００２９】続いて、例えば、Ａｒ雰囲気中で１１００
℃以上の高温アニールを約６時間行ない、高エネルギ
ー、高濃度イオン打ち込みによりアモルファス状態とな
ったシリコン基板１の表面層を再結晶化させて、図３に
示すように、シリコン基板１の表面層に約0.１〜1.０μ
m の単結晶シリコン層７を形成し、同時に、約0.４μｍ
の埋め込み酸化膜６を形成する。
℃以上の高温アニールを約６時間行ない、高エネルギ
ー、高濃度イオン打ち込みによりアモルファス状態とな
ったシリコン基板１の表面層を再結晶化させて、図３に
示すように、シリコン基板１の表面層に約0.１〜1.０μ
m の単結晶シリコン層７を形成し、同時に、約0.４μｍ
の埋め込み酸化膜６を形成する。
【００３０】この際、ＬＯＣＯＳ酸化膜４を貫通しない
エネルギーで酸素イオンを打ち込んでいるので、ＬＯＣ
ＯＳ酸化膜４の下方には、埋め込み酸化膜６は形成され
ない。しかし、ＬＯＣＯＳ酸化膜４の端部においては、
ＬＯＣＯＳ酸化膜４の膜厚が薄くなるため、酸素イオン
がシリコン基板１へ打ち込まれる。従って、ＬＯＣＯＳ
酸化膜４と埋め込み酸化膜６がつながり、ＬＯＣＯＳ酸
化膜４と埋め込み酸化膜６から構成される素子間分離領
域が形成される。
エネルギーで酸素イオンを打ち込んでいるので、ＬＯＣ
ＯＳ酸化膜４の下方には、埋め込み酸化膜６は形成され
ない。しかし、ＬＯＣＯＳ酸化膜４の端部においては、
ＬＯＣＯＳ酸化膜４の膜厚が薄くなるため、酸素イオン
がシリコン基板１へ打ち込まれる。従って、ＬＯＣＯＳ
酸化膜４と埋め込み酸化膜６がつながり、ＬＯＣＯＳ酸
化膜４と埋め込み酸化膜６から構成される素子間分離領
域が形成される。
【００３１】本実施例によれば、半導体素子が形成され
る個々の活性領域をＬＯＣＯＳ酸化膜４と埋め込み酸化
膜６から成る素子間分離領域によって包囲し、電気的に
完全に絶縁することができる。また、ＬＯＣＯＳ酸化膜
４の膜厚を厚くする必要がないので、シリコン基板１の
表面には、平坦性が良く幅の狭い素子間分離領域が形成
できる。
る個々の活性領域をＬＯＣＯＳ酸化膜４と埋め込み酸化
膜６から成る素子間分離領域によって包囲し、電気的に
完全に絶縁することができる。また、ＬＯＣＯＳ酸化膜
４の膜厚を厚くする必要がないので、シリコン基板１の
表面には、平坦性が良く幅の狭い素子間分離領域が形成
できる。
【００３２】（実施例２）次に、本発明の一実施例であ
る素子間分離領域およびその製造方法を図４〜６を用い
て説明する。
る素子間分離領域およびその製造方法を図４〜６を用い
て説明する。
【００３３】本実施例の素子間分離領域は、図５または
図６に示すように、個々の半導体素子領域が形成される
単結晶シリコン層７を包囲した埋め込み酸化膜６によっ
て構成されている。
図６に示すように、個々の半導体素子領域が形成される
単結晶シリコン層７を包囲した埋め込み酸化膜６によっ
て構成されている。
【００３４】本実施例の素子間分離領域は、例えば、図
４〜図６に示す工程によって形成される。
４〜図６に示す工程によって形成される。
【００３５】まず、図４に示すように、シリコン基板１
の表面に熱酸化処理により酸化シリコン膜２を形成し、
次いで、シリコン基板１の表面の素子間分離領域を必要
とする位置に、台形のホトレジスト８によるマスクを形
成する。
の表面に熱酸化処理により酸化シリコン膜２を形成し、
次いで、シリコン基板１の表面の素子間分離領域を必要
とする位置に、台形のホトレジスト８によるマスクを形
成する。
【００３６】次に、実施例１に記載した製造方法と同様
に、シリコン基板１の全面に、ホトレジスト８を貫通し
ないエネルギー、例えば、１００〜２００ＫｅＶで、酸
素イオンを１０17〜１０18ｃｍ-2打ち込む。続いて、ホ
トレジスト８を除去した後、例えば、Ａｒ雰囲気中で１
１００℃以上の高温アニールを約６時間行ない、図５に
示すように、シリコン基板１の表面層に約0.１〜1.０μ
m の単結晶シリコン層７を形成し、同時に、約0.４μm
の埋め込み酸化膜６を形成する。この際、ホトレジスト
８を貫通しないエネルギーで酸素イオンを打ち込んでい
るので、ホトレジスト８の下方には、埋め込み酸化膜６
は形成されない。しかし、ホトレジスト８の形状が台形
であることから、ホトレジスト８の端部においては、酸
素イオンがシリコン基板１へ打ち込まれ、形成された埋
め込み酸化膜６がシリコン基板１の内部から表面方向へ
曲がり、シリコン基板１の表面にまで達する。
に、シリコン基板１の全面に、ホトレジスト８を貫通し
ないエネルギー、例えば、１００〜２００ＫｅＶで、酸
素イオンを１０17〜１０18ｃｍ-2打ち込む。続いて、ホ
トレジスト８を除去した後、例えば、Ａｒ雰囲気中で１
１００℃以上の高温アニールを約６時間行ない、図５に
示すように、シリコン基板１の表面層に約0.１〜1.０μ
m の単結晶シリコン層７を形成し、同時に、約0.４μm
の埋め込み酸化膜６を形成する。この際、ホトレジスト
８を貫通しないエネルギーで酸素イオンを打ち込んでい
るので、ホトレジスト８の下方には、埋め込み酸化膜６
は形成されない。しかし、ホトレジスト８の形状が台形
であることから、ホトレジスト８の端部においては、酸
素イオンがシリコン基板１へ打ち込まれ、形成された埋
め込み酸化膜６がシリコン基板１の内部から表面方向へ
曲がり、シリコン基板１の表面にまで達する。
【００３７】なお、個々の活性領域の電気的な絶縁を完
全なものとするため、ホトレジスト８の寸法を短くし
て、図６に示すように、隣接する埋め込み酸化膜６をつ
なげてもよい。
全なものとするため、ホトレジスト８の寸法を短くし
て、図６に示すように、隣接する埋め込み酸化膜６をつ
なげてもよい。
【００３８】本実施例によれば、半導体素子が形成され
る個々の活性領域を埋め込み酸化膜６から成る素子間分
離領域によって包囲し、電気的に完全に絶縁することが
できる。また、ＬＯＣＯＳ酸化膜４を併用しないため、
シリコン基板１の表面には、平坦で幅の狭い素子間分離
領域が形成できる。
る個々の活性領域を埋め込み酸化膜６から成る素子間分
離領域によって包囲し、電気的に完全に絶縁することが
できる。また、ＬＯＣＯＳ酸化膜４を併用しないため、
シリコン基板１の表面には、平坦で幅の狭い素子間分離
領域が形成できる。
【００３９】（実施例３）次に、本発明の一実施例であ
る素子間分離領域およびその製造方法を図７および図８
を用いて説明する。
る素子間分離領域およびその製造方法を図７および図８
を用いて説明する。
【００４０】本実施例の素子間分離領域は、図８に示す
ように、ＬＯＣＯＳ酸化膜４および埋め込み酸化膜６に
よって構成されており、埋め込み酸化膜６がＬＯＣＯＳ
酸化膜４の端部の下方において、シリコン基板１の表面
方向へ曲がり、ＬＯＣＯＳ酸化膜４とつながっている。
しかし、ＬＯＣＯＳ酸化膜４の端部は、活性領域である
単結晶シリコン層７には形成されず、単結晶シリコン層
７を包囲する埋め込み酸化膜６の外側に形成されてい
る。
ように、ＬＯＣＯＳ酸化膜４および埋め込み酸化膜６に
よって構成されており、埋め込み酸化膜６がＬＯＣＯＳ
酸化膜４の端部の下方において、シリコン基板１の表面
方向へ曲がり、ＬＯＣＯＳ酸化膜４とつながっている。
しかし、ＬＯＣＯＳ酸化膜４の端部は、活性領域である
単結晶シリコン層７には形成されず、単結晶シリコン層
７を包囲する埋め込み酸化膜６の外側に形成されてい
る。
【００４１】まず、実施例２に記載した製造方法と同様
に、図４に示したように、台形のホトレジスト８をマス
クとして、シリコン基板１の全面にホトレジスト８を貫
通しないエネルギーで、酸素イオンを打ち込み、続い
て、ホトレジスト８を除去した後、高温アニールを行な
うことにより、個々の単結晶シリコン層７を包囲する埋
め込み酸化膜６を形成する。
に、図４に示したように、台形のホトレジスト８をマス
クとして、シリコン基板１の全面にホトレジスト８を貫
通しないエネルギーで、酸素イオンを打ち込み、続い
て、ホトレジスト８を除去した後、高温アニールを行な
うことにより、個々の単結晶シリコン層７を包囲する埋
め込み酸化膜６を形成する。
【００４２】次に、図７に示すように、シリコン基板１
上に窒化シリコン膜３をＣＶＤ法で堆積した後、ホトレ
ジスト５をマスクにして、埋め込み酸化膜６によって包
囲された隣接する単結晶シリコン層７の間に位置する窒
化シリコン膜３をエッチングする。次に、ホトレジスト
５を除去した後に、図８に示すように、選沢酸化を行な
うことにより、ＬＯＣＯＳ酸化膜４を形成する。
上に窒化シリコン膜３をＣＶＤ法で堆積した後、ホトレ
ジスト５をマスクにして、埋め込み酸化膜６によって包
囲された隣接する単結晶シリコン層７の間に位置する窒
化シリコン膜３をエッチングする。次に、ホトレジスト
５を除去した後に、図８に示すように、選沢酸化を行な
うことにより、ＬＯＣＯＳ酸化膜４を形成する。
【００４３】本実施例によれば、半導体素子が形成され
る個々の活性領域をＬＯＣＯＳ酸化膜４と埋め込み酸化
膜６から成る素子間分離領域によって包囲し、電気的に
完全に絶縁することができる。また、活性領域にＬＯＣ
ＯＳ酸化膜４の端部が形成されないので、ＬＯＣＯＳ酸
化膜４の端部で生じるリーク電流などによる半導体素子
の特性劣化を防ぐことができる。
る個々の活性領域をＬＯＣＯＳ酸化膜４と埋め込み酸化
膜６から成る素子間分離領域によって包囲し、電気的に
完全に絶縁することができる。また、活性領域にＬＯＣ
ＯＳ酸化膜４の端部が形成されないので、ＬＯＣＯＳ酸
化膜４の端部で生じるリーク電流などによる半導体素子
の特性劣化を防ぐことができる。
【００４４】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００４５】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００４６】本発明によれば、半導体素子が形成される
個々の活性領域を素子間分離領域で包囲して、電気的に
完全に分離できるので、完全空乏型半導体素子が形成で
き、半導体集積回路装置の高速化を可能とすることがで
きる。また、平坦性が良く幅の狭い素子間分離領域を半
導体基板の主面上に形成することができるので、微細加
工が容易となり、半導体集積回路装置の高集積化を可能
とすることができる。
個々の活性領域を素子間分離領域で包囲して、電気的に
完全に分離できるので、完全空乏型半導体素子が形成で
き、半導体集積回路装置の高速化を可能とすることがで
きる。また、平坦性が良く幅の狭い素子間分離領域を半
導体基板の主面上に形成することができるので、微細加
工が容易となり、半導体集積回路装置の高集積化を可能
とすることができる。
【００４７】さらに、ＬＯＣＯＳ酸化膜またはホトレジ
ストをマスクとして酸素イオンを半導体基板へ打ち込む
簡単な製造工程によって、上記素子間分離領域を形成す
ることができる。
ストをマスクとして酸素イオンを半導体基板へ打ち込む
簡単な製造工程によって、上記素子間分離領域を形成す
ることができる。
【図１】本発明の一実施例である素子間分離領域を示す
半導体基板の要部断面図である。
半導体基板の要部断面図である。
【図２】本発明の一実施例である素子間分離領域を示す
半導体基板の要部断面図である。
半導体基板の要部断面図である。
【図３】本発明の一実施例である素子間分離領域を示す
半導体基板の要部断面図である。
半導体基板の要部断面図である。
【図４】本発明の他の実施例である素子間分離領域を示
す半導体基板の要部断面図である。
す半導体基板の要部断面図である。
【図５】本発明の他の実施例である素子間分離領域を示
す半導体基板の要部断面図である。
す半導体基板の要部断面図である。
【図６】本発明の他の実施例である素子間分離領域を示
す半導体基板の要部断面図である。
す半導体基板の要部断面図である。
【図７】本発明の他の実施例である素子間分離領域を示
す半導体基板の要部断面図である。
す半導体基板の要部断面図である。
【図８】本発明の他の実施例である素子間分離領域を示
す半導体基板の要部断面図である。
す半導体基板の要部断面図である。
１ シリコン基板 ２ 酸化シリコン膜 ３ 窒化シリコン膜 ４ ＬＯＣＯＳ酸化膜 ５ ホトレジスト ６ 埋め込み酸化膜 ７ 単結晶シリコン層 ８ ホトレジスト
フロントページの続き (72)発明者 佐藤 久子 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 増田 弘生 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 国友 久彰 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (7)
- 【請求項１】 半導体素子が形成される個々の活性領域
を包囲する素子間分離領域を有する半導体集積回路装置
であって、前記素子間分離領域は、半導体基板の主面上
に形成されたＬＯＣＯＳ酸化膜および前記半導体基板の
内部に形成された埋め込み酸化膜によって構成されてお
り、前記埋め込み酸化膜が前記ＬＯＣＯＳ酸化膜の下方
において前記半導体基板の表面方向へ曲がり、前記ＬＯ
ＣＯＳ酸化膜とつながっていることを特徴とする半導体
集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置の製
造方法であって、半導体基板の主面上にＬＯＣＯＳ酸化
膜を形成し、前記ＬＯＣＯＳ酸化膜を貫通しないエネル
ギーで酸素イオンを前記半導体基板に打ち込んだ後に、
熱処理を行なうことによって埋め込み酸化膜を形成する
ことを特徴とする半導体集積回路装置の製造方法。 - 【請求項３】 請求項１記載の半導体集積回路装置の製
造方法であって、半導体基板の主面上に台形のホトレジ
ストマスクを形成し、前記ホトレジストマスクを貫通し
ないエネルギーで酸素イオンを前記半導体基板へ打ち込
み、前記ホトレジストマスクを除去した後に、熱処理を
行なうことによって埋め込み酸化膜を形成し、次いで、
前記半導体基板の主面上にＬＯＣＯＳ酸化膜を形成する
ことを特徴とする半導体集積回路装置の製造方法。 - 【請求項４】 半導体素子が形成される個々の活性領域
を包囲する素子間分離領域を有する半導体集積回路装置
であって、半導体基板の主面上および内部に形成される
前記素子間分離領域は、埋め込み酸化膜によって構成さ
れていることを特徴とする半導体集積回路装置。 - 【請求項５】 請求項４記載の半導体集積回路装置であ
って、隣接する前記埋め込み酸化膜が前記半導体基板の
表面において接触していることを特徴とする半導体集積
回路装置。 - 【請求項６】 請求項４または５記載の半導体集積回路
装置の製造方法であって、半導体基板の主面上に台形の
ホトレジストマスクを形成し、前記ホトレジストマスク
を貫通しないエネルギーで酸素イオンを前記半導体基板
へ打ち込んだ後に、前記ホトレジストマスクを除去し、
次いで、熱処理を行なうことによって埋め込み酸化膜を
形成することを特徴とする半導体集積回路装置の製造方
法。 - 【請求項７】 請求項２、３または６記載の半導体集積
回路装置の製造方法であって、前記酸素イオンの打ち込
みエネルギーは、１００〜２００ｋｅＶ、打ち込み量は
１０17〜１０18ｃｍ-2であることを特徴とする半導体集
積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7146975A JPH08340045A (ja) | 1995-06-14 | 1995-06-14 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7146975A JPH08340045A (ja) | 1995-06-14 | 1995-06-14 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08340045A true JPH08340045A (ja) | 1996-12-24 |
Family
ID=15419800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7146975A Pending JPH08340045A (ja) | 1995-06-14 | 1995-06-14 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08340045A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7192840B2 (en) | 2002-10-30 | 2007-03-20 | Oki Electric Industry Co., Ltd. | Semiconductor device fabrication method using oxygen ion implantation |
| US8772827B2 (en) | 2011-06-08 | 2014-07-08 | Rohm Co., Ltd. | Semiconductor device and manufacturing method |
-
1995
- 1995-06-14 JP JP7146975A patent/JPH08340045A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7192840B2 (en) | 2002-10-30 | 2007-03-20 | Oki Electric Industry Co., Ltd. | Semiconductor device fabrication method using oxygen ion implantation |
| US8772827B2 (en) | 2011-06-08 | 2014-07-08 | Rohm Co., Ltd. | Semiconductor device and manufacturing method |
| US8889493B2 (en) | 2011-06-08 | 2014-11-18 | Rohm Co., Ltd. | Manufacturing method of semiconductor device |
| US8994066B2 (en) | 2011-06-08 | 2015-03-31 | Rohm Co., Ltd. | Manufacturing method of semiconductor device |
| US9129982B2 (en) | 2011-06-08 | 2015-09-08 | Rohm Co., Ltd. | Semiconductor device and manufacturing method |
| US9362352B2 (en) | 2011-06-08 | 2016-06-07 | Rohm Co., Ltd. | Semiconductor device and manufacturing method |
| US9576841B2 (en) | 2011-06-08 | 2017-02-21 | Rohm Co., Ltd. | Semiconductor device and manufacturing method |
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