JPH02262373A - 自己消弧型半導体素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、ダブルゲート構造の自己消弧型半導体素子に
関する。

（従来の技術） 第１１図は、自己消弧型半導体素子として従来より知ら
れているゲートターンオフサイリスタＣＧＴＯ）の要部
断面図である。高抵抗のｎ型Ｓｔウェハ１の一方の表面
にｐ型ベース層２が選択的に拡散形成され、その中にｎ
＋型エミッタ層３が選択的に拡散形成されている。ウェ
ハ１の他方の面にはｎ型エミツタ層１１が形成されてい
る。

ｐ型ベース層２には第１ゲート電極５が、ｎ＋型エミッ
タ層３にはカソード電極６が、ｎ型エミツタ層１１には
アノード電極９がそれぞれ設けられている。

この様に構成されたＧＴＯのゲート電極５にカソード電
極６に対して正の電圧を印加すると、ｎ＋型エミッタ層
３からｐ型ベース層２に電子が注入され、この電子がｎ
型ウェハ１領域（ｎ型ベース）を通ってｎ型エミツタ層
１１に入ると、ｎ型エミツタ層１１からｎ型ベースへの
正孔注入が起って、素子はターンオンする。ゲート電極
５にカソード電極６に対して負の電圧を印加すると、ｎ
型エミツタ層１１からの正孔電流はこのゲート電極５に
流れるようになり、やがてｎ型エミツタ層３とｐ型ベー
ス層２間が逆バイアスとなってｎ十型エミッタ層３から
の電子注入が無くなり、ウェハ領域に蓄積していたキャ
リアが消滅すると素子とターンオフする。

この従来のＧＴＯにおいては、次のような問題があった
。

第１に、カソード電極６とゲート電極５が同一平面上に
形成されているため、カソード電極取り出しに圧接型電
極構造が使えない。ＧＴＯの大電流化を図るためには素
子面積を大きくし、素子内部で発生する熱を効率良く外
部へ排出するためにカソード電極取り出しを圧接型とす
ることが望まれるが、第１０図の構造では圧接型とする
とゲート電極６とカソード電極６が短絡してしまう。こ
の問題は、カソード側にメサ構造を導入してカソード電
極表面位置よりゲート電極表面位置を低くすることで解
決される。

第２に、耐圧やオン電圧などの特性を損なうことなく、
素子のターンオフの高速化を図ることが難しい。例えば
耐圧を高くする為には、・高抵抗のｎ型ベース層幅を厚
くすることが必要である。そうするとｎｍベース層の抵
抗が高くなってオン電圧が高くなる。またｎ型ベース層
の蓄積キャリアの排出に時間を要し、ターンオフ時間が
長くなる。

この対策として、ｐ型エミッタ層と高抵抗ｎ型ベース層
の間にｎ型バッファ層を設けることで高抵抗日型ベース
層の厚みを小さくすることが提案されている。しかしこ
れでもターンオフの高速化は不十分である。またターン
オフの高速化を図るため、ｎ型ベース層の一部をアノー
ド電極に短絡させるアノード・ショート構造も提案され
ている。

これは、ｐ型エミッタ層からｎ型ベース層への正孔注入
効率の低下をもたらすため、オン電圧の上昇を招く。

（発明が解決しようとする課題） 以上のように従来のＧＴＯでは、耐圧、オン電圧および
ターンオフ速度はそれぞ、れ相反する関係にあり、これ
らの特性をすべて十分なものとすることが難しいという
問題があった。

本発明はこの様な問題を解決した自己消弧型半導体素子
を提供することを目的とする。

［発明の構成］ （課題を解決するための手段） 本発明に係る自己消弧型半導体素子は、カソード側に第
１ゲート電極、アノード側に第２ゲート電極を有するダ
ブルゲート構造とする。カソード側の第１ゲート電極は
、ウェハ表面に形成された溝に埋め込まれた構造、また
は静電誘導サイリスタにおいて知られているようにウェ
ハ内部に埋め込まれた構造とする。アノード側の第２ゲ
ート電極は、これを用いてアノード短絡を実現するＭＯ
Ｓ構造とする。

（作用） 本発明によれば、カソード側の第１ゲート電極を埋込み
構造としているため、カソード電極の取り出しが圧接電
極により行、える。これによりＧＴＯの大電流化が可能
になる。またアノード側に設けたＭＯＳ構造の第２ゲー
ト電極により、ターンオフ時、アノード短絡構造を得る
ことができ、高速ターンオフが実現できる。オン時は第
２ゲート電極のバイアスをチャネルがオフとなる条件に
設定することによって、アノード・エミツタ層からのキ
ャリア注入を十分大きい状態に保つことができ、したが
ってオン電圧の低下をもたらすことがない。

（実施例） 以下、本発明の詳細な説明する。

第１図は、一実施例のＧＴＯの要部構造を示す断面図で
ある。ｎ型ベース層となる高抵抗のｎ−型Ｓｉウェハ１
１を用いて、その一方の表面に選択的にｐ型ベース層１
２が形成され、このｐ型ベース層１２の表面に選択的に
ｎ＋型エミッタ層（第１エミッタ層）１３が形成されて
いる。

ｎ”型エミツタ層１３にはカソード電極（第１の主電極
）１６が形成されている。ｎ＋型エミッタ層１３以外の
ウェハ露出面上は絶縁膜１７で覆われてカソード電極１
６はこの上に配設され、短絡が防止されている。ｐ型ベ
ース層１２の表面にはメサエッチングにより溝１４が形
成されており、この溝１４に埋め込まれる形で第１ゲー
ト電極１５が配設されている。

ウェハ１１の他方の面には、選択的にｎ型バッファ層２
０が形成され、このバッファ層２０の表面部に選択的に
ｐ２４２エミッタ層（第２エミッタ層）２１が形成され
ている。さらにｐ型エミッタ層２１の表面部には選択的
にｎ＋型ドレイン層２２が形成されている。ｎ＋型ドレ
イン層２２とｐ型エミッタ層２１の双方にコンタクトす
るようにアノード電極（第２の主電極）２３が形成され
ている。ｎ＋型ドレイン層２２とｎＵ：２８１７１層２
０に挟まれた領域のｐ型エミッタ層２１表面にはゲート
絶縁膜１８を介してｆｊｓ２ゲート電極１９が形成され
ている。すなわち第２ゲート電極１２はＭＯＳ構造とな
っている。

なお、ｎ型バッファ層２０．ｐ型エミッタ層２１および
ｎ＋型ドレイン層２２は、第２ゲート電極１９をマスク
として用いて不純物拡散を行うＤＳＡ法によって自己整
合的に形成されている。

この実施例のＧＴＯの動作は次の通りである。

ターンオン時は第１ゲート電極１５にカソード電極１６
に対して正の電圧を印加する。第２ゲート電極１９は零
バイアスまたは負バイアスとする。

これによりｎ＋型エミッタ層１３からｐ型ベースＪＮ１
２への電子注入が生じ、従来のＧＴＯと同様の原理でタ
ーンオンする。ターンオフ時は、第１ゲート電極１５に
負の電圧を印加すると共に、第２ゲート電極１９に正の
電圧を印加する。このときｐ型エミッタ層２１から注入
されて流れる正孔電流はｐ型ベース層１２を通って第１
ゲート電極１５に流れ始め、高抵抗「１型ベ一ス層の蓄
積正孔が徐々に第１ゲート電極１５から排出されてやが
てｎ＋型エミッタ層１３とｐ型ベース層１２１１■は逆
バイアスとなって電子注入が停止する。一方高抵抗ｎ　
！２ベース層に蓄積されている電子は、第２ゲート電極
１９下のチャネルが反転してｎ”ＪＪ１ドレイン層２２
とｎ型バッファ層２０が短絡される結果、アノード電極
１９に排出される。

以上のようにしてこの実施例によれば、第１ゲート電極
１５との短絡を生じることなく、カソード電極１６の取
り出しに圧接電極を用いることができる。従ってＧＴＯ
の大電流化が可能である。

また第１ゲート電極１５によるカソード側への蓄積キャ
リア排出の動作と、第２ゲート電極１９に正の電圧を印
加して得られるアノード・ショートによるアノード側へ
の蓄積キャリア排出の動作によって、高速のターンオフ
が可能になる。しかもアノード・ショート構造はターン
オフ時のみＭＯＳ構造の第２ゲート電極により実現され
、オン時はアノード・ショートとならないから、オン時
のｐｍエミッタ層からの正孔注入効率が抑えられること
はない。従って低いオン電圧が得られる。

なお、ｎ’Ｕバッファ層２０の表面不純物濃度が高いと
それだけｐ型エミツタ層２１の不純物濃度が高くなり、
ＭＯＳゲート構造でのチャネル反転が難しくなる。この
実施例ではｎ型バッファ層２０とｐ型エミツタ層２１、
さ、らにｎ＋型ドレイン層２２をＤＳＡ法で形成するこ
とにより、格別高いゲート電圧を用いなくてもチャネル
反転ができるようにすることができる。

また上述の動作説明では、ターンオフ時、第１ゲート電
極１５と第２ゲート電極１９に同時に電圧を印加するよ
うにしたが、第２ゲート電極１９に第１のゲート電極１
５より先行して電圧を印加することにより、より高速の
ターンオフが可能になる。

第２図（ａ）〜（ｃ）は、第１図の実施例の構造をより
具体的に示したもので１．（ａ）が平面図、（ｂ）およ
び（ｃ）はそれぞれ（ａ）のＡ−Ａ’およびＢ−Ｂ′断
面図である。カソード側のｎ＋型エミッタ層１３はスト
ライブ状に複数個に別れて配列形成されている。第１ゲ
ート電極１５は、溝を設けないでｎ“型エミツタ層１３
の間のｐ型ベース層１３表面に配設された複数本の多結
晶シリコン電極１５．と、これらの多結晶シリコン電極
１５゜を共通接続する１などの金属電極１５２により構
成している。多結晶シリコン電極１５＋はその殆どの部
分がカソード電極１６の下に絶縁膜１７により分離され
て配設されている。そしてｐ型ベース層１２表面には、
多結晶シリコン電極１５＋と直交して周期的にメサ溝１
４が形成されていて、金属電極１５２は、そのメサ溝１
４に埋め込まれる形で多結晶シリコン電極１５１にコン
タクトさせている。金属電極１５□の表面は絶縁膜２５
により覆われている。アノード側の第２ゲート電極１８
はやはり多結晶シリコン膜により形成され、この上は絶
縁膜２４で覆われている。アノード電極２３は、この絶
縁膜２４上に第２ゲート電極１８に重ねて形成され、絶
縁膜２４に開けられた開口を介してｐ型エミツタ層２１
およびｎ＋型ドレイン層２２にコンタクトさせている。

なお、多結晶シリコン電極に代ってタングステンやモリ
ブデンなどめ高融点金属或いはこれらのシリサイドを用
いることもできる。

第３図は、別の実施例のＧＴＯの要部構造を示す。第１
図と異なる点は、第１に、第１ゲート電極１５の下に高
濃度ｐｌＪ１層２７を設けていることである。第２に、
ｎ”１１工ミツタ層１３とウェハ領域の間のｐ型ベース
層１２表面の絶縁膜１７上に第３ゲート電極２６を設け
ていることである。

この第３ゲート電極２６はターンオン時に正のバイアス
を与えることにより、ターンオン動作の高速化を図るこ
とができる。

第４図（ａ）　〜（ｃ）は、第２図（ａ）　〜（ｃ）の
実施例を変形した実施例である。この実施例では、第２
図における第１ゲート電極１５のうちの多結晶シリコン
電極１５．の部分を、高濃度ｐ＋型型数散層より形成し
ている。それ以外は第２図と同じである。

第５図は、本発明を静電誘導サイリスタに適用した実施
例の構造である。高抵抗のｎ−型層３１の一方の面に高
濃度のｎ＋＋エミッタ層（カソード層）１３が形成され
、ｎ−型層３１内部にｐ＋＋埋込み拡散層からなる第１
ゲート電極３０がストライプ状または格子状に配設され
ている。ｎ型層３１の他方の面にはｎ型層３２が形成さ
れ、このｐｍ層３２の表面部に選択的にｎ型ベース層２
０ａが形成され、さらにこのベース層２０ａの表面に選
択的にｐ＋＋ソース層２１ａが形成されている。ｐ＋＋
ソース層２１ａとｎ型ベース層２０ａの双方にコンタク
トしてアノード電極２３が形成され、ｐ“型ソース層２
１ａとｎ型層３２に挟まれた領域のｎ型ベース層２０ａ
の表面にＭＯ８構造の第２ゲート電極１９が形成されて
いる。

この素子のターンオン時は、ｐ３拡散層からなる第１ゲ
ート電極３０に正のバイアスを与え、第２ゲート電極１
９に負のバイアスを与える。このときアノード側のｐチ
ャネルＭＯ３構造はオン状態となる。これによりカソー
ド・エミツタ層１１から電子が注入され、同時にチャネ
ルで導通ずるｐ＋＋ソース層２１ａとｎ型層３２からｎ
−型層３１に正孔が注入され、ターンオンする。ターン
オフ時は、第１ゲート電極３０に負のバイアスを与え、
同時に第２ゲート電極１９に正のバイアスを与える。こ
れにより、第１ゲート電極３０間のチャネルが閉じ、同
時に第２ゲート電極１９下のチャネルも閉じて、素子は
ターンオフする。

この実施例では、第１ゲート電極が不純物拡散層により
構成されてウェハ内に埋込み形成されているから、カソ
ード電極を圧接型として取り出してもゲート電極とカソ
ード電極間の短絡が生じることはない。

第６図は同様に静１！誘導サイリスタに本発明を適用し
た実施例である。この実施例では、高抵抗のｐ”型層３
３を用い、その一方の面に選択的にｎ型エミツタ層（カ
ソード層）１３が形成され、このｎ！エミッタ層１３の
表面に選択的にｐ＋＋ドレイン層３４が形成されている
。カソード電極１６はこのドレイン層３４とｎ型エミツ
タ層１３の双方にコンタクトして設けられている。ｐ−
型層３３の他方の面には、第５図と同様にｎ型ベース層
２０ａ、ｐ”型ソース層２１ａが形成され、アノード電
極２３およびＭＯＳ構造の第２ゲート電極１９が形成さ
れている。カソード側のｎ型エミツタ層１３の表面のｐ
ゝ型ドレイン層３４とウェハ領域に挟まれた領域には、
絶縁膜を介して第３ゲート電極３６が配設されている。

この素子では、ターンオン時、第１ゲート電極３５に零
バイアス、１２ゲート電極１９に負バイアス、第３ゲー
ト電極３６に正バイアスを与える。

このときカソード側のＭＯＳ構造のチャネルはオフであ
り、ｎ型エミツタ層１３から電子が注入され、同時にｐ
＋＋ソース層２１ａからは第２ゲート７ｒｉ極１９下の
チャネルを通して正孔が注入されてターンオンする。タ
ーンオフ時は、第１ゲート電極３５に正バイアス、第２
ゲート電極１９に同じく正バイアスを与え、第３ゲート
電極３６に負バイアスを与える。この時、第１ゲート電
極３５間のチャネルは閉じ、またアノード側では第２ゲ
ート電極１９下のチャネルが閉じて、ターンオフする。

そしてこの時、第３ゲート電極３６下のチャネルがオン
するから、ｐ−型層３３に蓄櫃された正孔はこのチャネ
ルを通ってカソード電極１６に排出される。これにより
、高速のターンオフが可能になる。

第７図は更に他の静電誘導サイリスタの実施例の構造で
ある。カソード側の構造は、第５図の実施例と同様であ
る。アノード側はｐＩＪ１エミッタ層２１層表１的に形
成され、このエミツタ層２１表面に選択的に０１型ドレ
イン層２２が形成されている。モしてｐＩＪ１エミッタ
層２１層表１のｎ＋型ドレイン層２２とｎ型層３１に挟
まれた領域上にゲート絶縁膜を介して第２ゲート電極１
９が形成されている。即ち第２ゲート電極１９下はこの
実施例ではｎチャネルである。

なおｐ型エミッタ層２１の周囲に第１図の実施例と同様
にｎ１Ｊ１バッファ層を設けてもよい。

この素子では、ターンオン時、第１ゲート電極３０に正
バイアスまたは零バイアスを与え、第２ゲート電極１９
に同じく正バイアスを与える。この時第２ゲート電極１
９下のチャネルはオフである。従ってｎ”Ｗエミッタ層
１３からの電子注入とｐ型エミッタ層２１からの正孔注
入により、ターンオンする。ターンオフ時は、ｍｌゲー
ト電極３ｏに負バイアスを与え、第２ゲート電極１９に
同じく負バイアスを与える。この時、第１ゲート電極３
０間のチャネルが閉じ、同時にアノード側の第２ゲート
７１（極１９下のチャネルが導通してアノード・ショー
トとなって素子はターンオフする。

第８図は更に他の実施例の静電誘導サイリスタである。

ｐ−型層３３の内部にｎ＋型型数散層らなる第１ゲート
電極３５が埋込み形成されており、この構造とアノード
側の構造は第６図と同じである。カソード側は第６図に
比べて簡単になっており、ｐ″型層３３表面にｎ＋＋カ
ソード層１３が形成されている。

この素子では、ターンオン時、第１ゲート電極３５は零
バイアスとし、第２ゲート電極１９に負バイアスを与え
る。これにより、ｎ２型工ミツタ層１３から電子が注入
され、アノード側では第２ゲート電極１９下のチャネル
が導通してｐ１型ソース層２１から正孔が注入される。

ターンオフ時は、第１ゲート電極３５に負バイアスを与
え、第２ゲート電極１９に零または負バイアスを与える
。

これにより第１ゲート電極３５間のチャネルは閉じ、第
２ゲート電極１９下のチャネルも閉じてターンオフする
。

第９図は更に別の静電誘導型サイリスタの実施例である
。アノード側の構造は、第７図の実施例と同じである。

カソード側は、メサ溝１４を形成してこの溝底部にｐ′
型埋込み層からなる第１ゲート電極３０を配設している
。この素子でもアノード側にｎ型バッファ層を設けても
よい。

この素子も第７図の素子と同様にしてターンオン、ター
ンオフ制御ができる。

以上に挙げた静電誘導サイリスタの実施例においても、
ＧＴＯの実施例と同様、カソード側を圧接型電極で取り
出すことができる。また、カソード側に設けられたＴ４
１ゲート電極とアノード側に設けられたＭＯ３構造の第
２ゲート電極を有し、これらのダブルゲート制御によっ
てオン電圧が低くしかもターンオフ速度の早い優れた特
性を得ることができる。

第１０図は、第１図の実施例を変形した実施例のＧＴＯ
である。この実施例のカソード側の構造は、ｎ＋型エミ
ッタ層１３を形成した後にメサエッチングによって複数
のカソード領域を分離して得られる。アノード側の構造
は第１図の実施例と同じである。

この実施例によっても同様の効果が得られる。

［発明の効果］ 以上述べたように本発明によれば、カソード側の第１ゲ
ート電極を溝またはウェハ内部に埋め込まれた構造とし
て圧接型電極によるカソード電極取りだしが可能になる
。また、カソード側に第１ゲート電極、アノード側にＭ
Ｏ３構造の第２ゲート電極を設けることにより、低いオ
ン電圧を維持してしかも高速のターンオフ動作が可能な
自己消弧型半導体素子を得ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例のＧＴＯの要部構造を示す断
面図、 第２図（ａ）〜（Ｃ）はその実施例のＧＴＯ構造をより
具体化した構造を示す平面図とそのＡ−Ａ’およびＢ−
Ｂ’断面図、 第３図は他の実施例のＧＴＯの要部構造を示す断面図、 第４図（ａ）〜（ｅ）は、他の実施例のＧＴＯ構造を示
す平面図とそのＡ−Ａ’およびＢ−Ｂ’断面図、 第５図は本発明を静電誘導サイリスタに適用した実施例
の構造を示す断面図、 第６図は静電誘導サイリスタに適用した他の実施例の構
造を示す断面図、 第７図〜第９図は静電誘導サイリスクに適用した更に他
の実施例の構造を示す断面図、第１０図は第１図の実施
例を変形した実施例のＧＴＯの構造を示す断面図、 第１１図は従来のＧＴＯの要部構造を示す断面図である
。 １１・・・ｎ−型Ｓｉウェハ、１２・・・ｐ型ベース層
、１３・・・ｎ＋型エミッタ層、１４・・・溝、１５・
・・第１ゲート電極、１６・・・カソード電極、１７．
１８・・・絶縁膜、１９・・・第２ゲート電極、２０・
・・ｎ型バッファ層、２１・・・ｐ型エミッタ層、２２
・・・ｎ１型ドレイン層、２３・・・アノ−・ド電極。 出願人代理人　弁理士　鈴江武彦 Ｇ１ に 第 図 ＜−」 第 図 −Ｂ 第４図 第 図 　　　Ｇ２ 第８図

Claims (4)

【特許請求の範囲】
1. （１）高抵抗の半導体ウェハと、 この半導体ウェハの一方の面に選択的に形成された第１
   導電型のベース層と、 このベース層表面に選択的に形成された第２導電型の第
   １エミッタ層と、 この第１エミッタ層にコンタクトする第１の主電極と、 前記ベース層表面に埋込み形成された第１ゲート電極と
   、 前記半導体ウェハの他方の面に選択的に形成された第２
   導電型のバッファ層と、 このバッファ層表面に選択的に形成された第１導電型の
   第２エミッタ層と、 この第２エミッタ層表面に選択的に形成された第２導電
   型のドレイン層と、 このドレイン層と前記第２エミッタ層に同時にコンタク
   トする第２の主電極と、 前記ドレイン層とバッファ層に挟まれた領域の表面に絶
   縁膜を介して形成された第２ゲート電極と、 を有することを特徴とする自己消弧型半導体素子。
2. （２）前記バッファ層、第２エミッタ層およびドレイン
   層は、前記第２ゲート電極をマスクとして用いて自己整
   合的に拡散形成されていることを特徴とする請求項１記
   載の自己消弧型半導体素子。
3. （３）前記第１ゲート電極は、複数本の多結晶シリコン
   電極とこれらを共通接続する金属電極とから構成され、
   その金属電極配設領域に溝が形成されていることを特徴
   とする請求項１記載の自己消弧型半導体素子。
4. （４）前記第１ゲート電極は、複数本の第１導電型拡散
   層とこれらを共通接続する金属電極とから構成され、そ
   の金属電極配設領域に溝が形成されていることを特徴と
   する請求項１記載の自己消弧型半導体素子。