JPH11330455A - 半導体装置 - Google Patents
半導体装置Info
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- JPH11330455A JPH11330455A JP10124896A JP12489698A JPH11330455A JP H11330455 A JPH11330455 A JP H11330455A JP 10124896 A JP10124896 A JP 10124896A JP 12489698 A JP12489698 A JP 12489698A JP H11330455 A JPH11330455 A JP H11330455A
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- electrode
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】バイポーラトランジスタのコレクタ・ベース間
に第一のユニポーラトランジスタが、エミッタ・ベース
間に第二のユニポーラトランジスタ接続された半導体装
置において、半導体チップ面積の縮減を図る。 【解決手段】金属電極および配線形成のための金属層を
二層以上とし、例えば、バイポーラトランジスタのベー
ス電極上にエミッタ電極、第二のユニポーラトランジス
タのソース電極上にドレイン電極を絶縁膜を介して配置
する。
に第一のユニポーラトランジスタが、エミッタ・ベース
間に第二のユニポーラトランジスタ接続された半導体装
置において、半導体チップ面積の縮減を図る。 【解決手段】金属電極および配線形成のための金属層を
二層以上とし、例えば、バイポーラトランジスタのベー
ス電極上にエミッタ電極、第二のユニポーラトランジス
タのソース電極上にドレイン電極を絶縁膜を介して配置
する。
Description
【０００１】
【発明の属する技術分野】この発明は、バイポーラトラ
ンジスタとユニポーラトランジスタとを接続した、オン
抵抗が低く、高速スイッチング特性を示す半導体装置に
関する。
ンジスタとユニポーラトランジスタとを接続した、オン
抵抗が低く、高速スイッチング特性を示す半導体装置に
関する。
【０００２】
【従来の技術】オン抵抗が低く、高速スイッチング特性
を示す個別のスイッチング用半導体装置としては、バイ
ポーラトランジスタとユニポーラトランジスタがあり、
ユニポーラトランジスタの例として、例えば絶縁ゲート
電界効果トランジスタ（以下ＭＯＳトランジスタと略
す）がよく知られている。また最近は、電圧制御可能な
バイポーラトランジスタである絶縁ゲート型バイポーラ
トランジスタ（以下ＩＧＢＴと記す）が使われはじめて
いる。これらの半導体装置は、それぞれ下記のような特
徴を有する。
を示す個別のスイッチング用半導体装置としては、バイ
ポーラトランジスタとユニポーラトランジスタがあり、
ユニポーラトランジスタの例として、例えば絶縁ゲート
電界効果トランジスタ（以下ＭＯＳトランジスタと略
す）がよく知られている。また最近は、電圧制御可能な
バイポーラトランジスタである絶縁ゲート型バイポーラ
トランジスタ（以下ＩＧＢＴと記す）が使われはじめて
いる。これらの半導体装置は、それぞれ下記のような特
徴を有する。
【０００３】バイポーラトランジスタは、特に高耐圧特
性を得るためにコレクタ層に高比抵抗基板を使用した場
合でも、飽和状態での使用時は、少数キャリアの注入に
基づく伝導度変調を起こしており、そのオン抵抗は小さ
くなる特長を有する。しかし、その少数キャリアの蓄積
効果により、ターンオフ時間が長くなるのでスイッチン
グ速度は遅くなる。
性を得るためにコレクタ層に高比抵抗基板を使用した場
合でも、飽和状態での使用時は、少数キャリアの注入に
基づく伝導度変調を起こしており、そのオン抵抗は小さ
くなる特長を有する。しかし、その少数キャリアの蓄積
効果により、ターンオフ時間が長くなるのでスイッチン
グ速度は遅くなる。
【０００４】ユニポーラトランジスタであるＭＯＳトラ
ンジスタは本来、少数キャリアが蓄積することがないの
で、スイッチング速度は速い。しかし、少数キャリアの
注入に基づく伝導度変調が起きないので、そのオン抵抗
は大きい。ＩＧＢＴにおいては、バイポーラトランジス
タと同様に少数キャリアの蓄積効果があり、オン抵抗は
小さいが、ターンオフ時間が長い。それに加えて、ター
ンオフ時に拡がる空乏層により掃き出される電子によっ
て、コレクタ層からの少数キャリアの再注入が起き、タ
ーンオフ時間が長くなる。
ンジスタは本来、少数キャリアが蓄積することがないの
で、スイッチング速度は速い。しかし、少数キャリアの
注入に基づく伝導度変調が起きないので、そのオン抵抗
は大きい。ＩＧＢＴにおいては、バイポーラトランジス
タと同様に少数キャリアの蓄積効果があり、オン抵抗は
小さいが、ターンオフ時間が長い。それに加えて、ター
ンオフ時に拡がる空乏層により掃き出される電子によっ
て、コレクタ層からの少数キャリアの再注入が起き、タ
ーンオフ時間が長くなる。
【０００５】従って、一般的なスイッチング回路におい
て、バイポーラトランジスタやＩＧＢＴは定常損失が小
さいが、スイッチング損失が大きい特性を示すので、比
較的低周波（一般的には５０ｋＨｚ以下）で用いられる
ことが多く、ＭＯＳトランジスタは、逆にスイッチング
損失は小さいが定常損失が大きいので、比較的高周波
（一般的には１００ｋＨｚ以上）で用いられることが多
い。
て、バイポーラトランジスタやＩＧＢＴは定常損失が小
さいが、スイッチング損失が大きい特性を示すので、比
較的低周波（一般的には５０ｋＨｚ以下）で用いられる
ことが多く、ＭＯＳトランジスタは、逆にスイッチング
損失は小さいが定常損失が大きいので、比較的高周波
（一般的には１００ｋＨｚ以上）で用いられることが多
い。
【０００６】それらの中間の周波数領域である２０〜１
００ｋＨｚにおいては、その用途に応じて両者の特徴を
持つ半導体装置が望まれている。そのような例が、特開
昭６２−２９３６７８号に開示されている。これは、前
段にユニポーラトランジスタＵＴを、後段にバイポーラ
トランジスタＢＴを配したいわゆるＢｉＭＯＳ−Ｃａｓ
ｃａｄｅトランジスタである。しかしながらこの半導体
装置は、オン抵抗が低く、電圧制御が可能であるが、タ
ーンオフ時にバイポーラトランジスタＢＴに蓄積された
過剰キャリアを引き抜くことができないため、ターンオ
フ時間、特にストレージ時間が非常に長くなってしまう
という問題点があった。
００ｋＨｚにおいては、その用途に応じて両者の特徴を
持つ半導体装置が望まれている。そのような例が、特開
昭６２−２９３６７８号に開示されている。これは、前
段にユニポーラトランジスタＵＴを、後段にバイポーラ
トランジスタＢＴを配したいわゆるＢｉＭＯＳ−Ｃａｓ
ｃａｄｅトランジスタである。しかしながらこの半導体
装置は、オン抵抗が低く、電圧制御が可能であるが、タ
ーンオフ時にバイポーラトランジスタＢＴに蓄積された
過剰キャリアを引き抜くことができないため、ターンオ
フ時間、特にストレージ時間が非常に長くなってしまう
という問題点があった。
【０００７】この対策として発明者らは先に、ＢｉＭＯ
Ｓ−Ｃａｓｃａｄｅトランジスタのバイポーラトランジ
スタＢＴのベース・エミッタ間に第二のユニポーラトラ
ンジスタＵＴ２を接続した半導体装置を考案した（特願
平９−１７６６８７号）。図１３、１４、１５は、その
半導体装置の三例の等価回路図である。まず図１３の半
導体装置ではｎｐｎトランジスタＢＴ１のコレクタＣ・
ベースＢ間、エミッタＥ・ベースＢ間に、それぞれｎチ
ャネルＭＯＳトランジスタＵＴ１、ｐチャネルＭＯＳト
ランジスタＵＴ２のドレイン・ソースが接続されてい
る。ｎチャネルＭＯＳトランジスタＵＴ１およびｐチャ
ネルＭＯＳトランジスタＵＴ２のゲートは共通にされＧ
端子に接続されている。
Ｓ−Ｃａｓｃａｄｅトランジスタのバイポーラトランジ
スタＢＴのベース・エミッタ間に第二のユニポーラトラ
ンジスタＵＴ２を接続した半導体装置を考案した（特願
平９−１７６６８７号）。図１３、１４、１５は、その
半導体装置の三例の等価回路図である。まず図１３の半
導体装置ではｎｐｎトランジスタＢＴ１のコレクタＣ・
ベースＢ間、エミッタＥ・ベースＢ間に、それぞれｎチ
ャネルＭＯＳトランジスタＵＴ１、ｐチャネルＭＯＳト
ランジスタＵＴ２のドレイン・ソースが接続されてい
る。ｎチャネルＭＯＳトランジスタＵＴ１およびｐチャ
ネルＭＯＳトランジスタＵＴ２のゲートは共通にされＧ
端子に接続されている。
【０００８】この半導体装置は、コレクタＣ・エミッタ
Ｅ間に電圧が印加されているとき、ゲートＧへの正の入
力信号により、ｎチャネルＭＯＳトランジスタＵＴ１が
オンし、ｎｐｎトランジスタＢＴ１がオンする。ゲート
Ｇへの正の入力信号では、ｐチャネルＭＯＳトランジス
タＵＴ２はオンしない。次に、ゲートＧへの負の入力信
号により、ｎチャネルＭＯＳトランジスタＵＴ１がオフ
し、ｎｐｎトランジスタＢＴ１がオフする。このとき、
ｐチャネルＭＯＳトランジスタＵＴ２がオンする。
Ｅ間に電圧が印加されているとき、ゲートＧへの正の入
力信号により、ｎチャネルＭＯＳトランジスタＵＴ１が
オンし、ｎｐｎトランジスタＢＴ１がオンする。ゲート
Ｇへの正の入力信号では、ｐチャネルＭＯＳトランジス
タＵＴ２はオンしない。次に、ゲートＧへの負の入力信
号により、ｎチャネルＭＯＳトランジスタＵＴ１がオフ
し、ｎｐｎトランジスタＢＴ１がオフする。このとき、
ｐチャネルＭＯＳトランジスタＵＴ２がオンする。
【０００９】従って、この半導体装置は、オン時には、
バイポーラトランジスタであるｎｐｎトランジスタＢＴ
１がオンするので、低いオン抵抗となる。また、オフ時
には、ｐチャネルＭＯＳトランジスタＵＴ２をオンする
ことにより、ｎｐｎトランジスタＢＴ１からオン時に蓄
積された過剰キャリアを引き抜くことができるので、ス
トレージ時間、スイッチング時間を短縮でき、高速動作
が可能となる。
バイポーラトランジスタであるｎｐｎトランジスタＢＴ
１がオンするので、低いオン抵抗となる。また、オフ時
には、ｐチャネルＭＯＳトランジスタＵＴ２をオンする
ことにより、ｎｐｎトランジスタＢＴ１からオン時に蓄
積された過剰キャリアを引き抜くことができるので、ス
トレージ時間、スイッチング時間を短縮でき、高速動作
が可能となる。
【００１０】図１４の半導体装置では、出力段としての
バイポーラトランジスタがｎｐｎトランジスタＢＴ１、
ＢＴ２からなるダーリントントランジスタとなってい
る。そして、第一段ｎｐｎトランジスタＢＴ１のコレク
タＣ・ベースＢ間に、ｎチャネルＭＯＳトランジスタＵ
Ｔ１のドレイン・ソースが接続されている。第一段ｎｐ
ｎトランジスタＢＴ１のベースＢと第二段ｎｐｎトラン
ジスタＢＴ２のエミッタＥ間、第二段ｎｐｎトランジス
タＢＴ２のベースＢ・エミッタＥ間に、それぞれｐチャ
ネルＭＯＳトランジスタＵＴ２、ＵＴ３のソース・ドレ
インが接続されている。ｎチャネルＭＯＳトランジスタ
ＵＴ１、ｐチャネルＭＯＳトランジスタＵＴ２、ＵＴ３
のゲートは共通にされＧ端子に接続されている。すなわ
ちダーリントン接続された二段のｎｐｎトランジスタＢ
Ｔ１、ＢＴ２のベースと後段のｎｐｎトランジスタＢＴ
２のエミッタとの間にそれぞれ対応するｐチャネルＭＯ
ＳトランジスタＵＴ２、ＵＴ３が接続されていることに
なる。
バイポーラトランジスタがｎｐｎトランジスタＢＴ１、
ＢＴ２からなるダーリントントランジスタとなってい
る。そして、第一段ｎｐｎトランジスタＢＴ１のコレク
タＣ・ベースＢ間に、ｎチャネルＭＯＳトランジスタＵ
Ｔ１のドレイン・ソースが接続されている。第一段ｎｐ
ｎトランジスタＢＴ１のベースＢと第二段ｎｐｎトラン
ジスタＢＴ２のエミッタＥ間、第二段ｎｐｎトランジス
タＢＴ２のベースＢ・エミッタＥ間に、それぞれｐチャ
ネルＭＯＳトランジスタＵＴ２、ＵＴ３のソース・ドレ
インが接続されている。ｎチャネルＭＯＳトランジスタ
ＵＴ１、ｐチャネルＭＯＳトランジスタＵＴ２、ＵＴ３
のゲートは共通にされＧ端子に接続されている。すなわ
ちダーリントン接続された二段のｎｐｎトランジスタＢ
Ｔ１、ＢＴ２のベースと後段のｎｐｎトランジスタＢＴ
２のエミッタとの間にそれぞれ対応するｐチャネルＭＯ
ＳトランジスタＵＴ２、ＵＴ３が接続されていることに
なる。
【００１１】この半導体装置では、コレクタＣ・エミッ
タＥ間に電圧が印加されているとき、ゲートＧへの正の
入力信号により、ｎチャネルＭＯＳトランジスタＵＴ１
がオンし、第一段ｎｐｎトランジスタＢＴ１がオンす
る。その電流がベース電流となって、第二段ｎｐｎトラ
ンジスタトランジスタＢＴ２がオンする。ゲートＧへの
正の入力信号では、ｐチャネルＭＯＳトランジスタＵＴ
２、ＵＴ３はオンしない。次に、ゲートＧへの負の入力
信号により、ｎチャネルＭＯＳトランジスタＵＴ１がオ
フし、ｎｐｎトランジスタＢＴ１、ＢＴ２がオフする。
このとき、ｐチャネルＭＯＳトランジスタＵＴ２、ＵＴ
３がオンする。
タＥ間に電圧が印加されているとき、ゲートＧへの正の
入力信号により、ｎチャネルＭＯＳトランジスタＵＴ１
がオンし、第一段ｎｐｎトランジスタＢＴ１がオンす
る。その電流がベース電流となって、第二段ｎｐｎトラ
ンジスタトランジスタＢＴ２がオンする。ゲートＧへの
正の入力信号では、ｐチャネルＭＯＳトランジスタＵＴ
２、ＵＴ３はオンしない。次に、ゲートＧへの負の入力
信号により、ｎチャネルＭＯＳトランジスタＵＴ１がオ
フし、ｎｐｎトランジスタＢＴ１、ＢＴ２がオフする。
このとき、ｐチャネルＭＯＳトランジスタＵＴ２、ＵＴ
３がオンする。
【００１２】従って、この半導体装置は、オン時には、
バイポーラトランジスタであるｎｐｎトランジスタＢＴ
１、ＢＴ２がオンするので、低いオン抵抗となる。ま
た、オフ時には、ｐチャネルＭＯＳトランジスタＵＴ
２、ＵＴ３をオンすることにより、オン時に蓄積された
キャリアを引き抜くことができるので、ストレージ時間
を短縮でき、高速動作が可能となる。
バイポーラトランジスタであるｎｐｎトランジスタＢＴ
１、ＢＴ２がオンするので、低いオン抵抗となる。ま
た、オフ時には、ｐチャネルＭＯＳトランジスタＵＴ
２、ＵＴ３をオンすることにより、オン時に蓄積された
キャリアを引き抜くことができるので、ストレージ時間
を短縮でき、高速動作が可能となる。
【００１３】図１５の半導体装置では、出力段としての
バイポーラトランジスタが三段のｎｐｎトランジスタＢ
Ｔ１、ＢＴ２、ＢＴ３からなるダーリントントランジス
タとなっている。そして、第一段、第二段、第三段のｎ
ｐｎトランジスタＢＴ１、ＢＴ２、ＢＴ３のベースＢと
最後段のｎｐｎトランジスタＢＴ３のエミッタＥ間に、
それぞれ第一段、第二段、第三段のｐチャネルＭＯＳト
ランジスタＵＴ２、ＵＴ３、ＵＴ４のソース・ドレイン
が接続されている。ｎチャネルＭＯＳトランジスタＵＴ
１、ｐチャネルＭＯＳトランジスタＵＴ２、ＵＴ３、Ｕ
Ｔ４のゲートは共通にされＧ端子となっている。
バイポーラトランジスタが三段のｎｐｎトランジスタＢ
Ｔ１、ＢＴ２、ＢＴ３からなるダーリントントランジス
タとなっている。そして、第一段、第二段、第三段のｎ
ｐｎトランジスタＢＴ１、ＢＴ２、ＢＴ３のベースＢと
最後段のｎｐｎトランジスタＢＴ３のエミッタＥ間に、
それぞれ第一段、第二段、第三段のｐチャネルＭＯＳト
ランジスタＵＴ２、ＵＴ３、ＵＴ４のソース・ドレイン
が接続されている。ｎチャネルＭＯＳトランジスタＵＴ
１、ｐチャネルＭＯＳトランジスタＵＴ２、ＵＴ３、Ｕ
Ｔ４のゲートは共通にされＧ端子となっている。
【００１４】この半導体装置の動作も、先の二例の半導
体装置と同様であり、オン時には、バイポーラトランジ
スタであるｎｐｎトランジスタＢＴ１、ＢＴ２、ＢＴ３
がオンするので、低いオン抵抗となる。また、オフ時に
は、ｐチャネルＭＯＳトランジスタＵＴ２、ＵＴ３、Ｕ
Ｔ４をオンすることにより、オン時に蓄積されたキャリ
アを引き抜くことができるので、ストレージ時間を短縮
でき、高速動作が可能となる。
体装置と同様であり、オン時には、バイポーラトランジ
スタであるｎｐｎトランジスタＢＴ１、ＢＴ２、ＢＴ３
がオンするので、低いオン抵抗となる。また、オフ時に
は、ｐチャネルＭＯＳトランジスタＵＴ２、ＵＴ３、Ｕ
Ｔ４をオンすることにより、オン時に蓄積されたキャリ
アを引き抜くことができるので、ストレージ時間を短縮
でき、高速動作が可能となる。
【００１５】図１６は、図１４の等価回路をモノリシッ
クに実現した半導体装置の部分断面図である。図の左側
から、ｎチャネルＭＯＳトランジスタＵＴ１、ｎｐｎト
ランジスタＢＴ１、ｐチャネルＭＯＳトランジスタＵＴ
２、ｎｐｎトランジスタＢＴ２、ｐチャネルＭＯＳトラ
ンジスタＵＴ３に対応している。図に示したのは、基本
的な部分であって、他に主に半導体装置の周辺部分に耐
圧を担う部分があるが、本発明の本質に関わる部分では
無いので省略している。
クに実現した半導体装置の部分断面図である。図の左側
から、ｎチャネルＭＯＳトランジスタＵＴ１、ｎｐｎト
ランジスタＢＴ１、ｐチャネルＭＯＳトランジスタＵＴ
２、ｎｐｎトランジスタＢＴ２、ｐチャネルＭＯＳトラ
ンジスタＵＴ３に対応している。図に示したのは、基本
的な部分であって、他に主に半導体装置の周辺部分に耐
圧を担う部分があるが、本発明の本質に関わる部分では
無いので省略している。
【００１６】半導体基板は、低抵抗率のｎ+ コレクタ層
１上に高抵抗率のｎドリフト層２が積層されたものであ
る。ｎドリフト層２の表面層に、ｎチャネルＭＯＳトラ
ンジスタＵＴ１のｐウェル領域３、ｎｐｎトランジスタ
ＢＴ１のｐベース領域４、第二段ｎｐｎトランジスタＢ
Ｔ２のｐベース領域４ａ、ｐチャネルＭＯＳトランジス
タＵＴ２のｐ+ ドレイン領域５（ｐチャネルＭＯＳトラ
ンジスタＵＴ３のドレイン領域ともなっている）、第二
段ｐチャネルＭＯＳトランジスタＵＴ３のｐ+ドレイン
領域５ａが形成され、そのｐウェル領域３、ｐベース領
域４、４ａ内にそれぞれｎ+ ソース領域６、ｎ+ エミッ
タ領域７、７ａが形成されている。ｎ+ソース領域６、
ｎ+ エミッタ領域７、７ａは、いずれも例えばストライ
プ状である。特に、ｐベース領域４とｐ+ ドレイン領域
５と、ｐベース領域４ａと、ｐ+ドレイン領域５ａとは
隣接して配置されている。ｎ+ ソース領域６とｐベース
領域３との表面に共通に設けられたソース電極８は、ｐ
ベース領域４の表面に設けられたベース電極９と接続さ
れ、ｎ+ エミッタ領域７の表面に設けられたエミッタ電
極１０は第二段ｎｐｎトランジスタＢＴ２のｐベース領
域４ａ上に設けられたベース電極９ａと接続されてい
る。第二段ｎｐｎトランジスタＢＴ２のｎ+ エミッタ領
域７ａの表面に設けられたエミッタ電極１０ａは、ｐ+
ドレイン領域５、５ａの表面に設けられたドレイン電極
１１、１１ａと接続されて、Ｅ端子に接続されている。
ｎ+ ソース領域６とｎドリフト層２とに挟まれたｐベー
ス領域３の表面上にゲート酸化膜１２を介してｎチャネ
ルＭＯＳトランジスタＵＴ１のゲート電極層１３、ｐベ
ース領域４とｐ+ ドレイン領域５とに挟まれたｎドリフ
ト層２の表面上にゲート酸化膜１４を介してｐチャネル
ＭＯＳトランジスタＵＴ２のゲート電極層１５が、また
ｐベース領域４ａとｐ+ ドレイン領域５ａとに挟まれた
ｎドリフト層２の表面上にゲート酸化膜１４ａを介して
ｐチャネルＭＯＳトランジスタＵＴ３のゲート電極層１
５ａが設けられ金属膜のゲート電極によって、Ｇ端子に
接続されている。ｐベース領域４ａとｐ+ ドレイン領域
５とに挟まれたｎドリフト層２の表面上にゲート酸化膜
１４ｂを介してゲート電極層１５ｂが設け、金属膜のゲ
ート電極によって、Ｇ端子に接続しても良い。図のよう
にゲート電極層１３上に絶縁膜２０を介してソース電極
８を延長し、ベース電極９と接続しても良い。これらの
電極も、いずれもストライプ状である。ｎ+ コレクタ層
１の裏面には、コレクタ電極１６が設けられ、Ｃ端子に
接続されている。本実施例の断面図では、ターンオフ用
のｐチャネルＭＯＳトランジスタを、１次元的に横に配
置しているが、２次元的に配置しても構わない。
１上に高抵抗率のｎドリフト層２が積層されたものであ
る。ｎドリフト層２の表面層に、ｎチャネルＭＯＳトラ
ンジスタＵＴ１のｐウェル領域３、ｎｐｎトランジスタ
ＢＴ１のｐベース領域４、第二段ｎｐｎトランジスタＢ
Ｔ２のｐベース領域４ａ、ｐチャネルＭＯＳトランジス
タＵＴ２のｐ+ ドレイン領域５（ｐチャネルＭＯＳトラ
ンジスタＵＴ３のドレイン領域ともなっている）、第二
段ｐチャネルＭＯＳトランジスタＵＴ３のｐ+ドレイン
領域５ａが形成され、そのｐウェル領域３、ｐベース領
域４、４ａ内にそれぞれｎ+ ソース領域６、ｎ+ エミッ
タ領域７、７ａが形成されている。ｎ+ソース領域６、
ｎ+ エミッタ領域７、７ａは、いずれも例えばストライ
プ状である。特に、ｐベース領域４とｐ+ ドレイン領域
５と、ｐベース領域４ａと、ｐ+ドレイン領域５ａとは
隣接して配置されている。ｎ+ ソース領域６とｐベース
領域３との表面に共通に設けられたソース電極８は、ｐ
ベース領域４の表面に設けられたベース電極９と接続さ
れ、ｎ+ エミッタ領域７の表面に設けられたエミッタ電
極１０は第二段ｎｐｎトランジスタＢＴ２のｐベース領
域４ａ上に設けられたベース電極９ａと接続されてい
る。第二段ｎｐｎトランジスタＢＴ２のｎ+ エミッタ領
域７ａの表面に設けられたエミッタ電極１０ａは、ｐ+
ドレイン領域５、５ａの表面に設けられたドレイン電極
１１、１１ａと接続されて、Ｅ端子に接続されている。
ｎ+ ソース領域６とｎドリフト層２とに挟まれたｐベー
ス領域３の表面上にゲート酸化膜１２を介してｎチャネ
ルＭＯＳトランジスタＵＴ１のゲート電極層１３、ｐベ
ース領域４とｐ+ ドレイン領域５とに挟まれたｎドリフ
ト層２の表面上にゲート酸化膜１４を介してｐチャネル
ＭＯＳトランジスタＵＴ２のゲート電極層１５が、また
ｐベース領域４ａとｐ+ ドレイン領域５ａとに挟まれた
ｎドリフト層２の表面上にゲート酸化膜１４ａを介して
ｐチャネルＭＯＳトランジスタＵＴ３のゲート電極層１
５ａが設けられ金属膜のゲート電極によって、Ｇ端子に
接続されている。ｐベース領域４ａとｐ+ ドレイン領域
５とに挟まれたｎドリフト層２の表面上にゲート酸化膜
１４ｂを介してゲート電極層１５ｂが設け、金属膜のゲ
ート電極によって、Ｇ端子に接続しても良い。図のよう
にゲート電極層１３上に絶縁膜２０を介してソース電極
８を延長し、ベース電極９と接続しても良い。これらの
電極も、いずれもストライプ状である。ｎ+ コレクタ層
１の裏面には、コレクタ電極１６が設けられ、Ｃ端子に
接続されている。本実施例の断面図では、ターンオフ用
のｐチャネルＭＯＳトランジスタを、１次元的に横に配
置しているが、２次元的に配置しても構わない。
【００１７】図１７は、図１６の半導体装置の電極配置
図である。ｎチャネルＭＯＳトランジスタＵＴ１のソー
ス電極８は、図示されない絶縁膜を介してゲート電極層
１３上に延長され、ベース電極９と接続されている。ま
たストライプ状のエミッタ電極１０は、ｐチャネルＭＯ
ＳトランジスタＵＴ２のゲート電極層１５、ゲート電極
層１５ｂ上をやはり絶縁膜を介して経て、バイポーラト
ランジスタＢＴ２のベース電極９ａと接続されている。
バイポーラトランジスタＢＴ２のエミッタ電極１０ａ
は、ゲート電極層１５ａ、１５ｂ上をやはり絶縁膜を介
して経て、ｐチャネルＭＯＳトランジスタＵＴ２、ＵＴ
３のドレイン電極１１、１１ａと接続されている。この
ようなストライプ状の電極とすることにより、電極は一
層の金属層で形成されている。
図である。ｎチャネルＭＯＳトランジスタＵＴ１のソー
ス電極８は、図示されない絶縁膜を介してゲート電極層
１３上に延長され、ベース電極９と接続されている。ま
たストライプ状のエミッタ電極１０は、ｐチャネルＭＯ
ＳトランジスタＵＴ２のゲート電極層１５、ゲート電極
層１５ｂ上をやはり絶縁膜を介して経て、バイポーラト
ランジスタＢＴ２のベース電極９ａと接続されている。
バイポーラトランジスタＢＴ２のエミッタ電極１０ａ
は、ゲート電極層１５ａ、１５ｂ上をやはり絶縁膜を介
して経て、ｐチャネルＭＯＳトランジスタＵＴ２、ＵＴ
３のドレイン電極１１、１１ａと接続されている。この
ようなストライプ状の電極とすることにより、電極は一
層の金属層で形成されている。
【００１８】なお、図ではゲート電極層１３、１５がソ
ース電極８等の金属層の無い部分で互いに接続されてい
るが、接続されていることを示しただけであって、勿論
絶縁膜を介してであるが、金属層の下で接続されていて
も良い。図１８は、図１４の等価回路をモノリシックに
実現した別の半導体装置の電極配置図である。図が錯綜
するのを避けるため、多結晶シリコン層からなるゲート
電極層は省略し、金属膜からなる電極および配線だけを
記載している。ｎチャネルＭＯＳトランジスタＵＴ１の
ソース電極８と接続されたバイポーラトランジスタＢＴ
１のベース電極９とエミッタ電極１０、バイポーラトラ
ンジスタＢＴ２のベース電極９ａとエミッタ電極１０ａ
とが共に櫛歯状とされている。ｐチャネルＭＯＳトラン
ジスタＵＴ２、ＵＴ３のドレイン電極１１、１１ａも櫛
歯状とされている。この例では、ｎチャネルＭＯＳトラ
ンジスタＵＴ１のゲート電極層１３に設けられた穴を通
して、ソース電極８が半導体基板表面のｎ+ ソース領域
に接触している。１８はゲート電極層に接触して設けら
れた金属のゲート電極パッドである。１９はエミッタ電
極パッドであり、バイポーラトランジスタＢＴ１エミッ
タ電極１０ａと太い配線で接続されている。この配置で
も電極は一層の金属層で形成されている。
ース電極８等の金属層の無い部分で互いに接続されてい
るが、接続されていることを示しただけであって、勿論
絶縁膜を介してであるが、金属層の下で接続されていて
も良い。図１８は、図１４の等価回路をモノリシックに
実現した別の半導体装置の電極配置図である。図が錯綜
するのを避けるため、多結晶シリコン層からなるゲート
電極層は省略し、金属膜からなる電極および配線だけを
記載している。ｎチャネルＭＯＳトランジスタＵＴ１の
ソース電極８と接続されたバイポーラトランジスタＢＴ
１のベース電極９とエミッタ電極１０、バイポーラトラ
ンジスタＢＴ２のベース電極９ａとエミッタ電極１０ａ
とが共に櫛歯状とされている。ｐチャネルＭＯＳトラン
ジスタＵＴ２、ＵＴ３のドレイン電極１１、１１ａも櫛
歯状とされている。この例では、ｎチャネルＭＯＳトラ
ンジスタＵＴ１のゲート電極層１３に設けられた穴を通
して、ソース電極８が半導体基板表面のｎ+ ソース領域
に接触している。１８はゲート電極層に接触して設けら
れた金属のゲート電極パッドである。１９はエミッタ電
極パッドであり、バイポーラトランジスタＢＴ１エミッ
タ電極１０ａと太い配線で接続されている。この配置で
も電極は一層の金属層で形成されている。
【００１９】図１９は、図１４の等価回路をモノリシッ
クに実現した半導体装置の電極配置図である。図が錯綜
するのを避けるため、多結晶シリコン層からなるゲート
電極層は省略し、金属膜からなる電極および配線だけを
記載している。ｎチャネルＭＯＳトランジスタＵＴ１の
ソース電極８と接続されたバイポーラトランジスタＢＴ
１、ＢＴ２、ＢＴ３のベース電極９、９ａ、９ｂとエミ
ッタ電極１０、１０ａ、１０ｂが共に櫛歯状とされてい
る。ｐチャネルＭＯＳトランジスタＵＴ２、ＵＴ３、Ｕ
Ｔ４のドレイン電極１１、１１ａ、１１ｂも櫛歯状とさ
れている。１９はエミッタ電極パッドであり、エミッタ
電極１０ｂと太い配線で接続されている。１８はゲート
電極パッドである。この配置でも電極は一層の金属層で
形成されている。
クに実現した半導体装置の電極配置図である。図が錯綜
するのを避けるため、多結晶シリコン層からなるゲート
電極層は省略し、金属膜からなる電極および配線だけを
記載している。ｎチャネルＭＯＳトランジスタＵＴ１の
ソース電極８と接続されたバイポーラトランジスタＢＴ
１、ＢＴ２、ＢＴ３のベース電極９、９ａ、９ｂとエミ
ッタ電極１０、１０ａ、１０ｂが共に櫛歯状とされてい
る。ｐチャネルＭＯＳトランジスタＵＴ２、ＵＴ３、Ｕ
Ｔ４のドレイン電極１１、１１ａ、１１ｂも櫛歯状とさ
れている。１９はエミッタ電極パッドであり、エミッタ
電極１０ｂと太い配線で接続されている。１８はゲート
電極パッドである。この配置でも電極は一層の金属層で
形成されている。
【００２０】
【発明が解決しようとする課題】図１３〜１５の等価回
路を実現した図１６、１８、１９の半導体装置はいずれ
も、ターンオフ時にバイポーラトランジスタのベース領
域とエミッタ領域間に接続された第２のユニポーラトラ
ンジスタにより、ベース領域に供給されているベース電
流（少数キャリア）をエミッタ電極に引き抜くため、タ
ーンオフ時のストレージ時間の短縮を図ることができ
る。また、後段のバイポーラトランジスタのダーリント
ン接続段数を増やすことでオン抵抗を低減している。
路を実現した図１６、１８、１９の半導体装置はいずれ
も、ターンオフ時にバイポーラトランジスタのベース領
域とエミッタ領域間に接続された第２のユニポーラトラ
ンジスタにより、ベース領域に供給されているベース電
流（少数キャリア）をエミッタ電極に引き抜くため、タ
ーンオフ時のストレージ時間の短縮を図ることができ
る。また、後段のバイポーラトランジスタのダーリント
ン接続段数を増やすことでオン抵抗を低減している。
【００２１】しかし、図１８、１９に見られるように、
最終段バイポーラトランジスタのエミッタ電極１０ａま
たは１０ｂが櫛歯状であると、Ｅ端子と接続するための
エミッタ電極パッド１９を別に設けねばならない。これ
は、図１６のストライプパターンの場合も同じである。
更に、バイポーラトランジスタが２段以上のダーリント
ントランジスタである場合には、前段バイポーラトラン
ジスタのエミッタ電極から後段バイポーラトランジスタ
のベース電極への配線が必要であり、その配線は、流れ
る電流に応じた断面積を必要とするため、ダーリントン
接続の段数を重ねるほど、断面積の大きい、すなわち幅
の広い配線としなければならない。
最終段バイポーラトランジスタのエミッタ電極１０ａま
たは１０ｂが櫛歯状であると、Ｅ端子と接続するための
エミッタ電極パッド１９を別に設けねばならない。これ
は、図１６のストライプパターンの場合も同じである。
更に、バイポーラトランジスタが２段以上のダーリント
ントランジスタである場合には、前段バイポーラトラン
ジスタのエミッタ電極から後段バイポーラトランジスタ
のベース電極への配線が必要であり、その配線は、流れ
る電流に応じた断面積を必要とするため、ダーリントン
接続の段数を重ねるほど、断面積の大きい、すなわち幅
の広い配線としなければならない。
【００２２】このように従来の半導体装置では、エミッ
タ電極パッド部分や配線部分など、実際の電流スイッチ
ングに寄与するトランジスタの活性部として利用できな
い部分が多く、例えば半導体装置のチップ面積の１０％
程度はそのために使用される。更に、バイポーラトラン
ジスタのダーリントン接続段数を増やすことは配線部分
を増加させることになり、チップ面積の増大が避けられ
なかった。
タ電極パッド部分や配線部分など、実際の電流スイッチ
ングに寄与するトランジスタの活性部として利用できな
い部分が多く、例えば半導体装置のチップ面積の１０％
程度はそのために使用される。更に、バイポーラトラン
ジスタのダーリントン接続段数を増やすことは配線部分
を増加させることになり、チップ面積の増大が避けられ
なかった。
【００２３】本発明はこのような問題点に鑑みてなされ
てもので、低オン抵抗、高速ターンオフ特性を両立さ
せ、かつチップ面積を縮減した半導体装置を提供するこ
とを目的とする。
てもので、低オン抵抗、高速ターンオフ特性を両立さ
せ、かつチップ面積を縮減した半導体装置を提供するこ
とを目的とする。
【００２４】
【課題を解決するための手段】上記課題解決のため本発
明は、前段に第一のユニポーラトランジスタを、後段に
バイポーラトランジスタを有し、第一のユニポーラトラ
ンジスタのドレインとソースとをそれぞれバイポーラト
ランジスタのコレクタ、ベースに接続し、かつ、第二の
ユニポーラトランジスタのドレインとソースとをそれぞ
れバイポーラトランジスタのエミッタ、ベースに接続
し、第一導電型の高比抵抗半導体基板を第一のユニポー
ラトランジスタのドレイン層、バイポーラトランジスタ
のコレクタ層、第二のユニポーラトランジスタのベース
層とした半導体装置において、ユニポーラトランジス
タ、バイポーラトランジスタの金属電極とその間の金属
の接続配線が二層以上の金属層からなるものとする。
明は、前段に第一のユニポーラトランジスタを、後段に
バイポーラトランジスタを有し、第一のユニポーラトラ
ンジスタのドレインとソースとをそれぞれバイポーラト
ランジスタのコレクタ、ベースに接続し、かつ、第二の
ユニポーラトランジスタのドレインとソースとをそれぞ
れバイポーラトランジスタのエミッタ、ベースに接続
し、第一導電型の高比抵抗半導体基板を第一のユニポー
ラトランジスタのドレイン層、バイポーラトランジスタ
のコレクタ層、第二のユニポーラトランジスタのベース
層とした半導体装置において、ユニポーラトランジス
タ、バイポーラトランジスタの金属電極とその間の金属
の接続配線が二層以上の金属層からなるものとする。
【００２５】そのようにすれば、例えばバイポーラトラ
ンジスタのベース電極上にエミッタ電極を形成し、第二
のユニポーラトランジスタのソース電極上にドレイン電
極を形成することにより、電極パッドや配線部分など
を、トランジスタを形成した部分の上の金属層で形成で
きるため、チップ面積の小さい半導体装置とすることが
できる。
ンジスタのベース電極上にエミッタ電極を形成し、第二
のユニポーラトランジスタのソース電極上にドレイン電
極を形成することにより、電極パッドや配線部分など
を、トランジスタを形成した部分の上の金属層で形成で
きるため、チップ面積の小さい半導体装置とすることが
できる。
【００２６】特に二層以上の金属層が少なくとも一部で
絶縁されるものとする。そのようにすれば、二層以上の
金属層を別の用途に利用できる。後段のバイポーラトラ
ンジスタがダーリントン接続されたトランジスタであ
り、そのダーリントン接続された各バイポーラトランジ
スタごとに対応する第二のユニポーラトランジスタを有
し、各バイポーラトランジスタのベースに各第二のユニ
ポーラトランジスタのソースを接続し、最後段のバイポ
ーラトランジスタのエミッタに各第二のユニポーラトラ
ンジスタのドレインを接続するものとする。
絶縁されるものとする。そのようにすれば、二層以上の
金属層を別の用途に利用できる。後段のバイポーラトラ
ンジスタがダーリントン接続されたトランジスタであ
り、そのダーリントン接続された各バイポーラトランジ
スタごとに対応する第二のユニポーラトランジスタを有
し、各バイポーラトランジスタのベースに各第二のユニ
ポーラトランジスタのソースを接続し、最後段のバイポ
ーラトランジスタのエミッタに各第二のユニポーラトラ
ンジスタのドレインを接続するものとする。
【００２７】そのようにすれば、前段バイポーラトラン
ジスタのエミッタ電極から後段バイポーラトランジスタ
のベース電極への配線部分を縮小できる。しかも、ダー
リントン接続の段数を重ねるほど配線部分の縮小効果は
大きい。第一のユニポーラトランジスタのゲートと第二
のユニポーラトランジスタのゲートとを接続すれば、信
号制御装置を一つにすることができる。
ジスタのエミッタ電極から後段バイポーラトランジスタ
のベース電極への配線部分を縮小できる。しかも、ダー
リントン接続の段数を重ねるほど配線部分の縮小効果は
大きい。第一のユニポーラトランジスタのゲートと第二
のユニポーラトランジスタのゲートとを接続すれば、信
号制御装置を一つにすることができる。
【００２８】具体的な構成としては、第一のユニポーラ
トランジスタがｎチャネルＭＯＳトランジスタであり、
第二のユニポーラトランジスタがｐチャネルＭＯＳトラ
ンジスタであり、バイポーラトランジスタがｎｐｎトラ
ンジスタである組み合わせ、または、第一のユニポーラ
トランジスタがｐチャネルＭＯＳトランジスタであり、
第二のユニポーラトランジスタがｎチャネルＭＯＳトラ
ンジスタであり、バイポーラトランジスタがｐｎｐトラ
ンジスタである組み合わせとすればよい。
トランジスタがｎチャネルＭＯＳトランジスタであり、
第二のユニポーラトランジスタがｐチャネルＭＯＳトラ
ンジスタであり、バイポーラトランジスタがｎｐｎトラ
ンジスタである組み合わせ、または、第一のユニポーラ
トランジスタがｐチャネルＭＯＳトランジスタであり、
第二のユニポーラトランジスタがｎチャネルＭＯＳトラ
ンジスタであり、バイポーラトランジスタがｐｎｐトラ
ンジスタである組み合わせとすればよい。
【００２９】そのような構成とすれば、信号制御装置を
一つにすることができる。バイポーラトランジスタのエ
ミッタ領域の接合深さが、第一のユニポーラトランジス
タの同じ導電型のソース領域のそれより深いものとす
る。そのようにすれば、バイポーラトランジスタにおけ
る電流増幅率を増大させ、、一方ユニポーラトランジス
タにおけるアバランシェ耐量の増大を図ることができ
る。
一つにすることができる。バイポーラトランジスタのエ
ミッタ領域の接合深さが、第一のユニポーラトランジス
タの同じ導電型のソース領域のそれより深いものとす
る。そのようにすれば、バイポーラトランジスタにおけ
る電流増幅率を増大させ、、一方ユニポーラトランジス
タにおけるアバランシェ耐量の増大を図ることができ
る。
【００３０】第一のユニポーラトランジスタがエンハン
スメント型であり、第二のユニポーラトランジスタがデ
プレッシヨン型であることを特徴とする請求項５ないし
７のいずれかに記載の半導体装置。第二のユニポーラト
ランジスタのゲートと最後段のバイポーラトランジスタ
のエミッタとを短絡した状態で、コレクタと最後段のバ
イポーラトランジスタのエミッタ間に電圧を印加する
と、それぞれのバイポーラトランジスタのベースの電位
がエミッタの電位に比べて上昇し、それぞれのバイポー
ラトランジスタのベースとエミッタ間を短絡させた状態
に比べると、コレクタ・エミッタ間の耐圧は劣化する。
スメント型であり、第二のユニポーラトランジスタがデ
プレッシヨン型であることを特徴とする請求項５ないし
７のいずれかに記載の半導体装置。第二のユニポーラト
ランジスタのゲートと最後段のバイポーラトランジスタ
のエミッタとを短絡した状態で、コレクタと最後段のバ
イポーラトランジスタのエミッタ間に電圧を印加する
と、それぞれのバイポーラトランジスタのベースの電位
がエミッタの電位に比べて上昇し、それぞれのバイポー
ラトランジスタのベースとエミッタ間を短絡させた状態
に比べると、コレクタ・エミッタ間の耐圧は劣化する。
【００３１】そこで、第一のユニポーラトランジスタを
エンハンスメント型とし、第二のユニポーラトランジス
タをデプレッシヨン型とする。例えば、第二のユニポー
ラトランジスタがｐチャネル型である場合は、チャネル
部を低濃度のｐ- 低濃度領域からなるものとし、またｎ
チャネル型である場合は、チャネル部を低濃度のｎ-低
濃度領域からなるものとする。
エンハンスメント型とし、第二のユニポーラトランジス
タをデプレッシヨン型とする。例えば、第二のユニポー
ラトランジスタがｐチャネル型である場合は、チャネル
部を低濃度のｐ- 低濃度領域からなるものとし、またｎ
チャネル型である場合は、チャネル部を低濃度のｎ-低
濃度領域からなるものとする。
【００３２】そのようにすれば、第二のユニポーラトラ
ンジスタのゲートと最後段のバイポーラトランジスタの
エミッタとを短絡させた状態では、全てのバイポーラト
ランジスタのベースの電位が最後段のバイポーラトラン
ジスタのエミッタの電位に等しくなり、よってオフ時の
コレクタ・エミッタ間耐圧が低下することがない。
ンジスタのゲートと最後段のバイポーラトランジスタの
エミッタとを短絡させた状態では、全てのバイポーラト
ランジスタのベースの電位が最後段のバイポーラトラン
ジスタのエミッタの電位に等しくなり、よってオフ時の
コレクタ・エミッタ間耐圧が低下することがない。
【００３３】
【発明の実施の形態】以下、図面を参照しながら実施例
に基づき本発明の実施の形態を説明する。以下の実施例
では、主に第一のユニポーラトランジスタをｎチャネル
ＭＯＳトランジスタ、第二のユニポーラトランジスタを
ｐチャネルＭＯＳトランジスタ、バイポーラトランジス
タをｎｐｎトランジスタとした例を示すが、後述するよ
うに他の構成とすることも可能である。
に基づき本発明の実施の形態を説明する。以下の実施例
では、主に第一のユニポーラトランジスタをｎチャネル
ＭＯＳトランジスタ、第二のユニポーラトランジスタを
ｐチャネルＭＯＳトランジスタ、バイポーラトランジス
タをｎｐｎトランジスタとした例を示すが、後述するよ
うに他の構成とすることも可能である。
【００３４】［実施例１］図１は、本発明第一の実施例
の半導体装置の部分断面図であり、図１３の等価回路を
モノリシックに実現したものである。図の左側部分がｎ
チャネルＭＯＳトランジスタＵＴ１、中央部分がｎｐｎ
トランジスタＢＴ１、右側部分がｎチャネルＭＯＳトラ
ンジスタＵＴ２にそれぞれ対応している。図に示したの
は、基本的な部分であって、他に主に半導体装置の周辺
部分に耐圧を担う部分があるが、本発明の本質に関わる
部分では無いので省略している。
の半導体装置の部分断面図であり、図１３の等価回路を
モノリシックに実現したものである。図の左側部分がｎ
チャネルＭＯＳトランジスタＵＴ１、中央部分がｎｐｎ
トランジスタＢＴ１、右側部分がｎチャネルＭＯＳトラ
ンジスタＵＴ２にそれぞれ対応している。図に示したの
は、基本的な部分であって、他に主に半導体装置の周辺
部分に耐圧を担う部分があるが、本発明の本質に関わる
部分では無いので省略している。
【００３５】半導体基板は、低抵抗率のｎ+ コレクタ層
１上に高抵抗率のｎドリフト層２が積層されたものであ
る。例えば、耐圧２００Ｖ級の実施例１の半導体装置
は、０．００４Ω・ｃｍ、厚さ２５０μｍのｎ+ コレク
タ層１上に、１０Ω・ｃｍ、厚さ３０μｍのｎドリフト
層２を積層したエピタキシャルウェハを使用した。ｎド
リフト層２の表面層に、ｎチャネルＭＯＳトランジスタ
ＵＴ１のｐウェル領域３、ｎｐｎトランジスタＢＴ１の
ｐベース領域４、ｐチャネルＭＯＳトランジスタＵＴ２
のｐ+ ドレイン領域５が形成され、そのｐウェル領域
３、ｐベース領域４内にそれぞれｎ+ ソース領域６、ｎ
+ エミッタ領域７が形成されている。例えば、ｐウェル
領域３、ｐベース領域４の拡散深さは５μｍ、ｎ+ ソー
ス領域６、ｎ + エミッタ領域７の拡散深さはそれぞれ
０．３μｍ、２．５μｍである。ｎ+ ソース領域６、ｎ
+ エミッタ領域７の拡散深さは、実験により決めた値で
ある。これらの領域は、いずれも例えばストライプ状で
ある。特に、ｐベース領域４と、ｐ+ ドレイン領域５と
は隣接して配置されている。
１上に高抵抗率のｎドリフト層２が積層されたものであ
る。例えば、耐圧２００Ｖ級の実施例１の半導体装置
は、０．００４Ω・ｃｍ、厚さ２５０μｍのｎ+ コレク
タ層１上に、１０Ω・ｃｍ、厚さ３０μｍのｎドリフト
層２を積層したエピタキシャルウェハを使用した。ｎド
リフト層２の表面層に、ｎチャネルＭＯＳトランジスタ
ＵＴ１のｐウェル領域３、ｎｐｎトランジスタＢＴ１の
ｐベース領域４、ｐチャネルＭＯＳトランジスタＵＴ２
のｐ+ ドレイン領域５が形成され、そのｐウェル領域
３、ｐベース領域４内にそれぞれｎ+ ソース領域６、ｎ
+ エミッタ領域７が形成されている。例えば、ｐウェル
領域３、ｐベース領域４の拡散深さは５μｍ、ｎ+ ソー
ス領域６、ｎ + エミッタ領域７の拡散深さはそれぞれ
０．３μｍ、２．５μｍである。ｎ+ ソース領域６、ｎ
+ エミッタ領域７の拡散深さは、実験により決めた値で
ある。これらの領域は、いずれも例えばストライプ状で
ある。特に、ｐベース領域４と、ｐ+ ドレイン領域５と
は隣接して配置されている。
【００３６】ｎ+ ソース領域６とｎドリフト層２とに挟
まれたｐベース領域３の表面上にゲート酸化膜１２を介
してｎチャネルＭＯＳトランジスタＵＴ１のゲート電極
層１３が、また、ｐベース領域４とｐ+ ドレイン領域５
とに挟まれたｎドリフト層２の表面上にゲート酸化膜１
４を介してｐチャネルＭＯＳトランジスタＵＴ２のゲー
ト電極層１５が設けられている。ゲート電極層１３、１
５は例えば多結晶シリコン膜からなり、その上に接触す
る金属層のゲート電極が設けられて、Ｇ端子に接続され
ている。
まれたｐベース領域３の表面上にゲート酸化膜１２を介
してｎチャネルＭＯＳトランジスタＵＴ１のゲート電極
層１３が、また、ｐベース領域４とｐ+ ドレイン領域５
とに挟まれたｎドリフト層２の表面上にゲート酸化膜１
４を介してｐチャネルＭＯＳトランジスタＵＴ２のゲー
ト電極層１５が設けられている。ゲート電極層１３、１
５は例えば多結晶シリコン膜からなり、その上に接触す
る金属層のゲート電極が設けられて、Ｇ端子に接続され
ている。
【００３７】ｎ+ ソース領域６とｐベース領域３との表
面に共通に設けられたソース電極８は、ゲート電極層１
３上に絶縁膜２０を介して延長され、ｐベース領域４の
表面に設けられたベース電極９と一体とされている。ｎ
+ エミッタ領域７の表面に設けられたエミッタ電極１０
は、ゲート電極層１５上に絶縁膜２０を介して延長さ
れ、ｐ+ ドレイン領域５の表面に設けられたドレイン電
極１１と一体とされて、Ｅ端子に接続されている。これ
らの電極は、例えばアルミニウム合金のスパッタ蒸着と
フォトリソグラフイによって形成される。ｎ+ コレクタ
層１の裏面には、コレクタ電極１６が設けられ、Ｃ端子
に接続されている。
面に共通に設けられたソース電極８は、ゲート電極層１
３上に絶縁膜２０を介して延長され、ｐベース領域４の
表面に設けられたベース電極９と一体とされている。ｎ
+ エミッタ領域７の表面に設けられたエミッタ電極１０
は、ゲート電極層１５上に絶縁膜２０を介して延長さ
れ、ｐ+ ドレイン領域５の表面に設けられたドレイン電
極１１と一体とされて、Ｅ端子に接続されている。これ
らの電極は、例えばアルミニウム合金のスパッタ蒸着と
フォトリソグラフイによって形成される。ｎ+ コレクタ
層１の裏面には、コレクタ電極１６が設けられ、Ｃ端子
に接続されている。
【００３８】この半導体装置の特徴は、金属電極、配線
とされると金属層が二層とされている点であり、例えば
ベース電極９上に絶縁膜２０を介してではあるがエミッ
タ電極１０が形成されている。図３は、図２の半導体装
置の電極配置図であり、細線はシリコン基板との接触領
域を示している。ｎチャネルＭＯＳトランジスタＵＴ１
のソース電極８は、図示されない絶縁膜を介してゲート
電極層１３上に延長され、ベース電極９と一体とされて
いる。またｎｐｎトランジスタＢＴ１のエミッタ電極１
０とｐチャネルＭＯＳトランジスタＵＴ２のドレイン電
極１１とはｐチャネルＭＯＳトランジスタＵＴ２のゲー
ト電極層１５上でやはり絶縁膜を介して接続されて一体
とされ、ｎｐｎトランジスタＢＴ１のベース電極９上に
も張り出している様子が見られる。
とされると金属層が二層とされている点であり、例えば
ベース電極９上に絶縁膜２０を介してではあるがエミッ
タ電極１０が形成されている。図３は、図２の半導体装
置の電極配置図であり、細線はシリコン基板との接触領
域を示している。ｎチャネルＭＯＳトランジスタＵＴ１
のソース電極８は、図示されない絶縁膜を介してゲート
電極層１３上に延長され、ベース電極９と一体とされて
いる。またｎｐｎトランジスタＢＴ１のエミッタ電極１
０とｐチャネルＭＯＳトランジスタＵＴ２のドレイン電
極１１とはｐチャネルＭＯＳトランジスタＵＴ２のゲー
ト電極層１５上でやはり絶縁膜を介して接続されて一体
とされ、ｎｐｎトランジスタＢＴ１のベース電極９上に
も張り出している様子が見られる。
【００３９】図１７や１８に示したように従来、例えば
ベース電極とエミッタ電極とは、同一の金属層で形成さ
れていたため、それぞれの電極をストライプ状或いは櫛
歯状として互いにずらすことが必須であり、またＥ端子
と接続するためのエミッタ電極用のパッドを別に設けな
ければならなかった。本実施例１の半導体装置のよう
に、二層の金属層とすれば、例えばベース電極９上に絶
縁膜を介して広いエミッタ電極１０を設けることができ
るので、Ｅ端子に接続するための電極パッドを別に設け
る必要がない。従って、チップ面積を有効に活用でき
て、チップサイズを縮減できる。
ベース電極とエミッタ電極とは、同一の金属層で形成さ
れていたため、それぞれの電極をストライプ状或いは櫛
歯状として互いにずらすことが必須であり、またＥ端子
と接続するためのエミッタ電極用のパッドを別に設けな
ければならなかった。本実施例１の半導体装置のよう
に、二層の金属層とすれば、例えばベース電極９上に絶
縁膜を介して広いエミッタ電極１０を設けることができ
るので、Ｅ端子に接続するための電極パッドを別に設け
る必要がない。従って、チップ面積を有効に活用でき
て、チップサイズを縮減できる。
【００４０】なお、図ではゲート電極層１３、１５がソ
ース電極８等の金属層の無い部分で互いに接続されてい
るが、必ずしもこのようにしなければならないわけでは
なく、勿論絶縁膜を介してであるが、金属層の下で接続
されていても良い。実施例１の半導体装置の動作を簡単
に説明する。エミッタ端子Ｅを接地し、コレクタ端子Ｃ
に正の電圧を印加した状態で、ゲート端子Ｇに正の電圧
を加えると、ｎチャネルＭＯＳトランジスタＵＴ１がオ
ンし、ベース電流がｎｐｎトランジスタＢＴ１のベース
電極９に供給されて、ｎｐｎトランジスタＢＴ１がオン
する。従って、この半導体装置は、オン時には、伝導度
変調が起きて、低いオン抵抗となる。特にｎｐｎトラン
ジスタのｎ+ エミッタ領域７の拡散深さを、ｎチャネル
ＭＯＳトランジスタＵＴ１のｎ+ ソース領域６のそれよ
り深くして、電流増幅率を大きくし、オン抵抗の低減を
図ることができる。
ース電極８等の金属層の無い部分で互いに接続されてい
るが、必ずしもこのようにしなければならないわけでは
なく、勿論絶縁膜を介してであるが、金属層の下で接続
されていても良い。実施例１の半導体装置の動作を簡単
に説明する。エミッタ端子Ｅを接地し、コレクタ端子Ｃ
に正の電圧を印加した状態で、ゲート端子Ｇに正の電圧
を加えると、ｎチャネルＭＯＳトランジスタＵＴ１がオ
ンし、ベース電流がｎｐｎトランジスタＢＴ１のベース
電極９に供給されて、ｎｐｎトランジスタＢＴ１がオン
する。従って、この半導体装置は、オン時には、伝導度
変調が起きて、低いオン抵抗となる。特にｎｐｎトラン
ジスタのｎ+ エミッタ領域７の拡散深さを、ｎチャネル
ＭＯＳトランジスタＵＴ１のｎ+ ソース領域６のそれよ
り深くして、電流増幅率を大きくし、オン抵抗の低減を
図ることができる。
【００４１】ターンオフ時は、ゲート端子Ｇの電位をｎ
チャネルＭＯＳトランジスタＵＴ１のしきい値以下に下
げる。これにより、ｎチャネルＭＯＳトランジスタＵＴ
１はオフする。そして、ｎｐｎトランジスタＢＴ１のベ
ース電流の供給が止まり、ｎｐｎトランジスタＢＴ１が
オフする。さらに、ゲート端子Ｇに負の電圧を加えるこ
とにより、（ｐチャネルＭＯＳトランジスタＵＴ２のｐ
ソース領域である）ｐベース領域４とｐ+ ドレイン領域
５との間のｎドリフト層２の表面層に反転層が形成さ
れ、ｐチャネルＭＯＳトランジスタＵＴ２がオンする。
するとｐベース領域４に残る過剰の正孔は、反転層を通
じてエミッタ電極１０に引き抜かれるため、ターンオフ
が速やかにおこなわれ、高速動作が可能となる。
チャネルＭＯＳトランジスタＵＴ１のしきい値以下に下
げる。これにより、ｎチャネルＭＯＳトランジスタＵＴ
１はオフする。そして、ｎｐｎトランジスタＢＴ１のベ
ース電流の供給が止まり、ｎｐｎトランジスタＢＴ１が
オフする。さらに、ゲート端子Ｇに負の電圧を加えるこ
とにより、（ｐチャネルＭＯＳトランジスタＵＴ２のｐ
ソース領域である）ｐベース領域４とｐ+ ドレイン領域
５との間のｎドリフト層２の表面層に反転層が形成さ
れ、ｐチャネルＭＯＳトランジスタＵＴ２がオンする。
するとｐベース領域４に残る過剰の正孔は、反転層を通
じてエミッタ電極１０に引き抜かれるため、ターンオフ
が速やかにおこなわれ、高速動作が可能となる。
【００４２】［実施例２］図３は、図１３の等価回路を
モノリシックに実現した別の半導体装置の電極配置図で
ある。このようにバイポーラトランジスタＢＴ１、ユニ
ポーラトランジスタＵＴ１、ＵＴ２をブロック状に構成
することもできる。細線はシリコン基板との接触領域を
示している。
モノリシックに実現した別の半導体装置の電極配置図で
ある。このようにバイポーラトランジスタＢＴ１、ユニ
ポーラトランジスタＵＴ１、ＵＴ２をブロック状に構成
することもできる。細線はシリコン基板との接触領域を
示している。
【００４３】この例では、ｎチャネルＭＯＳトランジス
タＵＴ１のゲート電極層１３に設けられた穴を通して、
ソース電極８が半導体基板表面のｎ+ ソース領域に接触
している。ｎチャネルＭＯＳトランジスタＵＴ１のソー
ス電極８と接続されたｎｐｎトランジスタＢＴ１のベー
ス電極９が一層目の金属層で櫛歯状とされているのに対
し、ｎｐｎトランジスタＢＴ１のエミッタ電極１０は、
二層目の金属層としてベース電極９の上に広く設けられ
ている。ｐチャネルＭＯＳトランジスタＵＴ２のソース
電極２１も一層目の金属層で櫛歯状とされており、ドレ
イン電極１１は二層目の金属層としてそのソース電極２
１の上に広く設けられている。１５は、ｐチャネルＭＯ
ＳトランジスタＵＴ２のゲート電極層である。ｎｐｎト
ランジスタＢＴ１のエミッタ電極１０とｐチャネルＭＯ
ＳトランジスタＵＴ２のドレイン電極１１とは同電位な
ので一体とされており、両者を接続する配線が不要であ
るだけでなく、面積を広くできるので、別にＥ端子と接
続するための電極パッドを設ける必要が無い。従って、
従来に比較してチップの小面積化が可能である。
タＵＴ１のゲート電極層１３に設けられた穴を通して、
ソース電極８が半導体基板表面のｎ+ ソース領域に接触
している。ｎチャネルＭＯＳトランジスタＵＴ１のソー
ス電極８と接続されたｎｐｎトランジスタＢＴ１のベー
ス電極９が一層目の金属層で櫛歯状とされているのに対
し、ｎｐｎトランジスタＢＴ１のエミッタ電極１０は、
二層目の金属層としてベース電極９の上に広く設けられ
ている。ｐチャネルＭＯＳトランジスタＵＴ２のソース
電極２１も一層目の金属層で櫛歯状とされており、ドレ
イン電極１１は二層目の金属層としてそのソース電極２
１の上に広く設けられている。１５は、ｐチャネルＭＯ
ＳトランジスタＵＴ２のゲート電極層である。ｎｐｎト
ランジスタＢＴ１のエミッタ電極１０とｐチャネルＭＯ
ＳトランジスタＵＴ２のドレイン電極１１とは同電位な
ので一体とされており、両者を接続する配線が不要であ
るだけでなく、面積を広くできるので、別にＥ端子と接
続するための電極パッドを設ける必要が無い。従って、
従来に比較してチップの小面積化が可能である。
【００４４】１８はゲート電極層に接触して設けられた
金属のゲート電極パッドである。ゲート電極層１５は、
必ずしも図のようにドレイン電極１１の配線部分からは
み出して接続されていなければならないわけではない。
この半導体装置の動作は、実施例１のものと同様であ
る。 ［実施例３］図４は、本発明第三の実施例の半導体装置
の部分断面図であり、図１４の等価回路をモノリシック
に実現したものである。出力段としてのバイポーラトラ
ンジスタがｎｐｎトランジスタＢＴ１、ＢＴ２からなる
ダーリントントランジスタとなっている。図の左側か
ら、ｎチャネルＭＯＳトランジスタＵＴ１、ｎｐｎトラ
ンジスタＢＴ１、ｐチャネルＭＯＳトランジスタＵＴ
２、ｎｐｎトランジスタＢＴ２、ｐチャネルＭＯＳトラ
ンジスタＵＴ３に対応している。
金属のゲート電極パッドである。ゲート電極層１５は、
必ずしも図のようにドレイン電極１１の配線部分からは
み出して接続されていなければならないわけではない。
この半導体装置の動作は、実施例１のものと同様であ
る。 ［実施例３］図４は、本発明第三の実施例の半導体装置
の部分断面図であり、図１４の等価回路をモノリシック
に実現したものである。出力段としてのバイポーラトラ
ンジスタがｎｐｎトランジスタＢＴ１、ＢＴ２からなる
ダーリントントランジスタとなっている。図の左側か
ら、ｎチャネルＭＯＳトランジスタＵＴ１、ｎｐｎトラ
ンジスタＢＴ１、ｐチャネルＭＯＳトランジスタＵＴ
２、ｎｐｎトランジスタＢＴ２、ｐチャネルＭＯＳトラ
ンジスタＵＴ３に対応している。
【００４５】実施例１の半導体装置と比較して、付加さ
れているのは、第二段ｎｐｎトランジスタＢＴ２と、第
二段ｐチャネルＭＯＳトランジスタＵＴ３とである。そ
れぞれの構造は、第一段ｎｐｎトランジスタＢＴ１、第
一段ｐチャネルＭＯＳトランジスタＵＴ２とほぼ同じで
よい。すなわち、図１の構造に更に、ｎドリフト層２の
表面層に第二段ｎｐｎトランジスタＢＴ２のｐベース領
域４ａと、ｎ+ エミッタ領域７ａとが加えられ、ベース
電極９ａ、エミッタ電極１０ａが設けられている。また
第二段ｐチャネルＭＯＳトランジスタＵＴ３のｐ+ ドレ
イン領域５ａと、ドレイン電極１１ａが加えられてい
る。特に、ｐベース領域４ａと、ｐ+ ドレイン領域５ａ
とは隣接して配置されている。ｐベース領域４ａと、ｐ
+ ドレイン領域５ａとに挟まれたｎドリフト層２の表面
上にゲート酸化膜１４ａを介して第二段ｐチャネルＭＯ
ＳトランジスタＵＴ３のゲート電極層１５ａが設けら
れ、Ｇ端子に接続されている。第一段ｎｐｎトランジス
タＢＴ１のエミッタ電極１０は、第二段ｎｐｎトランジ
スタのベース電極９ａと接続され、第二段ｎｐｎトラン
ジスタのエミッタ電極１０ａは、第一段ｐチャネルＭＯ
ＳトランジスタＵＴ２のドレイン電極１１、第二段ｐチ
ャネルＭＯＳトランジスタのドレイン電極１１ａととも
にＥ端子に接続されている。
れているのは、第二段ｎｐｎトランジスタＢＴ２と、第
二段ｐチャネルＭＯＳトランジスタＵＴ３とである。そ
れぞれの構造は、第一段ｎｐｎトランジスタＢＴ１、第
一段ｐチャネルＭＯＳトランジスタＵＴ２とほぼ同じで
よい。すなわち、図１の構造に更に、ｎドリフト層２の
表面層に第二段ｎｐｎトランジスタＢＴ２のｐベース領
域４ａと、ｎ+ エミッタ領域７ａとが加えられ、ベース
電極９ａ、エミッタ電極１０ａが設けられている。また
第二段ｐチャネルＭＯＳトランジスタＵＴ３のｐ+ ドレ
イン領域５ａと、ドレイン電極１１ａが加えられてい
る。特に、ｐベース領域４ａと、ｐ+ ドレイン領域５ａ
とは隣接して配置されている。ｐベース領域４ａと、ｐ
+ ドレイン領域５ａとに挟まれたｎドリフト層２の表面
上にゲート酸化膜１４ａを介して第二段ｐチャネルＭＯ
ＳトランジスタＵＴ３のゲート電極層１５ａが設けら
れ、Ｇ端子に接続されている。第一段ｎｐｎトランジス
タＢＴ１のエミッタ電極１０は、第二段ｎｐｎトランジ
スタのベース電極９ａと接続され、第二段ｎｐｎトラン
ジスタのエミッタ電極１０ａは、第一段ｐチャネルＭＯ
ＳトランジスタＵＴ２のドレイン電極１１、第二段ｐチ
ャネルＭＯＳトランジスタのドレイン電極１１ａととも
にＥ端子に接続されている。
【００４６】第一段ｎｐｎトランジスタＢＴ１は、第二
段ｎｐｎトランジスタＢＴ２のベース電流を供給するト
ランジスタであるから、その面積は第二段ｎｐｎトラン
ジスタＢＴ２より小さくてよい。また、第一段ｐチャネ
ルＭＯＳトランジスタＵＴ２、第二段ｐチャネルＭＯＳ
トランジスタＵＴ３は、それぞれ第一段ｎｐｎトランジ
スタＢＴ１、第二段ｎｐｎトランジスタＢＴ２からオフ
時にキャリアを排出するトランジスタであるから、第二
段ｐチャネルＭＯＳトランジスタＵＴ３の面積は、第一
段ｐチャネルＭＯＳトランジスタＵＴ２より大きくす
る。
段ｎｐｎトランジスタＢＴ２のベース電流を供給するト
ランジスタであるから、その面積は第二段ｎｐｎトラン
ジスタＢＴ２より小さくてよい。また、第一段ｐチャネ
ルＭＯＳトランジスタＵＴ２、第二段ｐチャネルＭＯＳ
トランジスタＵＴ３は、それぞれ第一段ｎｐｎトランジ
スタＢＴ１、第二段ｎｐｎトランジスタＢＴ２からオフ
時にキャリアを排出するトランジスタであるから、第二
段ｐチャネルＭＯＳトランジスタＵＴ３の面積は、第一
段ｐチャネルＭＯＳトランジスタＵＴ２より大きくす
る。
【００４７】この半導体装置の特徴は、金属電極、配線
とされると金属層が二層とされている点であり、例えば
ベース電極９、９ａ上にそれぞれエミッタ電極１０、１
０ａが形成されている。また、第二段ｐチャネルＭＯＳ
トランジスタＵＴ３のソース電極でもある第二段ｎｐｎ
トランジスタのベース電極９ａ上にドレイン電極１１が
形成されている。
とされると金属層が二層とされている点であり、例えば
ベース電極９、９ａ上にそれぞれエミッタ電極１０、１
０ａが形成されている。また、第二段ｐチャネルＭＯＳ
トランジスタＵＴ３のソース電極でもある第二段ｎｐｎ
トランジスタのベース電極９ａ上にドレイン電極１１が
形成されている。
【００４８】図５は、図４の半導体装置の電極配置図で
ある。細線はシリコン基板との接触領域を示している。
ｎチャネルＭＯＳトランジスタＵＴ１のソース電極８
は、一層目の金属層で図示されない絶縁膜を介してゲー
ト電極層１３上に延長され、バイポーラトランジスタＢ
Ｔ１のベース電極９と一体とされている。また二層目金
属層からなる第一段ｎｐｎトランジスタのエミッタ電極
１０は、ｐチャネルＭＯＳトランジスタＵＴ２のゲート
電極層１５、ゲート電極層１５ｂ上をやはり絶縁膜を介
して経て、一層目金属層の第二段ｎｐｎトランジスタＢ
Ｔ２のベース電極９ａと接続されている。更に二層目金
属層からなる第二段ｎｐｎトランジスタＢＴ２のエミッ
タ電極１０ａは、ｐチャネルＭＯＳトランジスタＵＴ２
のゲート電極層１５および一層目金属層からなる第二段
ｎｐｎトランジスタのベース電極９ａ上を経てドレイン
電極１１と一体とされ、またｐチャネルＭＯＳトランジ
スタＵＴ３のゲート電極層１５ａ上を経てドレイン電極
１１ａと一体とされている。
ある。細線はシリコン基板との接触領域を示している。
ｎチャネルＭＯＳトランジスタＵＴ１のソース電極８
は、一層目の金属層で図示されない絶縁膜を介してゲー
ト電極層１３上に延長され、バイポーラトランジスタＢ
Ｔ１のベース電極９と一体とされている。また二層目金
属層からなる第一段ｎｐｎトランジスタのエミッタ電極
１０は、ｐチャネルＭＯＳトランジスタＵＴ２のゲート
電極層１５、ゲート電極層１５ｂ上をやはり絶縁膜を介
して経て、一層目金属層の第二段ｎｐｎトランジスタＢ
Ｔ２のベース電極９ａと接続されている。更に二層目金
属層からなる第二段ｎｐｎトランジスタＢＴ２のエミッ
タ電極１０ａは、ｐチャネルＭＯＳトランジスタＵＴ２
のゲート電極層１５および一層目金属層からなる第二段
ｎｐｎトランジスタのベース電極９ａ上を経てドレイン
電極１１と一体とされ、またｐチャネルＭＯＳトランジ
スタＵＴ３のゲート電極層１５ａ上を経てドレイン電極
１１ａと一体とされている。
【００４９】この例でも、従来、同一の金属層で形成さ
れていたベース電極とエミッタ電極とを二層の金属層と
し、ベース電極９上に層間絶縁膜を介して広いエミッタ
電極１０、およびベース電極９ａ上にエミッタ電極１０
ａを設け、Ｅ端子に接続するための電極パッドを兼ねら
れるようにした。第二段ｎｐｎトランジスタのエミッタ
電極１０ａとｐチャネルＭＯＳトランジスタのドレイン
電極１１とを接続する配線も、ソース電極でもあるベー
ス電極９ａ上に設けて、チップ面積の利用効率を高め
た。
れていたベース電極とエミッタ電極とを二層の金属層と
し、ベース電極９上に層間絶縁膜を介して広いエミッタ
電極１０、およびベース電極９ａ上にエミッタ電極１０
ａを設け、Ｅ端子に接続するための電極パッドを兼ねら
れるようにした。第二段ｎｐｎトランジスタのエミッタ
電極１０ａとｐチャネルＭＯＳトランジスタのドレイン
電極１１とを接続する配線も、ソース電極でもあるベー
ス電極９ａ上に設けて、チップ面積の利用効率を高め
た。
【００５０】なお、図ではゲート電極層１３、１５、１
５ａ、１５ｂがソース電極８等の金属層の無い部分で互
いに接続されているが、必ずしもこのようにしなければ
ならないわけではなく、絶縁膜を介してであるが、金属
層の下で接続されていても良い。この実施例３の半導体
装置の動作を説明する。エミッタ端子Ｅを接地し、コレ
クタ端子Ｃに正の電圧を印加した状態で、ゲート端子Ｇ
に正の電圧を加えると、ゲート電極１３直下のｐベース
領域３の表面近傍に反転層が形成され、ｎチャネルＭＯ
ＳトランジスタＵＴ１がオンし、流れた電流が第一段ｎ
ｐｎトランジスタＢＴ１のベース電流となって、ｎｐｎ
トランジスタＢＴ１がオンする。さらにｎｐｎトランジ
スタＢＴ１の主電流は、第二段ｎｐｎトランジスタＢＴ
２のベース電流となり、第二段ｎｐｎトランジスタＢＴ
２がオンすることにより本実施例３の半導体装置はオン
状態となる。第二段ｎｐｎトランジスタＢＴ２には、大
きなベース電流が供給されるので、オン電圧は実施例１
の場合より一層低くなる。ゲート端子Ｇへの正の入力信
号ては、第一段、第二段ｐチャネルＭＯＳトランジスタ
ＵＴ２、ＵＴ３はオンしない。
５ａ、１５ｂがソース電極８等の金属層の無い部分で互
いに接続されているが、必ずしもこのようにしなければ
ならないわけではなく、絶縁膜を介してであるが、金属
層の下で接続されていても良い。この実施例３の半導体
装置の動作を説明する。エミッタ端子Ｅを接地し、コレ
クタ端子Ｃに正の電圧を印加した状態で、ゲート端子Ｇ
に正の電圧を加えると、ゲート電極１３直下のｐベース
領域３の表面近傍に反転層が形成され、ｎチャネルＭＯ
ＳトランジスタＵＴ１がオンし、流れた電流が第一段ｎ
ｐｎトランジスタＢＴ１のベース電流となって、ｎｐｎ
トランジスタＢＴ１がオンする。さらにｎｐｎトランジ
スタＢＴ１の主電流は、第二段ｎｐｎトランジスタＢＴ
２のベース電流となり、第二段ｎｐｎトランジスタＢＴ
２がオンすることにより本実施例３の半導体装置はオン
状態となる。第二段ｎｐｎトランジスタＢＴ２には、大
きなベース電流が供給されるので、オン電圧は実施例１
の場合より一層低くなる。ゲート端子Ｇへの正の入力信
号ては、第一段、第二段ｐチャネルＭＯＳトランジスタ
ＵＴ２、ＵＴ３はオンしない。
【００５１】ターンオフ時は、ゲート端子Ｇの電位を第
一段ｎチャネルＭＯＳトランジスタＵＴ１のしきい値以
下に下げ、ｎチャネルＭＯＳトランジスタＢＴ１をオフ
することにより、バイポーラトランジスタのベース電流
が遮断され、半導体装置がオフしはじめる。さらに、ゲ
ート端子Ｇに負の電圧が加えられると、第一段ｎｐｎト
ランジスタＢＴ１、第二段ｎｐｎトランジスタＢＴ２の
ｐベース領域４、４ａとｐ+ ドレイン領域１１、１１ａ
とに挟まれたそれぞれのｎドリフト層２の表面近傍に反
転層が形成され、第一段、第二段ｐチャネルＭＯＳトラ
ンジスタＵＴ２、ＵＴ３がオンする。そして、ｎｐｎト
ランジスタＢＴ１、ＢＴ２の過剰正孔が、ｐベース領域
４、４ａから反転層を通じてｐ+ ドレイン領域５、５
ａ、５ｂに、更にエミッタ端子Ｅに引き抜かれ、ターン
オフは速くなる。
一段ｎチャネルＭＯＳトランジスタＵＴ１のしきい値以
下に下げ、ｎチャネルＭＯＳトランジスタＢＴ１をオフ
することにより、バイポーラトランジスタのベース電流
が遮断され、半導体装置がオフしはじめる。さらに、ゲ
ート端子Ｇに負の電圧が加えられると、第一段ｎｐｎト
ランジスタＢＴ１、第二段ｎｐｎトランジスタＢＴ２の
ｐベース領域４、４ａとｐ+ ドレイン領域１１、１１ａ
とに挟まれたそれぞれのｎドリフト層２の表面近傍に反
転層が形成され、第一段、第二段ｐチャネルＭＯＳトラ
ンジスタＵＴ２、ＵＴ３がオンする。そして、ｎｐｎト
ランジスタＢＴ１、ＢＴ２の過剰正孔が、ｐベース領域
４、４ａから反転層を通じてｐ+ ドレイン領域５、５
ａ、５ｂに、更にエミッタ端子Ｅに引き抜かれ、ターン
オフは速くなる。
【００５２】本実施例３の半導体装置では、ｐ+ ドレイ
ン領域５とｐベース領域４ａとに挟まれたｎドリフト層
２の表面上にも酸化膜１４ｂを介してゲート電極層１５
ｂを設けている。すなわち、第二段ｎｐｎトランジスタ
ＢＴ２は、両側にｐチャネルＭＯＳトランジスタＵＴ３
を持つことになる。このように、第一段ｎｐｎトランジ
スタＢＴ１に接続される第一段ｐチャネルＭＯＳトラン
ジスタＵＴ２が１か所であるのに対し、第二段ｎｐｎト
ランジスタＢＴ２に接続される第二段ｐチャネルＭＯＳ
トランジスタＵＴ３はバイポーラトランジスタの両側２
か所に配置することにより、第二段ｎｐｎトランジスタ
ＢＴ２のベース電流を引き抜く速さを速くする構造とし
ている。これにより、ターンオフ時のストレージ時間が
短くなっている。
ン領域５とｐベース領域４ａとに挟まれたｎドリフト層
２の表面上にも酸化膜１４ｂを介してゲート電極層１５
ｂを設けている。すなわち、第二段ｎｐｎトランジスタ
ＢＴ２は、両側にｐチャネルＭＯＳトランジスタＵＴ３
を持つことになる。このように、第一段ｎｐｎトランジ
スタＢＴ１に接続される第一段ｐチャネルＭＯＳトラン
ジスタＵＴ２が１か所であるのに対し、第二段ｎｐｎト
ランジスタＢＴ２に接続される第二段ｐチャネルＭＯＳ
トランジスタＵＴ３はバイポーラトランジスタの両側２
か所に配置することにより、第二段ｎｐｎトランジスタ
ＢＴ２のベース電流を引き抜く速さを速くする構造とし
ている。これにより、ターンオフ時のストレージ時間が
短くなっている。
【００５３】［実施例４］図６（ａ）は、図１３の等価
回路をモノリシックに実現した別の半導体装置の電極配
置図である。このようにバイポーラトランジスタＢＴ
１、ＢＴ２、ユニポーラトランジスタＵＴ１、ＵＴ２、
ＵＴ３をブロック状に構成することもできる。図が錯綜
するのを避けるため、多結晶シリコン層からなるゲート
電極層は省略し、金属膜からなる電極および配線だけを
記載している。細線はシリコン基板との接触領域を示し
ている。
回路をモノリシックに実現した別の半導体装置の電極配
置図である。このようにバイポーラトランジスタＢＴ
１、ＢＴ２、ユニポーラトランジスタＵＴ１、ＵＴ２、
ＵＴ３をブロック状に構成することもできる。図が錯綜
するのを避けるため、多結晶シリコン層からなるゲート
電極層は省略し、金属膜からなる電極および配線だけを
記載している。細線はシリコン基板との接触領域を示し
ている。
【００５４】ｎチャネルＭＯＳトランジスタＵＴ１のソ
ース電極８と接続された第一段、第二段ｎｐｎトランジ
スタＢＴ１、ＢＴ２のベース電極９、９ａが一層目の金
属層で櫛歯状とされているのに対し、第一段、第二段ｎ
ｐｎトランジスタＢＴ１、ＢＴ２のエミッタ電極１０、
１０ａは、二層目の金属層としてベース電極９、９ａの
上に広く設けられている。ｐチャネルＭＯＳトランジス
タＵＴ２、ＵＴ３のソース電極２１、２１ａも一層目の
金属層で櫛歯状とされており、ドレイン電極１１、１１
ａは二層目の金属層としてそのソース電極２１、２１ａ
の上に広く設けられている。１８はゲート電極層に接触
して設けられた金属のゲート電極パッドである。
ース電極８と接続された第一段、第二段ｎｐｎトランジ
スタＢＴ１、ＢＴ２のベース電極９、９ａが一層目の金
属層で櫛歯状とされているのに対し、第一段、第二段ｎ
ｐｎトランジスタＢＴ１、ＢＴ２のエミッタ電極１０、
１０ａは、二層目の金属層としてベース電極９、９ａの
上に広く設けられている。ｐチャネルＭＯＳトランジス
タＵＴ２、ＵＴ３のソース電極２１、２１ａも一層目の
金属層で櫛歯状とされており、ドレイン電極１１、１１
ａは二層目の金属層としてそのソース電極２１、２１ａ
の上に広く設けられている。１８はゲート電極層に接触
して設けられた金属のゲート電極パッドである。
【００５５】第二段ｎｐｎトランジスタＢＴ２のエミッ
タ電極１０ａとドレイン電極１１、１１ａとは同電位な
ので一体とされており、面積も広いので、別にＥ端子と
の接続のための電極パッドを設ける必要が無い。また、
エミッタ電極１０ａとドレイン電極１１、１１ａとを接
続するための配線部分を省略できている。従来出力段ト
ランジスタがダーリントン接続したトランジスタの場合
に、前段のエミッタ電極と後段のベース電極とを接続す
る配線も同一の金属層で形成されていたため、トランジ
スタのベース電極、エミッタ電極を避けて配線を設けな
ければならなかった。そしてこの配線は、前段のトラン
ジスタの主電流が流れることから、断面積を大きくしな
ければならず、従って配線の幅を大きする必要があっ
た。この配線に関しても、本実施例３の半導体装置のよ
うに、二層の金属層とすれば、前段のベース電極９上に
設けることができることから、チップ面積の利用効率を
上げ、チップサイズの縮減を図ることができる。
タ電極１０ａとドレイン電極１１、１１ａとは同電位な
ので一体とされており、面積も広いので、別にＥ端子と
の接続のための電極パッドを設ける必要が無い。また、
エミッタ電極１０ａとドレイン電極１１、１１ａとを接
続するための配線部分を省略できている。従来出力段ト
ランジスタがダーリントン接続したトランジスタの場合
に、前段のエミッタ電極と後段のベース電極とを接続す
る配線も同一の金属層で形成されていたため、トランジ
スタのベース電極、エミッタ電極を避けて配線を設けな
ければならなかった。そしてこの配線は、前段のトラン
ジスタの主電流が流れることから、断面積を大きくしな
ければならず、従って配線の幅を大きする必要があっ
た。この配線に関しても、本実施例３の半導体装置のよ
うに、二層の金属層とすれば、前段のベース電極９上に
設けることができることから、チップ面積の利用効率を
上げ、チップサイズの縮減を図ることができる。
【００５６】図６（ｂ）はＡ−Ａ線に沿った断面図であ
る。一層目金属層からなるベース電極９ａ上に、二層目
金属層からなるエミッタ電極１０ａとドレイン電極１１
ａとが一体として形成されている。 ［実施例５］図７は、本発明第五の実施例の半導体装置
の部分断面図であり、図１５の等価回路をモノリシック
に実現したものである。出力段としてのバイポーラトラ
ンジスタがｎｐｎトランジスタＢＴ１、ＢＴ２、ＢＴ３
からなるダーリントントランジスタとなつている。図の
左側から、ｎチャネルＭＯＳトランジスタＵＴ１、ｎｐ
ｎトランジスタＢＴ１、ｐチャネルＭＯＳトランジスタ
ＵＴ２、ｎｐｎトランジスタＢＴ２、ｐチャネルＭＯＳ
トランジスタＵＴ３、ｎｐｎトランジスタＢＴ３、ｐチ
ャネルＭＯＳトランジスタＵＴ４に対応している。
る。一層目金属層からなるベース電極９ａ上に、二層目
金属層からなるエミッタ電極１０ａとドレイン電極１１
ａとが一体として形成されている。 ［実施例５］図７は、本発明第五の実施例の半導体装置
の部分断面図であり、図１５の等価回路をモノリシック
に実現したものである。出力段としてのバイポーラトラ
ンジスタがｎｐｎトランジスタＢＴ１、ＢＴ２、ＢＴ３
からなるダーリントントランジスタとなつている。図の
左側から、ｎチャネルＭＯＳトランジスタＵＴ１、ｎｐ
ｎトランジスタＢＴ１、ｐチャネルＭＯＳトランジスタ
ＵＴ２、ｎｐｎトランジスタＢＴ２、ｐチャネルＭＯＳ
トランジスタＵＴ３、ｎｐｎトランジスタＢＴ３、ｐチ
ャネルＭＯＳトランジスタＵＴ４に対応している。
【００５７】実施例３の半導体装置と比較して、付加さ
れているのは、第三段ｎｐｎトランジスタＢＴ３と、第
三段ｐチャネルＭＯＳトランジスタＵＴ４とである。そ
れぞれの構造は、第一段ｎｐｎトランジスタＢＴ１、第
一段ｐチャネルＭＯＳトランジスタＵＴ２とほぼ同じで
よい。すなわち図４の構造に更に、ｎドリフト層２の表
面層に第三段ｎｐｎトランジスタＢＴ３のｐベース領域
４ｂと、ｎ+ エミッタ領域７ｂとが加えられ、ベース電
極９ｂ、エミッタ電極１０ｂが設けられている。また第
三段ｐチャネルＭＯＳトランジスタＵ４のｐ+ ドレイン
領域５ｂとドレイン電極１１ｂとが加えられている。特
に、ｐベース領域４ｂと、ｐ+ ドレイン領域５ｂとは隣
接して配置されている。ｐベース領域４ｂと、ｐ+ ドレ
イン領域５ｂとに挟まれたｎドリフト層２の表面上にゲ
ート酸化膜１４ｃを介してｐチャネルＭＯＳトランジス
タＵ４のゲート電極層１５ｃが設けられ、Ｇ端子に接続
されている。第二段ｎｐｎトランジスタのエミッタ電極
１０ａは、第三段ｎｐｎトランジスタのベース電極９ｂ
と接続され、第三段ｎｐｎトランジスタのエミッタ電極
１０ｂは、第一、第二、第三のｐチャネルＭＯＳトラン
ジスタＵＴ２、ＵＴ３のドレイン電極１１、１１ａおよ
び１１ｂと共にＥ端子に接続されている。本実施例の断
面図では、ターンオフ用のｐチャネルＭＯＳトランジス
タを、１次元的に横に配置しているが、２次元的に配置
しても構わない。実施例３で説明した理由により、後段
のｎｐｎトランジスタ、後段のｐチャネルＭＯＳトラン
ジスタ程広い面積とする。
れているのは、第三段ｎｐｎトランジスタＢＴ３と、第
三段ｐチャネルＭＯＳトランジスタＵＴ４とである。そ
れぞれの構造は、第一段ｎｐｎトランジスタＢＴ１、第
一段ｐチャネルＭＯＳトランジスタＵＴ２とほぼ同じで
よい。すなわち図４の構造に更に、ｎドリフト層２の表
面層に第三段ｎｐｎトランジスタＢＴ３のｐベース領域
４ｂと、ｎ+ エミッタ領域７ｂとが加えられ、ベース電
極９ｂ、エミッタ電極１０ｂが設けられている。また第
三段ｐチャネルＭＯＳトランジスタＵ４のｐ+ ドレイン
領域５ｂとドレイン電極１１ｂとが加えられている。特
に、ｐベース領域４ｂと、ｐ+ ドレイン領域５ｂとは隣
接して配置されている。ｐベース領域４ｂと、ｐ+ ドレ
イン領域５ｂとに挟まれたｎドリフト層２の表面上にゲ
ート酸化膜１４ｃを介してｐチャネルＭＯＳトランジス
タＵ４のゲート電極層１５ｃが設けられ、Ｇ端子に接続
されている。第二段ｎｐｎトランジスタのエミッタ電極
１０ａは、第三段ｎｐｎトランジスタのベース電極９ｂ
と接続され、第三段ｎｐｎトランジスタのエミッタ電極
１０ｂは、第一、第二、第三のｐチャネルＭＯＳトラン
ジスタＵＴ２、ＵＴ３のドレイン電極１１、１１ａおよ
び１１ｂと共にＥ端子に接続されている。本実施例の断
面図では、ターンオフ用のｐチャネルＭＯＳトランジス
タを、１次元的に横に配置しているが、２次元的に配置
しても構わない。実施例３で説明した理由により、後段
のｎｐｎトランジスタ、後段のｐチャネルＭＯＳトラン
ジスタ程広い面積とする。
【００５８】この半導体装置の特徴は、金属電極、配線
とされると金属層が二層とされている点であり、例えば
ベース電極９、９ａ、９ｂ上にそれぞれエミッタ電極１
０、１０ａ、１０ｂが形成されている。また、ｐチャネ
ルＭＯＳトランジスタＵＴ２、ＵＴ３のソース電極でも
あるベース電極９ａ、９ｂ上にドレイン電極１１、１１
ａが形成されている。
とされると金属層が二層とされている点であり、例えば
ベース電極９、９ａ、９ｂ上にそれぞれエミッタ電極１
０、１０ａ、１０ｂが形成されている。また、ｐチャネ
ルＭＯＳトランジスタＵＴ２、ＵＴ３のソース電極でも
あるベース電極９ａ、９ｂ上にドレイン電極１１、１１
ａが形成されている。
【００５９】図８は、図７の半導体装置の電極配置図で
ある。細線はシリコン基板との接触領域を示している。
ｎチャネルＭＯＳトランジスタＵＴ１のソース電極８
は、図示されない絶縁膜を介してゲート電極層１３上に
延長され、第一段ｎｐｎトランジスタＢＴ１のベース電
極９と一体とされている。二層目金属層からなる第一段
ｎｐｎトランジスタＢＴ１のエミッタ電極１０は、ｐチ
ャネルＭＯＳトランジスタＵＴ２のゲート電極層１５、
ゲート電極層１５ｂ上をやはり絶縁膜を介して経て、一
層目金属層からなる第二段ｎｐｎトランジスタＢＴ２の
ベース電極９ａと接続され、更に、二層目金属層からな
る第二段ｎｐｎトランジスタＢＴ２のエミッタ電極１０
ａは、ｐチャネルＭＯＳトランジスタＵＴ２のゲート電
極層１５ａ、ゲート電極層１５ｄ上をやはり絶縁膜を介
して経て、一層目金属層からなる第三段ｎｐｎトランジ
スタＢＴ３のベース電極９ａと接続されている。二層目
金属層からなる第三段ｎｐｎトランジスタＢＴ３のエミ
ッタ電極１０ｂは、ゲート電極層１５ａ、１５ｂ上を経
てｐチャネルＭＯＳトランジスタＵＴ２のドレイン電極
１１と接続され、ゲート電極層１５ｄとベース電極９ａ
上を経てｐチャネルＭＯＳトランジスタＵＴ３のドレイ
ン電極１１ａと、ゲート電極層１５ｃと上を経てｐチャ
ネルＭＯＳトランジスタＵＴ３のドレイン電極１１ｂと
一体とされている様子が見られる。
ある。細線はシリコン基板との接触領域を示している。
ｎチャネルＭＯＳトランジスタＵＴ１のソース電極８
は、図示されない絶縁膜を介してゲート電極層１３上に
延長され、第一段ｎｐｎトランジスタＢＴ１のベース電
極９と一体とされている。二層目金属層からなる第一段
ｎｐｎトランジスタＢＴ１のエミッタ電極１０は、ｐチ
ャネルＭＯＳトランジスタＵＴ２のゲート電極層１５、
ゲート電極層１５ｂ上をやはり絶縁膜を介して経て、一
層目金属層からなる第二段ｎｐｎトランジスタＢＴ２の
ベース電極９ａと接続され、更に、二層目金属層からな
る第二段ｎｐｎトランジスタＢＴ２のエミッタ電極１０
ａは、ｐチャネルＭＯＳトランジスタＵＴ２のゲート電
極層１５ａ、ゲート電極層１５ｄ上をやはり絶縁膜を介
して経て、一層目金属層からなる第三段ｎｐｎトランジ
スタＢＴ３のベース電極９ａと接続されている。二層目
金属層からなる第三段ｎｐｎトランジスタＢＴ３のエミ
ッタ電極１０ｂは、ゲート電極層１５ａ、１５ｂ上を経
てｐチャネルＭＯＳトランジスタＵＴ２のドレイン電極
１１と接続され、ゲート電極層１５ｄとベース電極９ａ
上を経てｐチャネルＭＯＳトランジスタＵＴ３のドレイ
ン電極１１ａと、ゲート電極層１５ｃと上を経てｐチャ
ネルＭＯＳトランジスタＵＴ３のドレイン電極１１ｂと
一体とされている様子が見られる。
【００６０】このように二層の金属層とすることによ
り、Ｅ端子に接続されるエミッタ電極１０ｂを広くする
ことができ、別に電極パッドを設ける必要がない。ま
た、ドレイン電極１１、１１ａ、１１ｂとエミッタ電極
１０ｂとを接続するための配線部分を省略できることか
ら、チップ面積を小さくすることができる。なお、図で
はゲート電極層１３、１５ａ、１５ｂ、１５ｃ、１５ｄ
がソース電極８等の金属層の無い部分で互いに接続され
ているが、必ずしもこのようにしなければならないわけ
ではなく、勿論絶縁膜を介してであるが、金属層の下で
接続されていても良い。
り、Ｅ端子に接続されるエミッタ電極１０ｂを広くする
ことができ、別に電極パッドを設ける必要がない。ま
た、ドレイン電極１１、１１ａ、１１ｂとエミッタ電極
１０ｂとを接続するための配線部分を省略できることか
ら、チップ面積を小さくすることができる。なお、図で
はゲート電極層１３、１５ａ、１５ｂ、１５ｃ、１５ｄ
がソース電極８等の金属層の無い部分で互いに接続され
ているが、必ずしもこのようにしなければならないわけ
ではなく、勿論絶縁膜を介してであるが、金属層の下で
接続されていても良い。
【００６１】この半導体装置の動作も、基本的に実施例
１、実施例２の半導体装置と同様であり、オン時には、
バイポーラトランジスタであるｎｐｎトランジスタＢＴ
１、ＢＴ２、ＢＴ３がオンする。バイポーラトランジス
タの段数を増やすことにより、後段程ベース電流が大き
くなるため、オン電圧は低下する。また、オフ時には、
ｐチャネルＭＯＳトランジスタＵＴ２、ＵＴ３、ＵＴ４
をオンすることにより、オン時に蓄積されたキャリアを
引き抜くことができる。後段のバイポーラトランジスタ
に接続されるｐチャネルＭＯＳトランジスタの面積を大
きくしていくことで、ターンオフの際、バイポーラトラ
ンジスタの段数が増してもターンオフストレージ時間の
増加がなく、高速のスイッチングが可能である。
１、実施例２の半導体装置と同様であり、オン時には、
バイポーラトランジスタであるｎｐｎトランジスタＢＴ
１、ＢＴ２、ＢＴ３がオンする。バイポーラトランジス
タの段数を増やすことにより、後段程ベース電流が大き
くなるため、オン電圧は低下する。また、オフ時には、
ｐチャネルＭＯＳトランジスタＵＴ２、ＵＴ３、ＵＴ４
をオンすることにより、オン時に蓄積されたキャリアを
引き抜くことができる。後段のバイポーラトランジスタ
に接続されるｐチャネルＭＯＳトランジスタの面積を大
きくしていくことで、ターンオフの際、バイポーラトラ
ンジスタの段数が増してもターンオフストレージ時間の
増加がなく、高速のスイッチングが可能である。
【００６２】［実施例６］図９は、図１４の等価回路を
モノリシックに実現した本発明第六の実施例の半導体装
置の電極配置図である。図が錯綜するのを避けるため、
多結晶シリコン層からなるゲート電極層は省略し、金属
層からなる電極および配線だけを記載している。細線は
シリコン基板との接触領域を示している。
モノリシックに実現した本発明第六の実施例の半導体装
置の電極配置図である。図が錯綜するのを避けるため、
多結晶シリコン層からなるゲート電極層は省略し、金属
層からなる電極および配線だけを記載している。細線は
シリコン基板との接触領域を示している。
【００６３】ｎチャネルＭＯＳトランジスタＵＴ１のソ
ース電極８と接続された第一段ｎｐｎトランジスタＢＴ
１のベース電極９、第二段ｎｐｎトランジスタＢＴ２の
ベース電極９ａ、第三段ｎｐｎトランジスタＢＴ３のベ
ース電極９ｂがいずれも一層目の金属層で櫛歯状とされ
ているのに対し、各段ｎｐｎトランジスタＢＴ１、ＢＴ
２、ＢＴ３のエミッタ電極１０、１０ａ、１０ｂは、二
層目の金属層としてベース電極９、９ａ、９ｂの上に広
く設けられている。またｐチャネルＭＯＳトランジスタ
ＵＴ２、ＵＴ３、ＵＴ４のソース電極２１、２１ａ、２
１ｂも一層目の金属層で櫛歯状とされているのに対し、
ドレイン電極１１、１１ａ、１１ｂは二層目の金属層と
してそれらのソース電極２１、２１ａ、２１ｂの上に広
く設けられている。１８はゲート電極層に接触して設け
られた金属のゲート電極パッドである。
ース電極８と接続された第一段ｎｐｎトランジスタＢＴ
１のベース電極９、第二段ｎｐｎトランジスタＢＴ２の
ベース電極９ａ、第三段ｎｐｎトランジスタＢＴ３のベ
ース電極９ｂがいずれも一層目の金属層で櫛歯状とされ
ているのに対し、各段ｎｐｎトランジスタＢＴ１、ＢＴ
２、ＢＴ３のエミッタ電極１０、１０ａ、１０ｂは、二
層目の金属層としてベース電極９、９ａ、９ｂの上に広
く設けられている。またｐチャネルＭＯＳトランジスタ
ＵＴ２、ＵＴ３、ＵＴ４のソース電極２１、２１ａ、２
１ｂも一層目の金属層で櫛歯状とされているのに対し、
ドレイン電極１１、１１ａ、１１ｂは二層目の金属層と
してそれらのソース電極２１、２１ａ、２１ｂの上に広
く設けられている。１８はゲート電極層に接触して設け
られた金属のゲート電極パッドである。
【００６４】第三段ｎｐｎトランジスタＢＴ３のエミッ
タ電極１０ｂは、ドレイン電極１１、１１ａ、１１ｂと
は同電位なので一体とされており、両者を接続するため
の配線部分を省略できる。また面積も広いので、別にＥ
端子との接続のための電極パッドを設ける必要が無い。
更に、ダーリントン接続したトランジスタの前段のエミ
ッタ電極と後段のベース電極とを接続する配線に関して
も、二層の金属層として前段のベース電極上に設けるこ
とができることから、チップ面積の利用効率を上げるこ
とができ、この効果はダーリントン接続したトランジス
タの段数が多いほど大きい。
タ電極１０ｂは、ドレイン電極１１、１１ａ、１１ｂと
は同電位なので一体とされており、両者を接続するため
の配線部分を省略できる。また面積も広いので、別にＥ
端子との接続のための電極パッドを設ける必要が無い。
更に、ダーリントン接続したトランジスタの前段のエミ
ッタ電極と後段のベース電極とを接続する配線に関して
も、二層の金属層として前段のベース電極上に設けるこ
とができることから、チップ面積の利用効率を上げるこ
とができ、この効果はダーリントン接続したトランジス
タの段数が多いほど大きい。
【００６５】これらの効果を合わせ、チップサイズの縮
減を図ることができる。本実施例の半導体装置の動作
は、実施例５のものと同様であり、ダーリントン接続の
段数を増やすことにより、オン電圧は低下しする。ま
た、後段のバイポーラトランジスタに接続されるｐチャ
ネルＭＯＳトランジスタの面積を大きくしていくこと
で、ターンオフの際、バイポーラトランジスタの段数が
増してもターンオフストレージ時間の増加がなく、高速
のスイッチングが可能である。
減を図ることができる。本実施例の半導体装置の動作
は、実施例５のものと同様であり、ダーリントン接続の
段数を増やすことにより、オン電圧は低下しする。ま
た、後段のバイポーラトランジスタに接続されるｐチャ
ネルＭＯＳトランジスタの面積を大きくしていくこと
で、ターンオフの際、バイポーラトランジスタの段数が
増してもターンオフストレージ時間の増加がなく、高速
のスイッチングが可能である。
【００６６】図１０（ａ）、（ｂ）、（ｃ）は、それぞ
れユニット化した第一のユニポーラトランジスタ、バイ
ポーラトランジスタ、第二のユニポーラトランジスタの
各部分断面図である。バイポーラトランジスタでは、ベ
ース電極９とエミッタ電極１０とが、第二のユニポーラ
トランジスタではソース電極２１とドレイン電極１１と
がそれぞれ重複する二層の金属層で形成されている。こ
のようなユニットを一次元的或いは二次元的に配列し
て、更に多段のダーリントン接続したトランジスタをも
つ半導体装置にも対応することができる。
れユニット化した第一のユニポーラトランジスタ、バイ
ポーラトランジスタ、第二のユニポーラトランジスタの
各部分断面図である。バイポーラトランジスタでは、ベ
ース電極９とエミッタ電極１０とが、第二のユニポーラ
トランジスタではソース電極２１とドレイン電極１１と
がそれぞれ重複する二層の金属層で形成されている。こ
のようなユニットを一次元的或いは二次元的に配列し
て、更に多段のダーリントン接続したトランジスタをも
つ半導体装置にも対応することができる。
【００６７】［実施例７］図１１は、本発明第七の実施
例の半導体装置の部分断面図である。図３と類似してい
るが、ゲート酸化膜１４、１４ａおよび１４ｂ直下のｎ
ドリフト層２の表面層に、ｐ- 低濃度領域１７が形成さ
れて、ｐチャネルＭＯＳトランジスタＵＴ２、ＵＴ３
は、デプレッション型のＭＯＳトランジスタとなってい
る点が違っている。例えば、ｐ- 低濃度領域１７の表面
濃度は、１×１０16ｃｍ -3であり、拡散深さは３μｍで
ある。
例の半導体装置の部分断面図である。図３と類似してい
るが、ゲート酸化膜１４、１４ａおよび１４ｂ直下のｎ
ドリフト層２の表面層に、ｐ- 低濃度領域１７が形成さ
れて、ｐチャネルＭＯＳトランジスタＵＴ２、ＵＴ３
は、デプレッション型のＭＯＳトランジスタとなってい
る点が違っている。例えば、ｐ- 低濃度領域１７の表面
濃度は、１×１０16ｃｍ -3であり、拡散深さは３μｍで
ある。
【００６８】この半導体装置においても金属電極、配線
とされると金属層が二層とされていて、ベース電極９、
９ａ上にそれぞれエミッタ電極１０、１０ａが形成され
ている。また、ｐチャネルＭＯＳトランジスタＵＴ２の
ソース電極でもあるベース電極９ａ上にドレイン電極１
１が形成されている。このように二層の金属層とするこ
とにより、Ｅ端子に接続されるエミッタ電極１０ａを広
くすることができ、別に電極パッドを設ける必要がな
い。また、ドレイン電極１１、１１ａとエミッタ電極１
０ａとを接続するための配線部分を省略できることか
ら、素子面積を小さくすることができる。
とされると金属層が二層とされていて、ベース電極９、
９ａ上にそれぞれエミッタ電極１０、１０ａが形成され
ている。また、ｐチャネルＭＯＳトランジスタＵＴ２の
ソース電極でもあるベース電極９ａ上にドレイン電極１
１が形成されている。このように二層の金属層とするこ
とにより、Ｅ端子に接続されるエミッタ電極１０ａを広
くすることができ、別に電極パッドを設ける必要がな
い。また、ドレイン電極１１、１１ａとエミッタ電極１
０ａとを接続するための配線部分を省略できることか
ら、素子面積を小さくすることができる。
【００６９】この半導体装置は、オン動作は、実施例３
の半導体装置と同様である。しかしゲートＧへ入力信号
が零のとき、実施例３の半導体装置では、ｐチャネルＭ
ＯＳトランジスタＵＴ２、ＵＴ３はオンしていなかった
のに対して、この実施例４の半導体装置では、ｐチャネ
ルＭＯＳトランジスタＵＴ２、ＵＴ３はオンしている。
従って、ｎｐｎトランジスタＢＴ１、ＢＴ２のベース
は、ＢＴ２のエミッタと短絡されていることになり、オ
フ時のコレクタＣ・エミッタＥ間耐圧の向上を図ること
ができる。
の半導体装置と同様である。しかしゲートＧへ入力信号
が零のとき、実施例３の半導体装置では、ｐチャネルＭ
ＯＳトランジスタＵＴ２、ＵＴ３はオンしていなかった
のに対して、この実施例４の半導体装置では、ｐチャネ
ルＭＯＳトランジスタＵＴ２、ＵＴ３はオンしている。
従って、ｎｐｎトランジスタＢＴ１、ＢＴ２のベース
は、ＢＴ２のエミッタと短絡されていることになり、オ
フ時のコレクタＣ・エミッタＥ間耐圧の向上を図ること
ができる。
【００７０】ｐ- 低濃度領域１７の表面濃度が、ｎドリ
フト層２の不純物濃度より低いと、ゲートＧ・エミッタ
Ｅ間を短絡した状態では、ｐ- 低濃度領域１７が有効な
チャネル領域とならない。そのため、ｎｐｎトランジス
タＢＴ１、ＢＴ２において、ベース電位がエミッタ電位
より高くなり、漏れ電流がトランジスタ動作により増幅
され、耐圧の劣化を生じる。一方、ｐ- 低濃度領域１７
の表面濃度を、ｎドリフト層２の不純物濃度より高くす
ると、ゲートＧ・エミッタＥ短絡状態では、ｐ - 低濃度
領域１７が有効なチャネル領域となる。その結果、ｎｐ
ｎトランジスタＢＴ１、ＢＴ２のベース電位がエミッタ
電位と等しくなるのである。
フト層２の不純物濃度より低いと、ゲートＧ・エミッタ
Ｅ間を短絡した状態では、ｐ- 低濃度領域１７が有効な
チャネル領域とならない。そのため、ｎｐｎトランジス
タＢＴ１、ＢＴ２において、ベース電位がエミッタ電位
より高くなり、漏れ電流がトランジスタ動作により増幅
され、耐圧の劣化を生じる。一方、ｐ- 低濃度領域１７
の表面濃度を、ｎドリフト層２の不純物濃度より高くす
ると、ゲートＧ・エミッタＥ短絡状態では、ｐ - 低濃度
領域１７が有効なチャネル領域となる。その結果、ｎｐ
ｎトランジスタＢＴ１、ＢＴ２のベース電位がエミッタ
電位と等しくなるのである。
【００７１】この実施例７の半導体装置は、オフのため
に必ずしもゲートを負に引く必要が無いが、スイッチン
グ速度をあげるためには、やはり負のゲート信号を与え
る方が良い。 ［実施例８］図１２は、本発明第八の実施例の半導体装
置の部分断面図である。これまでの実施例では、出力段
バイポーラトランジスタがｎｐｎトランジスタであっ
た。この例では、出力段としてのバイポーラトランジス
タがｐｎｐトランジスタＢＴ４となっている。そして、
そのｐｎｐトランジスタＢＴ４のコレクタＣ・ベースＢ
間、エミッタＥ・ベースＢ間に、それぞれｐチャネルＭ
ＯＳトランジスタＵＴ５、ｎチャネルＭＯＳトランジス
タＵＴ６のドレイン・ソースが接続されている。ｐチャ
ネルＭＯＳトランジスタＵＴ５およびｎチャネルＭＯＳ
トランジスタＵＴ６のゲートは共通にされＧ端子となっ
ている。
に必ずしもゲートを負に引く必要が無いが、スイッチン
グ速度をあげるためには、やはり負のゲート信号を与え
る方が良い。 ［実施例８］図１２は、本発明第八の実施例の半導体装
置の部分断面図である。これまでの実施例では、出力段
バイポーラトランジスタがｎｐｎトランジスタであっ
た。この例では、出力段としてのバイポーラトランジス
タがｐｎｐトランジスタＢＴ４となっている。そして、
そのｐｎｐトランジスタＢＴ４のコレクタＣ・ベースＢ
間、エミッタＥ・ベースＢ間に、それぞれｐチャネルＭ
ＯＳトランジスタＵＴ５、ｎチャネルＭＯＳトランジス
タＵＴ６のドレイン・ソースが接続されている。ｐチャ
ネルＭＯＳトランジスタＵＴ５およびｎチャネルＭＯＳ
トランジスタＵＴ６のゲートは共通にされＧ端子となっ
ている。
【００７２】この半導体装置は、コレクタＣ・エミッタ
Ｅ間に電圧が印加されているとき、ゲートＧへの負の入
力信号により、ｐチャネルＭＯＳトランジスタＵＴ５が
オンし、ｐｎｐトランジスタＢＴ４がオンする。ゲート
Ｇへの負の入力信号ては、ｎチャネルＭＯＳトランジス
タＵＴ６はオンしない。次に、ゲートＧへの正の入力信
号により、ｐチャネルＭＯＳトランジスタＵＴ５がオフ
し、ｐｎｐトランジスタＢＴ４がオフする。このとき、
ｎチャネルＭＯＳトランジスタＵＴ６がオンする。
Ｅ間に電圧が印加されているとき、ゲートＧへの負の入
力信号により、ｐチャネルＭＯＳトランジスタＵＴ５が
オンし、ｐｎｐトランジスタＢＴ４がオンする。ゲート
Ｇへの負の入力信号ては、ｎチャネルＭＯＳトランジス
タＵＴ６はオンしない。次に、ゲートＧへの正の入力信
号により、ｐチャネルＭＯＳトランジスタＵＴ５がオフ
し、ｐｎｐトランジスタＢＴ４がオフする。このとき、
ｎチャネルＭＯＳトランジスタＵＴ６がオンする。
【００７３】この半導体装置の動作は、信号の極性が変
わるだけで、基本的に実施例３の半導体装置と同様であ
り、オン時には、バイポーラトランジスタであるｐｎｐ
トランジスタＢＴ４がオンするので、低いオン抵抗とな
る。また、オフ時には、ｎチャネルＭＯＳトランジスタ
ＵＴ６をオンすることにより、ｐｎｐトランジスタＢＴ
４の過剰キャリアを引き抜くことができるので、ストレ
ージ時間を短縮でき、高速動作が可能となる。
わるだけで、基本的に実施例３の半導体装置と同様であ
り、オン時には、バイポーラトランジスタであるｐｎｐ
トランジスタＢＴ４がオンするので、低いオン抵抗とな
る。また、オフ時には、ｎチャネルＭＯＳトランジスタ
ＵＴ６をオンすることにより、ｐｎｐトランジスタＢＴ
４の過剰キャリアを引き抜くことができるので、ストレ
ージ時間を短縮でき、高速動作が可能となる。
【００７４】このように出力段トランジスタはｎｐｎト
ランジスタであってもｐｎｐトランジスタであっても良
い。
ランジスタであってもｐｎｐトランジスタであっても良
い。
【００７５】
【発明の効果】以上説明したように本発明によれば、前
段に第一のユニポーラトランジスタを、後段にバイポー
ラトランジスタを有し、第一のユニポーラトランジスタ
のドレインとソースとをそれぞれバイポーラトランジス
タのコレクタ、ベースに接続し、かつ、第二のユニポー
ラトランジスタのドレインとソースとをそれぞれバイポ
ーラトランジスタのエミッタ、ベースに接続し、第一導
電型の高比抵抗半導体基板を第一のユニポーラトランジ
スタのドレイン層、バイポーラトランジスタのコレクタ
層、第二のユニポーラトランジスタのベース層とした半
導体装置において、ユニポーラトランジスタ、バイポー
ラトランジスタの金属電極とその間の金属の接続配線が
二層以上の金属層からなるものとすることにより、低オ
ン抵抗、高速ターンオフ特性を両立させ、かつチップ面
積を縮減した半導体装置とすることができる。
段に第一のユニポーラトランジスタを、後段にバイポー
ラトランジスタを有し、第一のユニポーラトランジスタ
のドレインとソースとをそれぞれバイポーラトランジス
タのコレクタ、ベースに接続し、かつ、第二のユニポー
ラトランジスタのドレインとソースとをそれぞれバイポ
ーラトランジスタのエミッタ、ベースに接続し、第一導
電型の高比抵抗半導体基板を第一のユニポーラトランジ
スタのドレイン層、バイポーラトランジスタのコレクタ
層、第二のユニポーラトランジスタのベース層とした半
導体装置において、ユニポーラトランジスタ、バイポー
ラトランジスタの金属電極とその間の金属の接続配線が
二層以上の金属層からなるものとすることにより、低オ
ン抵抗、高速ターンオフ特性を両立させ、かつチップ面
積を縮減した半導体装置とすることができる。
【００７６】後段のバイポーラトランジスタは、ダーリ
ントン接続されたトランジスタであってもよく、その場
合はダーリントン接続された各バイポーラトランジスタ
ごとに、対応する第二のユニポーラトランジスタを設
け、各バイポーラトランジスタのベースに各第二のユニ
ポーラトランジスタのソースを接続し、最後段のバイポ
ーラトランジスタのエミッタに各第二のユニポーラトラ
ンジスタのドレインを接続すればよい。
ントン接続されたトランジスタであってもよく、その場
合はダーリントン接続された各バイポーラトランジスタ
ごとに、対応する第二のユニポーラトランジスタを設
け、各バイポーラトランジスタのベースに各第二のユニ
ポーラトランジスタのソースを接続し、最後段のバイポ
ーラトランジスタのエミッタに各第二のユニポーラトラ
ンジスタのドレインを接続すればよい。
【００７７】本発明は、総合的な損失の少ない、スイッ
チング用の半導体装置として、広い耐圧範囲に適用で
き、電力用変換装置等の損失低減および普及に大きな寄
与をなすものである。
チング用の半導体装置として、広い耐圧範囲に適用で
き、電力用変換装置等の損失低減および普及に大きな寄
与をなすものである。
【図１】本発明実施例１の半導体装置の部分断面図
【図２】図１の半導体装置の電極配置図
【図３】本発明実施例２の半導体装置の電極配置図
【図４】本発明実施例３の半導体装置の部分断面図
【図５】図４の半導体装置の電極配置図
【図６】（ａ）は本発明実施例４の半導体装置の電極配
置図、（ｂ）はＡ−Ａ線に沿った断面図
置図、（ｂ）はＡ−Ａ線に沿った断面図
【図７】本発明実施例５の半導体装置の部分断面図
【図８】図７の半導体装置の電極配置図
【図９】本発明実施例６の半導体装置の電極配置図
【図１０】ユニット化したバイポーラトランジスタ、ユ
ニポーラトランジスタの部分断面図
ニポーラトランジスタの部分断面図
【図１１】本発明実施例７の半導体装置の部分断面図
【図１２】本発明実施例８の半導体装置の部分断面図
【図１３】BiMOS Cascodeトランジスタにp-chMOSFET接
続時の等価回路図
続時の等価回路図
【図１４】二段ダーリントントランジスタを有する半導
体装置の等価回路図
体装置の等価回路図
【図１５】三段ダーリントントランジスタを有する半導
体装置の等価回路図
体装置の等価回路図
【図１６】図１４の半導体装置の部分断面図
【図１７】図１４の半導体装置の電極配置図
【図１８】別の二段ダーリントントランジスタを有する
半導体装置の電極配置図
半導体装置の電極配置図
【図１９】三段ダーリントントランジスタを有する半導
体装置の電極配置図
体装置の電極配置図
１ ｎ+ コレクタ層 ２ ｎドリフト層 ３ ｐウェル領域 ４、４ａ、４ｂ ｐベース領域 ５、５ａ、５ｂ ｐ+ ドレイン領域 ６ ｎ+ ソース領域 ７、７ａ、７ｂ ｎ+ エミッタ領域 ８ ソース電極 ９、９ａ、９ｂ ベース電極 １０、１０ａ、１０ｂ エミッタ電極 １１、１１ａ、１１ｂ ドレイン電極 １２ ゲート酸化膜 １３ ゲート電極層 １４ ゲート酸化膜 １５、１５ａ、１５ｂ ゲート電極層 １６ コレクタ電極 １７ ｐ- 低濃度領域 １８ ゲート電極パッド １９ エミッタ電極パッド ２０、２０ａ、２０ｂ、２０ｃ 絶縁膜 ２１、２１ａ、２１ｂ ソース電極 Ｂ ベース Ｃ コレクタ Ｅ エミッタ Ｇ ゲート ＢＴ バイポーラトランジスタ ＵＴ ユニポーラトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/331 29/73
Claims (8)
- 【請求項１】前段に第一のユニポーラトランジスタを、
後段にバイポーラトランジスタを有し、第一のユニポー
ラトランジスタのドレインとソースとをそれぞれバイポ
ーラトランジスタのコレクタ、ベースに接続し、かつ、
第二のユニポーラトランジスタのドレインとソースとを
それぞれバイポーラトランジスタのエミッタ、ベースに
接続し、第一導電型の高比抵抗半導体基板を第一のユニ
ポーラトランジスタのドレイン層、バイポーラトランジ
スタのコレクタ層、第二のユニポーラトランジスタのベ
ース層とした半導体装置において、ユニポーラトランジ
スタ、バイポーラトランジスタの金属電極とその間の金
属の接続配線が二層以上の金属層からなること特徴とす
る半導体装置。 - 【請求項２】二層以上の金属層が少なくとも一部で絶縁
されることを特徴とする請求項１記載の半導体装置。 - 【請求項３】後段のバイポーラトランジスタがダーリン
トン接続されたトランジスタであり、そのダーリントン
接続された各バイポーラトランジスタごとに対応する第
二のユニポーラトランジスタを有し、各バイポーラトラ
ンジスタのベースに各第二のユニポーラトランジスタの
ソースを接続し、最後段のバイポーラトランジスタのエ
ミッタに各第二のユニポーラトランジスタのドレインを
接続することを特徴とする請求項２記載の半導体装置。 - 【請求項４】第一のユニポーラトランジスタのゲートと
第二のユニポーラトランジスタのゲートとを接続するこ
とを特徴とする請求項１ないし３のいずれかに記載の半
導体装置。 - 【請求項５】第一のユニポーラトランジスタがｎチャネ
ルＭＯＳトランジスタであり、第二のユニポーラトラン
ジスタがｐチャネルＭＯＳトランジスタであり、バイポ
ーラトランジスタがｎｐｎトランジスタであることを特
徴とする請求項４記載の半導体装置。 - 【請求項６】第一のユニポーラトランジスタがｐチャネ
ルＭＯＳトランジスタであり、第二のユニポーラトラン
ジスタがｎチャネルＭＯＳトランジスタであり、バイポ
ーラトランジスタがｐｎｐトランジスタであることを特
徴とする前記請求項４記載の半導体装置。 - 【請求項７】バイポーラトランジスタのエミッタ領域の
接合深さが、第一のユニポーラトランジスタのソース領
域のそれより深いことを特徴とする請求項５または６に
記載の半導体装置。 - 【請求項８】第一のユニポーラトランジスタがエンハン
スメント型であり、第二のユニポーラトランジスタがデ
プレッシヨン型であることを特徴とする請求項５ないし
７のいずれかに記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10124896A JPH11330455A (ja) | 1998-05-07 | 1998-05-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10124896A JPH11330455A (ja) | 1998-05-07 | 1998-05-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11330455A true JPH11330455A (ja) | 1999-11-30 |
Family
ID=14896794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10124896A Withdrawn JPH11330455A (ja) | 1998-05-07 | 1998-05-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11330455A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005136290A (ja) * | 2003-10-31 | 2005-05-26 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| US8115256B2 (en) | 2006-08-31 | 2012-02-14 | Sanyo Electric Co., Ltd. | Semiconductor device |
-
1998
- 1998-05-07 JP JP10124896A patent/JPH11330455A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005136290A (ja) * | 2003-10-31 | 2005-05-26 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| US8115256B2 (en) | 2006-08-31 | 2012-02-14 | Sanyo Electric Co., Ltd. | Semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20031225 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040116 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040127 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20040331 |