JPH0237110B2 - - Google Patents
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- JPH0237110B2 JPH0237110B2 JP57136261A JP13626182A JPH0237110B2 JP H0237110 B2 JPH0237110 B2 JP H0237110B2 JP 57136261 A JP57136261 A JP 57136261A JP 13626182 A JP13626182 A JP 13626182A JP H0237110 B2 JPH0237110 B2 JP H0237110B2
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- JP
- Japan
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- semiconductor switch
- switch element
- mos
- pole
- current
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- 239000004065 semiconductor Substances 0.000 claims description 19
- 238000009792 diffusion process Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 4
- 239000000969 carrier Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 239000002131 composite material Substances 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/567—Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT
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- Engineering & Computer Science (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明は半導体スイツチ素子に関する。
従来、半導体スイツチ素子として最も多用され
ているバイポーラ・トランジスタにおいて、大き
な電流、電圧を扱う場合、次のような欠点を有し
ていた。
ているバイポーラ・トランジスタにおいて、大き
な電流、電圧を扱う場合、次のような欠点を有し
ていた。
(1) 電流分布が不均一で、局部的に電流が集中す
るため、有効なエミツタ面積が減り（たとえば
GTOと比較して40％）、その利用効率が悪い。
このためチツプ面積が大型化し、コスト高とな
つていた。
るため、有効なエミツタ面積が減り（たとえば
GTOと比較して40％）、その利用効率が悪い。
このためチツプ面積が大型化し、コスト高とな
つていた。
(2) 電流の不均一性に基づきエミツタ・ベース間
のバイアス条記も不均一となり、スイツチ・オ
フ時の過剰キヤリアを引抜く動作が場所によつ
て緩慢になり、高スピードが得られなかつた。
のバイアス条記も不均一となり、スイツチ・オ
フ時の過剰キヤリアを引抜く動作が場所によつ
て緩慢になり、高スピードが得られなかつた。
このようなバイポーラ・トランジスタに対して
MOS・トランジスタにおいては、ON抵抗が大
きく、大電流密度を扱うことが困難であり、しか
も耐圧を高めることが難しいという欠点があつ
た。
MOS・トランジスタにおいては、ON抵抗が大
きく、大電流密度を扱うことが困難であり、しか
も耐圧を高めることが難しいという欠点があつ
た。
本発明の目的は、このような欠点に鑑みてなさ
れたものであり、バイポーラ・トランジスタにお
ける電流密度の不均一性を、エミツタに直列に接
続したMOS・トランジスタのON抵抗によつて
エミツタ面全面に均一に分布させることにより、
エミツタの面積利用率を上げ、チツプ面積を縮小
し低コスト化を図るとともに、高速スイツチング
を可能とした半導体スイツチ素子を提供するもの
である。
れたものであり、バイポーラ・トランジスタにお
ける電流密度の不均一性を、エミツタに直列に接
続したMOS・トランジスタのON抵抗によつて
エミツタ面全面に均一に分布させることにより、
エミツタの面積利用率を上げ、チツプ面積を縮小
し低コスト化を図るとともに、高速スイツチング
を可能とした半導体スイツチ素子を提供するもの
である。
以下、実施例を用いて本発明を詳細に説明す
る。
る。
第１図は本発明による半導体スイツチ素子の一
実施例を示す回路図である。同図において、バイ
ポーラ・トランジスタ１があり、このバイポー
ラ・トランジスタ１はコレクタ１c、ベース１b、
エミツタ１e1〜１eoを有する。ここでエミツタ１e
１〜１eoはマルチ構造となつているものである。
一方、エンハンスメント型のMOS・トランジス
タ２1〜２oがあり、前記バイポーラ・トランジス
タ１のエミツタ１e1〜１eoはそれぞれ、ドレイン
２d1〜２doに接続されている。また、MOS・トラ
ンジスタ２1〜２oの各ゲートは共通接続され、Ｇ
極として取出され、また各ソース２e1〜２eoも共
通接続されてＥ極として取出されている。
実施例を示す回路図である。同図において、バイ
ポーラ・トランジスタ１があり、このバイポー
ラ・トランジスタ１はコレクタ１c、ベース１b、
エミツタ１e1〜１eoを有する。ここでエミツタ１e
１〜１eoはマルチ構造となつているものである。
一方、エンハンスメント型のMOS・トランジス
タ２1〜２oがあり、前記バイポーラ・トランジス
タ１のエミツタ１e1〜１eoはそれぞれ、ドレイン
２d1〜２doに接続されている。また、MOS・トラ
ンジスタ２1〜２oの各ゲートは共通接続され、Ｇ
極として取出され、また各ソース２e1〜２eoも共
通接続されてＥ極として取出されている。
このような回路からなる半導体スイツチ素子
は、たとえば第２図のような構成からなつてい
る。N+型半導体基板１０上にN-型層１１が形成
され、このN-型層１１上にはＰ型層１２が形成
されている。また、前記N+型半導体基板１０の
裏面にはたとえば蒸着等により金属層９が被着さ
れ、Ｃ極を構成している。前記Ｐ型層１２の主表
面には選択的にＮ型拡散層１３が複数個形成さ
れ、またこのＮ型拡散層１３内にはＰ型拡散層１
４、さらにこのＰ型拡散層１４内にはN+型拡散
層１５が形成されている。ここで、前記Ｎ型拡散
層１３はバイポーラ・トランジスタのエミツタと
MOS・トランジスタのドレインを兼ねており、
それらは共通接続されたものとなつている。各Ｎ
型拡散層１３の間のＰ型層１２からは電極１８が
引き出され、これらは共通接続されてＢ極となつ
ている。また、各N+型拡散層１５からは電極１
７が引き出され、これらは共通接続されてＥ極と
なつている。さらに、前記電極１８と１７との間
のＰ型拡散層１４上の領域には絶縁膜１９を介し
てゲート電極１６が形成され、これらは共通接続
されてＧ極となつている。
は、たとえば第２図のような構成からなつてい
る。N+型半導体基板１０上にN-型層１１が形成
され、このN-型層１１上にはＰ型層１２が形成
されている。また、前記N+型半導体基板１０の
裏面にはたとえば蒸着等により金属層９が被着さ
れ、Ｃ極を構成している。前記Ｐ型層１２の主表
面には選択的にＮ型拡散層１３が複数個形成さ
れ、またこのＮ型拡散層１３内にはＰ型拡散層１
４、さらにこのＰ型拡散層１４内にはN+型拡散
層１５が形成されている。ここで、前記Ｎ型拡散
層１３はバイポーラ・トランジスタのエミツタと
MOS・トランジスタのドレインを兼ねており、
それらは共通接続されたものとなつている。各Ｎ
型拡散層１３の間のＰ型層１２からは電極１８が
引き出され、これらは共通接続されてＢ極となつ
ている。また、各N+型拡散層１５からは電極１
７が引き出され、これらは共通接続されてＥ極と
なつている。さらに、前記電極１８と１７との間
のＰ型拡散層１４上の領域には絶縁膜１９を介し
てゲート電極１６が形成され、これらは共通接続
されてＧ極となつている。
このように構成した半導体スイツチ素子は次の
ようにして使用される。第３図に示すように、半
導体スイツチ素子３のＣ極に負荷４を接続しこの
負荷４の他端と、接地されたＥ極との間に電源５
を接続する。半導体スイツチ素子３のＢ極には電
源６から抵抗８を介してバイアス電流が与えられ
るようにする。また、半導体スイツチ素子３のＧ
極には、たとえばMOS・LSI等からなるゲート
７から論理出力が与えられる。
ようにして使用される。第３図に示すように、半
導体スイツチ素子３のＣ極に負荷４を接続しこの
負荷４の他端と、接地されたＥ極との間に電源５
を接続する。半導体スイツチ素子３のＢ極には電
源６から抵抗８を介してバイアス電流が与えられ
るようにする。また、半導体スイツチ素子３のＧ
極には、たとえばMOS・LSI等からなるゲート
７から論理出力が与えられる。
このような接続において、Ｇ極に信号電圧が印
加されないときはＮチヤンネルエンハンスメント
MOS・トランジスタ２1〜oはOFF状態となつてい
る。このため、バイポーラ・トランジスタ１はカ
ツトオフ状態を保つことになる。Ｇ極に信号電圧
が加わると、MOS・トランジスタ１は抵抗８を
介して供給されるバイアス電流で駆動されONと
なる。
加されないときはＮチヤンネルエンハンスメント
MOS・トランジスタ２1〜oはOFF状態となつてい
る。このため、バイポーラ・トランジスタ１はカ
ツトオフ状態を保つことになる。Ｇ極に信号電圧
が加わると、MOS・トランジスタ１は抵抗８を
介して供給されるバイアス電流で駆動されONと
なる。
この際、エミツタ１e1〜１eoに接続された
MOS・トランジスタのソース・ドレイン間は多
数キヤリア伝導状態となりreは数十ΩのON抵抗
となる。この結果、エミツタ電流は ie＝is（eq/kT(V-iere)−１） …(1) となり、温度影響によるieの依存性がreの大にと
もなつて小さくすることができる。このことは熱
−電流の正帰還作用を小さくすることができ、電
流の局部集中を避けることができる。このため、
エミツタ面積の有効使用効率を向上でき、同じ電
流容量のものを小面積で実現することができる。
また、電流分布が均一化された結果、ベース層に
おける蓄積キヤリア量も各エミツタ・ベース接合
で均一化され、スイツチ・オフ時にその消滅も単
位面積当り平均速度で進行するため高速に行なわ
れるようになる。
MOS・トランジスタのソース・ドレイン間は多
数キヤリア伝導状態となりreは数十ΩのON抵抗
となる。この結果、エミツタ電流は ie＝is（eq/kT(V-iere)−１） …(1) となり、温度影響によるieの依存性がreの大にと
もなつて小さくすることができる。このことは熱
−電流の正帰還作用を小さくすることができ、電
流の局部集中を避けることができる。このため、
エミツタ面積の有効使用効率を向上でき、同じ電
流容量のものを小面積で実現することができる。
また、電流分布が均一化された結果、ベース層に
おける蓄積キヤリア量も各エミツタ・ベース接合
で均一化され、スイツチ・オフ時にその消滅も単
位面積当り平均速度で進行するため高速に行なわ
れるようになる。
以上述べたように、本実施例の半導体スイツチ
素子はMOSトランジスタに駆動入力を与える構
成であるため、直流的な入力インピーダンスはほ
ぼ無限大であり、LSIその他のMOS論理素子で
直接駆動が可能となる。またMOS・トランジス
タ、バイポーラ・トランジスタ、あるいは他の複
合素子に比べて次の利点があることが判る。
素子はMOSトランジスタに駆動入力を与える構
成であるため、直流的な入力インピーダンスはほ
ぼ無限大であり、LSIその他のMOS論理素子で
直接駆動が可能となる。またMOS・トランジス
タ、バイポーラ・トランジスタ、あるいは他の複
合素子に比べて次の利点があることが判る。
(1) MOS・パワートランジスタに比べ、出力段
がバイポーラトランジスタであるため、飽和電
圧が低く、かつ大電流容量のものが得られる。
がバイポーラトランジスタであるため、飽和電
圧が低く、かつ大電流容量のものが得られる。
(2) MOS・パワートランジスタ、MOS入力バイ
ポーラトランジスタに比べ、MOSトランジス
タは負荷電圧に耐える必要がなく、極めて低耐
圧で済むため、高耐圧空乏層（N-層）が無く、
したがつて、同層の容量が入力容量とならず、
交流的にも高インピーダンスにでき、容量負荷
が小さくなり、論理素子で低電圧に、しかも高
速に駆動できる。
ポーラトランジスタに比べ、MOSトランジス
タは負荷電圧に耐える必要がなく、極めて低耐
圧で済むため、高耐圧空乏層（N-層）が無く、
したがつて、同層の容量が入力容量とならず、
交流的にも高インピーダンスにでき、容量負荷
が小さくなり、論理素子で低電圧に、しかも高
速に駆動できる。
(3) バイポーラ素子に比べ、入力インピーダンス
が高く駆動が容易、かつ電流分布が平均化して
いるため、有効エミツタ面積が広く、同電流定
格の素子を小型、低コストで実現できる。
が高く駆動が容易、かつ電流分布が平均化して
いるため、有効エミツタ面積が広く、同電流定
格の素子を小型、低コストで実現できる。
本実施例では、第２図に示すように、Ｐ型拡散
層１４およびN+型拡散層１５が形成されるＮ型
拡散層１３は複数個独立に形成されたものである
が、これを互いに接続し、第４図に示すように、
これをたとえば蛇行状に形成して形成するように
してもよいことはいうまでもない。
層１４およびN+型拡散層１５が形成されるＮ型
拡散層１３は複数個独立に形成されたものである
が、これを互いに接続し、第４図に示すように、
これをたとえば蛇行状に形成して形成するように
してもよいことはいうまでもない。
以上述べたように、本発明による半導体スイツ
チ素子によれば、エミツタの面積利用率を上げ、
チツプ面積を縮小し低コストを図るとともに、高
速スイツチングを可能にすることができる。
チ素子によれば、エミツタの面積利用率を上げ、
チツプ面積を縮小し低コストを図るとともに、高
速スイツチングを可能にすることができる。
第１図は本発明による半導体スイツチ素子の一
実施例を示す回路図、第２図は前記半導体スイツ
チ素子の一実施例構造を示す断面図、第３図は前
記半導体スイツチ素子の駆動方法を示す回路図、
第４図は前記半導体スイツチ素子の他の実施例を
示す断面図である。 １……バイポーラ・トランジスタ、３……半導
体スイツチ素子、４……負荷、５，６……電源、
７……ゲート、８……抵抗。
実施例を示す回路図、第２図は前記半導体スイツ
チ素子の一実施例構造を示す断面図、第３図は前
記半導体スイツチ素子の駆動方法を示す回路図、
第４図は前記半導体スイツチ素子の他の実施例を
示す断面図である。 １……バイポーラ・トランジスタ、３……半導
体スイツチ素子、４……負荷、５，６……電源、
７……ゲート、８……抵抗。
Claims (1)
- １ バイポーラ・トランジスタに複数のエミツタ
を形成し、該エミツタと同数のMOS・トランジ
スタの各ドレインに前記エミツタを接続するとと
もに、前記複数のMOS・トランジスタのゲート
およびソースをそれぞれ共通に接続したことを特
徴とする半導体スイツチ素子。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57136261A JPS5927569A (ja) | 1982-08-06 | 1982-08-06 | 半導体スイツチ素子 |
| US06/518,696 US4585962A (en) | 1982-08-06 | 1983-07-29 | Semiconductor switching device utilizing bipolar and MOS elements |
| DE19833328407 DE3328407A1 (de) | 1982-08-06 | 1983-08-05 | Halbleiterschaltanordnung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57136261A JPS5927569A (ja) | 1982-08-06 | 1982-08-06 | 半導体スイツチ素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5927569A JPS5927569A (ja) | 1984-02-14 |
| JPH0237110B2 true JPH0237110B2 (ja) | 1990-08-22 |
Family
ID=15171045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57136261A Granted JPS5927569A (ja) | 1982-08-06 | 1982-08-06 | 半導体スイツチ素子 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4585962A (ja) |
| JP (1) | JPS5927569A (ja) |
| DE (1) | DE3328407A1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2190539A (en) * | 1986-05-16 | 1987-11-18 | Philips Electronic Associated | Semiconductor devices |
| US4999519A (en) * | 1987-12-04 | 1991-03-12 | Hitachi Vlsi Engineering Corporation | Semiconductor circuit with low power consumption having emitter-coupled logic or differential amplifier |
| JPH01261023A (ja) * | 1988-04-12 | 1989-10-18 | Hitachi Ltd | 半導体集積回路装置 |
| JP2656537B2 (ja) * | 1988-04-13 | 1997-09-24 | 株式会社日立製作所 | 電力用半導体装置 |
| JPH0831541B2 (ja) * | 1989-02-16 | 1996-03-27 | 株式会社東芝 | 半導体集積回路 |
| US5262689A (en) * | 1991-10-24 | 1993-11-16 | Harris Corporation | BIMOS current driver circuit |
| US5317208A (en) * | 1992-05-12 | 1994-05-31 | International Business Machines Corporation | Integrated circuit employing inverse transistors |
| JP5744463B2 (ja) * | 2010-10-14 | 2015-07-08 | キヤノン株式会社 | 光電変換装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3018542A1 (de) * | 1980-05-14 | 1981-11-19 | Siemens AG, 1000 Berlin und 8000 München | Thyristor mit steuerbarem emitter-kurzschluss und verfahren zu seinem betrieb |
| DE3018499A1 (de) * | 1980-05-14 | 1981-11-19 | Siemens AG, 1000 Berlin und 8000 München | Halbleiterbauelement |
| SE8107136L (sv) * | 1980-12-02 | 1982-06-03 | Gen Electric | Styrelektrodforsedd likriktaranordning |
| DE3118293A1 (de) * | 1981-05-08 | 1982-12-02 | Siemens AG, 1000 Berlin und 8000 München | Thyristor mit verbessertem schaltverhalten und verfahren zu seinem betrieb |
-
1982
- 1982-08-06 JP JP57136261A patent/JPS5927569A/ja active Granted
-
1983
- 1983-07-29 US US06/518,696 patent/US4585962A/en not_active Expired - Fee Related
- 1983-08-05 DE DE19833328407 patent/DE3328407A1/de active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5927569A (ja) | 1984-02-14 |
| DE3328407A1 (de) | 1984-03-01 |
| DE3328407C2 (ja) | 1988-03-24 |
| US4585962A (en) | 1986-04-29 |
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