JPH05175491A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH05175491A JPH05175491A JP3338205A JP33820591A JPH05175491A JP H05175491 A JPH05175491 A JP H05175491A JP 3338205 A JP3338205 A JP 3338205A JP 33820591 A JP33820591 A JP 33820591A JP H05175491 A JPH05175491 A JP H05175491A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66363—Thyristors
- H01L29/66371—Thyristors structurally associated with another device, e.g. built-in diode
- H01L29/66378—Thyristors structurally associated with another device, e.g. built-in diode the other device being a controlling field-effect device
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- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
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- H01L29/7455—Gate-turn-off devices with turn-off by field effect produced by an insulated gate structure
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Abstract
(57)【要約】
【目的】 特性を悪化させることなく、最大可制御電流
の増大、保持電流の減少を図った半導体装置及びその製
造方法を得る 【構成】 Ｎ- エピタキシャル層２上のゲート電極５，
５間に、トランジスタ形成領域３、Ｐ拡散領域１５がそ
れぞれ絶縁膜４を介して選択的に形成される。トランジ
スタ形成領域３において、Ｐ拡散領域１１上にＮ+ 拡散
領域１２が形成され、Ｎ+ 拡散領域１２上にＰ拡散領域
１３が形成され、Ｐ拡散領域１３の表面にＮ+ 拡散領域
１４が選択的に形成される。そして、Ｐ拡散領域１３、
Ｎ+ 拡散領域１４及びＰ拡散領域１５上にカソード電極
７が形成され、Ｐ+ 基板１の他方主面上にアノード電極
８が形成される。 【効果】 電極７，８間の電流増加によってもラッチア
ップ現象は生じない等の構造的特徴により、最大可制御
電流の増大、保持電流の減少が図れる。
の増大、保持電流の減少を図った半導体装置及びその製
造方法を得る 【構成】 Ｎ- エピタキシャル層２上のゲート電極５，
５間に、トランジスタ形成領域３、Ｐ拡散領域１５がそ
れぞれ絶縁膜４を介して選択的に形成される。トランジ
スタ形成領域３において、Ｐ拡散領域１１上にＮ+ 拡散
領域１２が形成され、Ｎ+ 拡散領域１２上にＰ拡散領域
１３が形成され、Ｐ拡散領域１３の表面にＮ+ 拡散領域
１４が選択的に形成される。そして、Ｐ拡散領域１３、
Ｎ+ 拡散領域１４及びＰ拡散領域１５上にカソード電極
７が形成され、Ｐ+ 基板１の他方主面上にアノード電極
８が形成される。 【効果】 電極７，８間の電流増加によってもラッチア
ップ現象は生じない等の構造的特徴により、最大可制御
電流の増大、保持電流の減少が図れる。
Description
【０００１】
【産業上の利用分野】この発明はＥＳＴ（Emitter Swit
ched Thyristor）等の制御電極に電圧を付与することに
より動作する半導体装置に関する。
ched Thyristor）等の制御電極に電圧を付与することに
より動作する半導体装置に関する。
【０００２】
【従来の技術】図１８は従来のＥＳＴの構成を示す断面
図である。同図に示すように、Ｐ+ 基板５１の一方主面
上にＮ- エピタキシャル層５２が形成され、Ｎ- エピタ
キシャル層５２の表面にＰ拡散領域５３が形成され、Ｐ
拡散領域５３の表面にＮ+ 拡散領域５４ａ，５４ｂ及び
５４ｃがそれぞれ選択的に形成される。
図である。同図に示すように、Ｐ+ 基板５１の一方主面
上にＮ- エピタキシャル層５２が形成され、Ｎ- エピタ
キシャル層５２の表面にＰ拡散領域５３が形成され、Ｐ
拡散領域５３の表面にＮ+ 拡散領域５４ａ，５４ｂ及び
５４ｃがそれぞれ選択的に形成される。
【０００３】そして、Ｎ- エピタキシャル層５２，Ｎ+
拡散領域５４ａ間のＰ拡散領域５３上に絶縁膜５６を介
してゲート電極５５ａが形成され、拡散領域５４ｂ，５
４ｃ間のＰ拡散領域５３上に絶縁膜５６を介してゲート
電極５５ｂが形成される。これらのゲート電極５５ａ及
び５５ｂはポリシリコンからなる。また、アルミ・シリ
コンで形成されたカソード電極５７が、Ｎ+ 拡散領域５
４ｂ、５４ｃ及びＮ+ 拡散領域５４ｂ，５４ｃ間のＰ拡
散領域５３上に直接形成され、金属のアノード電極５８
がＰ+ 基板５１の他方主面上に直接形成される。
拡散領域５４ａ間のＰ拡散領域５３上に絶縁膜５６を介
してゲート電極５５ａが形成され、拡散領域５４ｂ，５
４ｃ間のＰ拡散領域５３上に絶縁膜５６を介してゲート
電極５５ｂが形成される。これらのゲート電極５５ａ及
び５５ｂはポリシリコンからなる。また、アルミ・シリ
コンで形成されたカソード電極５７が、Ｎ+ 拡散領域５
４ｂ、５４ｃ及びＮ+ 拡散領域５４ｂ，５４ｃ間のＰ拡
散領域５３上に直接形成され、金属のアノード電極５８
がＰ+ 基板５１の他方主面上に直接形成される。
【０００４】図１９は、図１８で示したＥＳＴの動作説
明用の模式断面図である。以下、同図を参照してＥＳＴ
の動作の説明を行う。
明用の模式断面図である。以下、同図を参照してＥＳＴ
の動作の説明を行う。
【０００５】カソード電極５７とゲート電極５５（５５
ａ及び５５ｂ）とを同電位にして、アノード電極５８の
電位を上昇させると、Ｐ拡散領域５３とＮ- エピタキシ
ャル層５２とのＰＮ接合から空乏層のびて、電圧を保持
する。
ａ及び５５ｂ）とを同電位にして、アノード電極５８の
電位を上昇させると、Ｐ拡散領域５３とＮ- エピタキシ
ャル層５２とのＰＮ接合から空乏層のびて、電圧を保持
する。
【０００６】この状態において、カソード電極５７に対
するゲート電極５５の電圧を上昇させると、ゲート電極
５５ａ及び５５ｂ直下のＰ拡散領域５３の表面領域５３
ａ及び５３ｂがそれぞれＮ反転する。その結果、破線矢
印で示すように、電子がＮ+ 拡散領域５４ａからＮ- エ
ピタキシャル層５２に流れ出すとともに、実線矢印で示
すように、Ｐ+ 基板５１からホールがＮ- エピタキシャ
ル層５２を介してＰ拡散領域５３に注入される。
するゲート電極５５の電圧を上昇させると、ゲート電極
５５ａ及び５５ｂ直下のＰ拡散領域５３の表面領域５３
ａ及び５３ｂがそれぞれＮ反転する。その結果、破線矢
印で示すように、電子がＮ+ 拡散領域５４ａからＮ- エ
ピタキシャル層５２に流れ出すとともに、実線矢印で示
すように、Ｐ+ 基板５１からホールがＮ- エピタキシャ
ル層５２を介してＰ拡散領域５３に注入される。
【０００７】Ｐ拡散領域５３に流れ込んだホールのう
ち、Ｎ+ 拡散領域５４ｂ，５４ｃ直下のＰ拡散領域５３
に流れ込んだホールは、実線矢印で示すように、Ｐ拡散
領域５３内を横にながれカソード電極５７に達する。こ
の時、Ｎ+ 拡散領域５４ｃ直下のＰ拡散領域５３による
抵抗Ｒ１により、Ｎ+ 拡散領域５４ｃ直下のＰ拡散領域
５３の電位がカソード電極５７に対して上昇する。一
方、Ｎ+ 拡散領域５４ｃがＮ+ 拡散領域５４ｂ及びＮ反
転したＰ拡散領域５３ｂを介してカソード電極５７と電
気的に接続されるため、Ｎ+ 拡散領域５４ｃのゲート電
極５７に対する電位上昇はかなり小さい。
ち、Ｎ+ 拡散領域５４ｂ，５４ｃ直下のＰ拡散領域５３
に流れ込んだホールは、実線矢印で示すように、Ｐ拡散
領域５３内を横にながれカソード電極５７に達する。こ
の時、Ｎ+ 拡散領域５４ｃ直下のＰ拡散領域５３による
抵抗Ｒ１により、Ｎ+ 拡散領域５４ｃ直下のＰ拡散領域
５３の電位がカソード電極５７に対して上昇する。一
方、Ｎ+ 拡散領域５４ｃがＮ+ 拡散領域５４ｂ及びＮ反
転したＰ拡散領域５３ｂを介してカソード電極５７と電
気的に接続されるため、Ｎ+ 拡散領域５４ｃのゲート電
極５７に対する電位上昇はかなり小さい。
【０００８】したがって、Ｐ拡散領域５３を流れるホー
ルが増大してくると、Ｎ+ 拡散領域５４ｃとＰ拡散領域
５３との間が順バイアスされ、電子がＰ拡散領域５３を
通ってＮ- エピタキシャル層５２に注入されてくる。そ
の結果、Ｎ+ 拡散領域５４ｃ、Ｐ拡散領域５３、Ｎ- エ
ピタキシャル層５２及びＰ+ 基板１で構成されるサイリ
スタが動作状態となりサイリスタ動作に入る。このサイ
リスタ動作によりＥＳＴのオン状態でのオン抵抗値を十
分低くすることができる。また、サイリスタ動作が動作
状態になるように、抵抗Ｒ１の抵抗値は十分大きな値に
設定される。
ルが増大してくると、Ｎ+ 拡散領域５４ｃとＰ拡散領域
５３との間が順バイアスされ、電子がＰ拡散領域５３を
通ってＮ- エピタキシャル層５２に注入されてくる。そ
の結果、Ｎ+ 拡散領域５４ｃ、Ｐ拡散領域５３、Ｎ- エ
ピタキシャル層５２及びＰ+ 基板１で構成されるサイリ
スタが動作状態となりサイリスタ動作に入る。このサイ
リスタ動作によりＥＳＴのオン状態でのオン抵抗値を十
分低くすることができる。また、サイリスタ動作が動作
状態になるように、抵抗Ｒ１の抵抗値は十分大きな値に
設定される。
【０００９】次に、カソード電極５７に対するゲート電
極５５の電圧を下降させると、Ｐ拡散領域５３ａ及び５
３ｂのＮ反転状態が解消されるため、Ｎ- エピタキシャ
ル層５２に注入されたホールはＮ- エピタキシャル層５
２内での再結合、Ｐ拡散領域５３への流入で消滅しオフ
状態となる。
極５５の電圧を下降させると、Ｐ拡散領域５３ａ及び５
３ｂのＮ反転状態が解消されるため、Ｎ- エピタキシャ
ル層５２に注入されたホールはＮ- エピタキシャル層５
２内での再結合、Ｐ拡散領域５３への流入で消滅しオフ
状態となる。
【００１０】ここで、Ｎ+ 拡散領域５３ｂ下のＰ拡散領
域５３の抵抗Ｒ２の抵抗値は十分低く設計されている
が、オン状態でＰ拡散領域５３に注入されるホール電流
がさらに増大すると、抵抗Ｒ２による電位上昇によりＮ
+ 拡散領域５４ｂとＰ拡散領域５３との間が順バイアス
され、Ｎ+ 拡散領域５４ｂ、Ｐ拡散領域５３、Ｎ- エピ
タキシャル層５２及びＰ+ 基板５１で構成される寄生サ
イリスタが動作状態となり、サイリスタ動作に入ってし
まう。一度、寄生サイリスタが動作してしまうと、ゲー
ト電極５５で、電極５７，５８間に流れる電流をオフさ
せることが不可能なラッチアップ状態となる。
域５３の抵抗Ｒ２の抵抗値は十分低く設計されている
が、オン状態でＰ拡散領域５３に注入されるホール電流
がさらに増大すると、抵抗Ｒ２による電位上昇によりＮ
+ 拡散領域５４ｂとＰ拡散領域５３との間が順バイアス
され、Ｎ+ 拡散領域５４ｂ、Ｐ拡散領域５３、Ｎ- エピ
タキシャル層５２及びＰ+ 基板５１で構成される寄生サ
イリスタが動作状態となり、サイリスタ動作に入ってし
まう。一度、寄生サイリスタが動作してしまうと、ゲー
ト電極５５で、電極５７，５８間に流れる電流をオフさ
せることが不可能なラッチアップ状態となる。
【００１１】図２０は、図１８及び図１９で示したＥＳ
Ｔの等価回路を示す回路図である。同図において、Ｔ１
はＮ+ 拡散領域５４ｃ、Ｐ拡散領域５３及びＮ- エピタ
キシャル層５２からなるＮＰＮバイポーラトランジス
タ、Ｔ２はＰ+ 基板５１、Ｎ- エピタキシャル層５２及
びＰ拡散領域５３からなるＰＮＰバイポーラトランジス
タ、Ｔ３はＮ+ 拡散領域５４ｂ、Ｐ拡散領域５３及びＮ
- エピタキシャル層５２からなるＮＰＮバイポーラトラ
ンジスタである。また、Ｑ１はＮ+ 拡散領域５４ａ、Ｐ
拡散領域５３ａ、Ｎ- エピタキシャル層５２及びゲート
電極５５ａからなるＮＭＯＳトランジスタ、Ｑ２はＮ+
拡散領域５４ｂ、Ｐ拡散領域５３ｂ、Ｎ+ 拡散領域５４
ｃ及びゲート電極５５ｂからなるＮＭＯＳトランジスタ
である。
Ｔの等価回路を示す回路図である。同図において、Ｔ１
はＮ+ 拡散領域５４ｃ、Ｐ拡散領域５３及びＮ- エピタ
キシャル層５２からなるＮＰＮバイポーラトランジス
タ、Ｔ２はＰ+ 基板５１、Ｎ- エピタキシャル層５２及
びＰ拡散領域５３からなるＰＮＰバイポーラトランジス
タ、Ｔ３はＮ+ 拡散領域５４ｂ、Ｐ拡散領域５３及びＮ
- エピタキシャル層５２からなるＮＰＮバイポーラトラ
ンジスタである。また、Ｑ１はＮ+ 拡散領域５４ａ、Ｐ
拡散領域５３ａ、Ｎ- エピタキシャル層５２及びゲート
電極５５ａからなるＮＭＯＳトランジスタ、Ｑ２はＮ+
拡散領域５４ｂ、Ｐ拡散領域５３ｂ、Ｎ+ 拡散領域５４
ｃ及びゲート電極５５ｂからなるＮＭＯＳトランジスタ
である。
【００１２】ＮＭＯＳトランジスタＱ１及びＱ２はＥＳ
Ｔをオン，オフさせるためのトランジスタである。トラ
ンジスタＱ２はバイポーラトランジスタＴ１及びＴ２か
らなるサイリスタに直列に接続されており、このサイリ
スタはトランジスタＱ１がオンすることにより動作状態
となる。また、バイポーラトランジスタＴ３は寄生トラ
ンジスタであり、活性状態とならないように抵抗Ｒ２で
ベース−エミッタ間をショートしているが、抵抗Ｒ２を
流れる電流が大きくなりすぎると、バイポーラトランジ
スタＴ２及びＴ３からなる寄生サイリスタが動作状態と
なり、ラッチアップする。
Ｔをオン，オフさせるためのトランジスタである。トラ
ンジスタＱ２はバイポーラトランジスタＴ１及びＴ２か
らなるサイリスタに直列に接続されており、このサイリ
スタはトランジスタＱ１がオンすることにより動作状態
となる。また、バイポーラトランジスタＴ３は寄生トラ
ンジスタであり、活性状態とならないように抵抗Ｒ２で
ベース−エミッタ間をショートしているが、抵抗Ｒ２を
流れる電流が大きくなりすぎると、バイポーラトランジ
スタＴ２及びＴ３からなる寄生サイリスタが動作状態と
なり、ラッチアップする。
【００１３】図２１はカソード電極５７に対するゲート
電極５５の電圧Ｖ（以下、「制御電圧」という。）に対
する電極５７，５８間を流れる電流量Ｉ（以下、「導通
電流」という。）を示すグラフである。ただし、導通電
流Ｉは対数表示である。同図に示すように、導通電流Ｉ
が電流値Ｉ１を越えるとラッチアップ状態となり、制御
電圧Ｖでは制御不能となる。
電極５５の電圧Ｖ（以下、「制御電圧」という。）に対
する電極５７，５８間を流れる電流量Ｉ（以下、「導通
電流」という。）を示すグラフである。ただし、導通電
流Ｉは対数表示である。同図に示すように、導通電流Ｉ
が電流値Ｉ１を越えるとラッチアップ状態となり、制御
電圧Ｖでは制御不能となる。
【００１４】
【発明が解決しようとする課題】従来のＥＳＴは以上の
ように構成されており、導通電流Ｉを大きくするとラッ
チアップしてしまい、制御電圧Ｖで導通電流Ｉを制御す
ることができなくなるという問題点があった。このラッ
チアップ現象のため、制御電圧Ｖで制御可能な導通電流
Ｉの最大電流量である最大可制御電流が制限を受けてい
た。
ように構成されており、導通電流Ｉを大きくするとラッ
チアップしてしまい、制御電圧Ｖで導通電流Ｉを制御す
ることができなくなるという問題点があった。このラッ
チアップ現象のため、制御電圧Ｖで制御可能な導通電流
Ｉの最大電流量である最大可制御電流が制限を受けてい
た。
【００１５】また、最大可制御電流を大きくするために
は、Ｎ+ 拡散領域５３ｂ下のＰ拡散領域５３の濃度をさ
らに高め、抵抗Ｒ２の抵抗値はさらに低くしラッチアッ
プ現象を抑制する方法が考えられるが、Ｎ+ 拡散領域５
４ｂ下のＰ拡散領域５３の濃度を不必要に高めることに
より、Ｎ+ 拡散領域５４ｂ及び５４ｃをソース、ドレイ
ン領域としたＮＭＯＳトランジスタＱ２の閾値電圧ＶTH
に影響を与えてしうため、抵抗Ｒ２の抵抗値を低下させ
ることは限界がある。このため、十分に最大可制御電流
を増大させることはできないという問題点があった。
は、Ｎ+ 拡散領域５３ｂ下のＰ拡散領域５３の濃度をさ
らに高め、抵抗Ｒ２の抵抗値はさらに低くしラッチアッ
プ現象を抑制する方法が考えられるが、Ｎ+ 拡散領域５
４ｂ下のＰ拡散領域５３の濃度を不必要に高めることに
より、Ｎ+ 拡散領域５４ｂ及び５４ｃをソース、ドレイ
ン領域としたＮＭＯＳトランジスタＱ２の閾値電圧ＶTH
に影響を与えてしうため、抵抗Ｒ２の抵抗値を低下させ
ることは限界がある。このため、十分に最大可制御電流
を増大させることはできないという問題点があった。
【００１６】また、サイリスタ動作を維持するために必
要な最小電流である保持電流ＩＫ（図２１参照）を下げ
るべく、Ｎ+ 拡散領域５４ｃ直下のＰ拡散領域５３が長
くなるようにＰ拡散領域５３及びＮ+ 拡散領域５４ｃを
形成して、抵抗Ｒ１の抵抗値を大きくする方法が考えら
れるが、この方法を行うと単位面積あたりのＮＭＯＳト
ランジスタＱ２のチャネル幅が小さくなり、サイリスタ
動作時のオン抵抗が大きくなってしまい、抵抗Ｒ１の抵
抗値を上昇させることには限界がある。このため、十分
に保持電流を減少させることができないという問題点が
あった。
要な最小電流である保持電流ＩＫ（図２１参照）を下げ
るべく、Ｎ+ 拡散領域５４ｃ直下のＰ拡散領域５３が長
くなるようにＰ拡散領域５３及びＮ+ 拡散領域５４ｃを
形成して、抵抗Ｒ１の抵抗値を大きくする方法が考えら
れるが、この方法を行うと単位面積あたりのＮＭＯＳト
ランジスタＱ２のチャネル幅が小さくなり、サイリスタ
動作時のオン抵抗が大きくなってしまい、抵抗Ｒ１の抵
抗値を上昇させることには限界がある。このため、十分
に保持電流を減少させることができないという問題点が
あった。
【００１７】この発明は上記問題点を解決するためにな
されたもので、特性を悪化させることなく、最大可制御
電流の増大、保持電流の減少を図った半導体装置及びそ
の製造方法を得ることを目的とする。
されたもので、特性を悪化させることなく、最大可制御
電流の増大、保持電流の減少を図った半導体装置及びそ
の製造方法を得ることを目的とする。
【００１８】
【課題を解決するための手段】この発明にかかる請求項
１記載の半導体装置は、一方主面と他方主面とを有する
第１の導電型の半導体基板と、前記半導体基板の一方主
面上に形成された第２の導電型の第１の半導体層と、前
記第１の半導体層上に選択的に形成された第１の導電型
の第１の半導体領域と、前記第１の半導体領域上に形成
された第２の導電型の第２の半導体領域と、前記第２の
半導体領域上に形成された第１の導電型の第３の半導体
領域と、前記第３の半導体領域の表面に選択的に形成さ
れた第４の半導体領域と、前記第１の半導体層と前記第
２の半導体領域との間の前記第１の半導体領域の側面上
に形成された第１の絶縁膜と、前記第１の絶縁膜上に形
成された第１の制御電極と、前記第２の半導体領域と前
記第４の半導体領域との間の前記第３の半導体領域の側
面上に形成された第２の絶縁膜と、前記第２の絶縁膜上
に形成された第２の制御電極と、前記第３及び第４の半
導体領域上に、前記第１及び第２の制御電極とは独立し
て形成された第１の主電極と、前記半導体基板の他方主
面上に形成された第２の主電極とを備えて構成されてい
る。
１記載の半導体装置は、一方主面と他方主面とを有する
第１の導電型の半導体基板と、前記半導体基板の一方主
面上に形成された第２の導電型の第１の半導体層と、前
記第１の半導体層上に選択的に形成された第１の導電型
の第１の半導体領域と、前記第１の半導体領域上に形成
された第２の導電型の第２の半導体領域と、前記第２の
半導体領域上に形成された第１の導電型の第３の半導体
領域と、前記第３の半導体領域の表面に選択的に形成さ
れた第４の半導体領域と、前記第１の半導体層と前記第
２の半導体領域との間の前記第１の半導体領域の側面上
に形成された第１の絶縁膜と、前記第１の絶縁膜上に形
成された第１の制御電極と、前記第２の半導体領域と前
記第４の半導体領域との間の前記第３の半導体領域の側
面上に形成された第２の絶縁膜と、前記第２の絶縁膜上
に形成された第２の制御電極と、前記第３及び第４の半
導体領域上に、前記第１及び第２の制御電極とは独立し
て形成された第１の主電極と、前記半導体基板の他方主
面上に形成された第２の主電極とを備えて構成されてい
る。
【００１９】また、この発明にかかる請求項２記載の半
導体装置の製造方法は、一方主面と他方主面とを有する
第１の導電型の半導体基板を準備するステップと、前記
第１の半導体基板の一方主面上に第２の導電型の第１の
半導体層を形成するステップと、前記第１の半導体層上
に第１の導電型の第２の半導体層を形成するステップ
と、前記第２の半導体層の表面に、下層の前記第２の半
導体層の部分を第１の半導体領域として規定する、第２
の導電型の第２の半導体領域を選択的に形成するステッ
プと、前記第２の半導体領域の表面に第１の導電型の第
３の半導体領域を選択的に形成するステップと、前記第
３の半導体領域の表面に第４の半導体領域を選択的に形
成するステップと、前記第１〜第４の半導体領域を含む
第２の半導体層の表面から前記第１の半導体層の表面に
かけて選択的に溝を形成するステップと、前記溝の内周
に、前記第１の半導体領域の側面と接して第１の絶縁膜
を形成するステップと、前記溝の内周に、前記第３の半
導体領域の側面と接して第２の絶縁膜を形成するステッ
プと、前記第１の絶縁膜上に第１の制御電極を形成する
ステップと、前記第２の絶縁膜上に第２の制御電極を形
成するステップと、前記第３及び第４の半導体領域上
に、前記第１及び第２の制御電極とは独立して第１の主
電極を形成するステップと、前記半導体基板の他方主面
上に第２の主電極を形成するステップとを備えて構成さ
れている。
導体装置の製造方法は、一方主面と他方主面とを有する
第１の導電型の半導体基板を準備するステップと、前記
第１の半導体基板の一方主面上に第２の導電型の第１の
半導体層を形成するステップと、前記第１の半導体層上
に第１の導電型の第２の半導体層を形成するステップ
と、前記第２の半導体層の表面に、下層の前記第２の半
導体層の部分を第１の半導体領域として規定する、第２
の導電型の第２の半導体領域を選択的に形成するステッ
プと、前記第２の半導体領域の表面に第１の導電型の第
３の半導体領域を選択的に形成するステップと、前記第
３の半導体領域の表面に第４の半導体領域を選択的に形
成するステップと、前記第１〜第４の半導体領域を含む
第２の半導体層の表面から前記第１の半導体層の表面に
かけて選択的に溝を形成するステップと、前記溝の内周
に、前記第１の半導体領域の側面と接して第１の絶縁膜
を形成するステップと、前記溝の内周に、前記第３の半
導体領域の側面と接して第２の絶縁膜を形成するステッ
プと、前記第１の絶縁膜上に第１の制御電極を形成する
ステップと、前記第２の絶縁膜上に第２の制御電極を形
成するステップと、前記第３及び第４の半導体領域上
に、前記第１及び第２の制御電極とは独立して第１の主
電極を形成するステップと、前記半導体基板の他方主面
上に第２の主電極を形成するステップとを備えて構成さ
れている。
【００２０】
【作用】この発明における請求項１記載の半導体装置あ
るいは請求項２記載の製造方法で製造されたの半導体装
置は、半導体基板、第１の半導体層、第１の半導体領域
及び第２の半導体領域によりサイリスタ構造を有してい
る。
るいは請求項２記載の製造方法で製造されたの半導体装
置は、半導体基板、第１の半導体層、第１の半導体領域
及び第２の半導体領域によりサイリスタ構造を有してい
る。
【００２１】第１及び第２の制御電極の電位を所定レベ
ルにし、第１及び第２の絶縁膜下の第１及び第３の半導
体領域の側面の導電性を第２の導電型に反転させること
より上記サイリスタはオン状態になる。
ルにし、第１及び第２の絶縁膜下の第１及び第３の半導
体領域の側面の導電性を第２の導電型に反転させること
より上記サイリスタはオン状態になる。
【００２２】上記サイリスタがオン状態になっても、第
１の半導体領域から第２の半導体領域に注入されたキャ
リアは第２の半導体領域で再結合するため、第１の導電
型の第３の半導体領域に達するキャリアはほとんどなく
なる。
１の半導体領域から第２の半導体領域に注入されたキャ
リアは第２の半導体領域で再結合するため、第１の導電
型の第３の半導体領域に達するキャリアはほとんどなく
なる。
【００２３】したがって、第１の導電型の第３の半導体
領域を流れるキャリアにより第３の半導体領域と第４の
半導体領域との間が順バイアスされるレベルの電位差は
生じることはないため、第２、第３及び第４の半導体領
域からなる寄生トランジスタが活性状態になることはな
い。
領域を流れるキャリアにより第３の半導体領域と第４の
半導体領域との間が順バイアスされるレベルの電位差は
生じることはないため、第２、第３及び第４の半導体領
域からなる寄生トランジスタが活性状態になることはな
い。
【００２４】また、第１の半導体領域の側面が第２の導
電型に反転することにより、第１の半導体層、第１の半
導体領域及び第２の半導体領域からなるトランジスタの
電流増幅率が向上する。
電型に反転することにより、第１の半導体層、第１の半
導体領域及び第２の半導体領域からなるトランジスタの
電流増幅率が向上する。
【００２５】
【実施例】図１はこの発明の第１の実施例であるＥＳＴ
の構成を示す鳥瞰図であり、図２がそのＡ−Ａ断面図で
ある。図１及び図２に示すように、Ｐ+ 基板１の一方主
面上にＮ- エピタキシャル層２が形成される。そして、
Ｎ- エピタキシャル層２の表面領域上に絶縁膜４を介し
て、ポリシリコンからなる埋め込み型のゲート電極５が
選択的に形成される。
の構成を示す鳥瞰図であり、図２がそのＡ−Ａ断面図で
ある。図１及び図２に示すように、Ｐ+ 基板１の一方主
面上にＮ- エピタキシャル層２が形成される。そして、
Ｎ- エピタキシャル層２の表面領域上に絶縁膜４を介し
て、ポリシリコンからなる埋め込み型のゲート電極５が
選択的に形成される。
【００２６】このゲート電極５，５間のＮ- エピタキシ
ャル層２上に、トランジスタ形成領域３あるいはＰ拡散
領域１５が選択的に形成され、トランジスタ形成領域３
及びＰ拡散領域１５はそれぞれ絶縁膜４を介することに
より、ゲート電極５とは絶縁される。
ャル層２上に、トランジスタ形成領域３あるいはＰ拡散
領域１５が選択的に形成され、トランジスタ形成領域３
及びＰ拡散領域１５はそれぞれ絶縁膜４を介することに
より、ゲート電極５とは絶縁される。
【００２７】トランジスタ形成領域３において、Ｐ拡散
領域１１上にＮ+ 拡散領域１２が形成され、Ｎ+ 拡散領
域１２上にＰ拡散領域１３が形成され、Ｐ拡散領域１３
の表面にＮ+ 拡散領域１４が選択的に形成される。
領域１１上にＮ+ 拡散領域１２が形成され、Ｎ+ 拡散領
域１２上にＰ拡散領域１３が形成され、Ｐ拡散領域１３
の表面にＮ+ 拡散領域１４が選択的に形成される。
【００２８】そして、絶縁膜６がゲート電極５の全面を
覆って形成され、絶縁膜６が形成されていないＰ拡散領
域１３、Ｎ+ 拡散領域１４及びＰ拡散領域１５上に、ア
ルミ・シリコンからなるカソード電極７が形成される。
また、Ｐ+ 基板１の他方主面上に金属からなるアノード
電極８が形成される。
覆って形成され、絶縁膜６が形成されていないＰ拡散領
域１３、Ｎ+ 拡散領域１４及びＰ拡散領域１５上に、ア
ルミ・シリコンからなるカソード電極７が形成される。
また、Ｐ+ 基板１の他方主面上に金属からなるアノード
電極８が形成される。
【００２９】図３は、図１及び図２で示したＥＳＴの動
作説明用の模式断面図である。以下、同図を参照してＥ
ＳＴの動作の説明を行う。
作説明用の模式断面図である。以下、同図を参照してＥ
ＳＴの動作の説明を行う。
【００３０】カソード電極７とゲート電極５とを同電位
にして、アノード電極８の電位を上昇させると、Ｐ拡散
領域１１及び１５とＮ- エピタキシャル層２とのＰＮ接
合から空乏層がのびて、電圧を保持する。
にして、アノード電極８の電位を上昇させると、Ｐ拡散
領域１１及び１５とＮ- エピタキシャル層２とのＰＮ接
合から空乏層がのびて、電圧を保持する。
【００３１】この状態において、カソード電極７に対す
るゲート電極５の電圧を上昇させると、ゲート電極５と
絶縁膜４を介して対面するＰ拡散領域１１及び１３の側
面領域１１ａ及び１３ａがそれぞれＮ反転する。その結
果、破線矢印で示すように、カソード電極７からの電子
がエピタキシャル層２に流れ出すとともに、Ｐ+ 基板１
とＮ- エピタキシャル層２との間に順バイアスが加わ
り、実線矢印で示すように、Ｐ+ 基板１からホールがＮ
- エピタキシャル層２を介してＰ拡散領域１１及び１５
に注入される。
るゲート電極５の電圧を上昇させると、ゲート電極５と
絶縁膜４を介して対面するＰ拡散領域１１及び１３の側
面領域１１ａ及び１３ａがそれぞれＮ反転する。その結
果、破線矢印で示すように、カソード電極７からの電子
がエピタキシャル層２に流れ出すとともに、Ｐ+ 基板１
とＮ- エピタキシャル層２との間に順バイアスが加わ
り、実線矢印で示すように、Ｐ+ 基板１からホールがＮ
- エピタキシャル層２を介してＰ拡散領域１１及び１５
に注入される。
【００３２】Ｐ拡散領域１１に流れ込んだホールがＮ+
拡散領域１２に注入されるに伴い、点線矢印に示すよう
に、Ｎ+ 拡散領域１２からＰ拡散領域１１に電子が注入
される。そして、アノード電極８，カソード電極７間の
電流が増加すると、Ｎ+ 拡散領域１２、Ｐ拡散領域１
１、Ｎ- エピタキシャル層２及びＰ+ 基板１で構成され
るサイリスタがオン状態となりサイリスタ動作に入る。
拡散領域１２に注入されるに伴い、点線矢印に示すよう
に、Ｎ+ 拡散領域１２からＰ拡散領域１１に電子が注入
される。そして、アノード電極８，カソード電極７間の
電流が増加すると、Ｎ+ 拡散領域１２、Ｐ拡散領域１
１、Ｎ- エピタキシャル層２及びＰ+ 基板１で構成され
るサイリスタがオン状態となりサイリスタ動作に入る。
【００３３】この構造ではＰ拡散領域１１の側面領域１
１ａがＮ反転しているため、Ｎ+ 拡散領域１２、Ｐ拡散
領域１１及びＮ- エピタキシャル層２からなるＮＰＮバ
イポーラトランジスタの電流増幅率ｈFEが大きくなる。
また、Ｐ拡散領域１１が電気的にフローティング状態で
ある。これらの理由により、サイリスタ動作を維持する
ための最小電流（保持電流）をより小さくすることがで
きる。
１ａがＮ反転しているため、Ｎ+ 拡散領域１２、Ｐ拡散
領域１１及びＮ- エピタキシャル層２からなるＮＰＮバ
イポーラトランジスタの電流増幅率ｈFEが大きくなる。
また、Ｐ拡散領域１１が電気的にフローティング状態で
ある。これらの理由により、サイリスタ動作を維持する
ための最小電流（保持電流）をより小さくすることがで
きる。
【００３４】また、サイリスタ動作状態において、Ｐ拡
散領域１１からＮ+ 拡散領域１２に注入されるホールは
Ｎ+ 拡散領域１２内でほとんど再結合するため、Ｐ拡散
領域１３の抵抗Ｒ１２にはほとんど電流が流れない。し
たがって、Ｎ+ 拡散領域１４とＰ拡散領域１３との間に
順バイアスが加わることはなく、Ｎ+ 拡散領域１４、Ｐ
拡散領域１３及びＮ+ 拡散領域１２からなるＮＰＮバイ
ポーラトランジスタがオン状態になることはなく、ラッ
チアップ状態にはならない。したがって、最大可制御電
流を増大させることができる。
散領域１１からＮ+ 拡散領域１２に注入されるホールは
Ｎ+ 拡散領域１２内でほとんど再結合するため、Ｐ拡散
領域１３の抵抗Ｒ１２にはほとんど電流が流れない。し
たがって、Ｎ+ 拡散領域１４とＰ拡散領域１３との間に
順バイアスが加わることはなく、Ｎ+ 拡散領域１４、Ｐ
拡散領域１３及びＮ+ 拡散領域１２からなるＮＰＮバイ
ポーラトランジスタがオン状態になることはなく、ラッ
チアップ状態にはならない。したがって、最大可制御電
流を増大させることができる。
【００３５】次に、カソード電極７に対するゲート電極
５の電圧を下降させると、Ｐ拡散領域１３ａのＮ反転状
態が解消されるため、サイリスタ動作は停止し、Ｐ+ 基
板１からＮ- エピタキシャル層２に注入されたホールは
Ｎ- エピタキシャル層２内での再結合、Ｐ拡散領域１５
への流入で消滅しオフ状態となる。また、カソード電極
７に対するゲート電極５の電圧の下降度合いを高め、Ｎ
+ 拡散領域１２の側面領域１２ａをＰ反転させて、Ｎ-
エピタキシャル層２に注入されたホールをＰ拡散領域１
１からＰ拡散領域１３へと流してオフさせることもでき
る。
５の電圧を下降させると、Ｐ拡散領域１３ａのＮ反転状
態が解消されるため、サイリスタ動作は停止し、Ｐ+ 基
板１からＮ- エピタキシャル層２に注入されたホールは
Ｎ- エピタキシャル層２内での再結合、Ｐ拡散領域１５
への流入で消滅しオフ状態となる。また、カソード電極
７に対するゲート電極５の電圧の下降度合いを高め、Ｎ
+ 拡散領域１２の側面領域１２ａをＰ反転させて、Ｎ-
エピタキシャル層２に注入されたホールをＰ拡散領域１
１からＰ拡散領域１３へと流してオフさせることもでき
る。
【００３６】なお、Ｐ拡散領域１５の形成面積が大きす
ぎるとＮ- エピタキシャル層２に注入されたホールがほ
とんどＰ拡散領域１５に流れ込むため、サイリスタ動作
を維持するための保持電流が増加するが、Ｐ拡散領域１
５を適切に形成することにより、ターンオフ時間の短縮
化を図りつつ、保持電流を最小限に抑えることができ
る。
ぎるとＮ- エピタキシャル層２に注入されたホールがほ
とんどＰ拡散領域１５に流れ込むため、サイリスタ動作
を維持するための保持電流が増加するが、Ｐ拡散領域１
５を適切に形成することにより、ターンオフ時間の短縮
化を図りつつ、保持電流を最小限に抑えることができ
る。
【００３７】図４は第１の実施例のＥＳＴの等価回路を
示す回路図である。同図において、Ｔ１１はＮ+ 拡散領
域１２、Ｐ拡散領域１１及びＮ- エピタキシャル層２か
らなるＮＰＮバイポーラトランジスタ、Ｔ１２はＰ+ 基
板１、Ｎ- エピタキシャル層２及びＰ拡散領域１１から
なるＰＮＰバイポーラトランジスタ、Ｔ３はＮ+ 拡散領
域１４、Ｐ拡散領域１３及びＮ+ 拡散領域１２からなる
ＮＰＮバイポーラトランジスタである。また、Ｑ１１は
Ｎ+ 拡散領域１２、Ｐ拡散領域１１、Ｎ- エピタキシャ
ル層２及びゲート電極５からなるＮＭＯＳトランジス
タ、Ｑ１２はＮ+ 拡散領域１２、Ｐ拡散領域１３、Ｎ+
拡散領域１４及びゲート電極５からなるＮＭＯＳトラン
ジスタである。
示す回路図である。同図において、Ｔ１１はＮ+ 拡散領
域１２、Ｐ拡散領域１１及びＮ- エピタキシャル層２か
らなるＮＰＮバイポーラトランジスタ、Ｔ１２はＰ+ 基
板１、Ｎ- エピタキシャル層２及びＰ拡散領域１１から
なるＰＮＰバイポーラトランジスタ、Ｔ３はＮ+ 拡散領
域１４、Ｐ拡散領域１３及びＮ+ 拡散領域１２からなる
ＮＰＮバイポーラトランジスタである。また、Ｑ１１は
Ｎ+ 拡散領域１２、Ｐ拡散領域１１、Ｎ- エピタキシャ
ル層２及びゲート電極５からなるＮＭＯＳトランジス
タ、Ｑ１２はＮ+ 拡散領域１２、Ｐ拡散領域１３、Ｎ+
拡散領域１４及びゲート電極５からなるＮＭＯＳトラン
ジスタである。
【００３８】ＮＭＯＳトランジスタＱ１１及びＱ１２が
同時にオンすることにより、バイポーラトランジスタＴ
１１及びＴ１２からなるサイリスタがオン状態となり、
ＮＭＯＳトランジスタＱ１２がオフすることによりサイ
リスタ動作がオフ状態となる。
同時にオンすることにより、バイポーラトランジスタＴ
１１及びＴ１２からなるサイリスタがオン状態となり、
ＮＭＯＳトランジスタＱ１２がオフすることによりサイ
リスタ動作がオフ状態となる。
【００３９】また、バイポーラトランジスタＴ３は寄生
トランジスタであり、Ｐ拡散領域１３内の抵抗Ｒ１２で
ベース−エミッタ間をショートしており、前述した理由
で抵抗Ｒ１２を流れるベース電流が大きくなることはな
いため、ベース−エミッタ間を順バイアスするだけの電
圧が発生しない。したがって、バイポーラトランジスタ
Ｔ１１〜Ｔ１３からなる寄生サイリスタが動作状態とな
ることはなく、第１の実施例のＥＳＴはラッチアップ状
態にならない。
トランジスタであり、Ｐ拡散領域１３内の抵抗Ｒ１２で
ベース−エミッタ間をショートしており、前述した理由
で抵抗Ｒ１２を流れるベース電流が大きくなることはな
いため、ベース−エミッタ間を順バイアスするだけの電
圧が発生しない。したがって、バイポーラトランジスタ
Ｔ１１〜Ｔ１３からなる寄生サイリスタが動作状態とな
ることはなく、第１の実施例のＥＳＴはラッチアップ状
態にならない。
【００４０】図５〜図１１は第１の実施例のＥＳＴの製
造方法を示す断面図である。以下、これらの図を参照し
て、第１の実施例のＥＳＴの製造工程を説明する。
造方法を示す断面図である。以下、これらの図を参照し
て、第１の実施例のＥＳＴの製造工程を説明する。
【００４１】まず、図５に示すように、Ｐ+ 基板１上に
エピタキシャル成長法によりＮ- エピタキシャル層２を
形成し、Ｎ- エピタキシャル層２上に熱酸化膜を形成
後、熱酸化膜をマスクとしてＰ型の不純物を注入し、ア
ニールを行って、Ｐ拡散層３１を形成する。
エピタキシャル成長法によりＮ- エピタキシャル層２を
形成し、Ｎ- エピタキシャル層２上に熱酸化膜を形成
後、熱酸化膜をマスクとしてＰ型の不純物を注入し、ア
ニールを行って、Ｐ拡散層３１を形成する。
【００４２】そして、熱酸化膜の除去後、図６に示すよ
うに、Ｐ拡散層３１上の全面に下敷き酸化膜３３を形成
後、下敷き酸化膜３３上に窒化膜３２を形成する。その
後、下敷き酸化膜３３及び窒化膜３２をパターニングし
不純物注入用の窓を開ける。この窓からＮ型の不純物を
注入し、アニールを行いＮ+ 拡散領域１２を形成する。
このとき、同時に図示しない酸化膜が形成される。次
に、上記酸化膜をエッチングにより除去した後、再び下
敷き酸化膜を形成して、Ｐ型の不純物を注入し、アニー
ルを行いＰ拡散領域１３を形成する。このとき、同時に
酸化膜３４が形成される。
うに、Ｐ拡散層３１上の全面に下敷き酸化膜３３を形成
後、下敷き酸化膜３３上に窒化膜３２を形成する。その
後、下敷き酸化膜３３及び窒化膜３２をパターニングし
不純物注入用の窓を開ける。この窓からＮ型の不純物を
注入し、アニールを行いＮ+ 拡散領域１２を形成する。
このとき、同時に図示しない酸化膜が形成される。次
に、上記酸化膜をエッチングにより除去した後、再び下
敷き酸化膜を形成して、Ｐ型の不純物を注入し、アニー
ルを行いＰ拡散領域１３を形成する。このとき、同時に
酸化膜３４が形成される。
【００４３】次に、図７に示すように、酸化膜３４上に
レジスト３５を塗布し、レジスト３５のパターニング
後、レジスト３５をマスクとして酸化膜３４のエッチン
グ処理を行い、酸化膜３２及び３４をマスクとしてヒ素
を注入する。そして、図８に示すように、アニールを行
ってＮ+ 拡散領域１４を形成する。このとき、同時に酸
化膜４０が形成される。
レジスト３５を塗布し、レジスト３５のパターニング
後、レジスト３５をマスクとして酸化膜３４のエッチン
グ処理を行い、酸化膜３２及び３４をマスクとしてヒ素
を注入する。そして、図８に示すように、アニールを行
ってＮ+ 拡散領域１４を形成する。このとき、同時に酸
化膜４０が形成される。
【００４４】そして、図９に示すように、酸化膜３３，
４０及び窒化膜３２を除去し、改めて下敷き酸化膜３６
及び窒化膜３７を全面に形成する。その後、酸化膜３６
及び窒化膜３７のパターニングを行い、パターニングさ
れた酸化膜３６及び窒化膜３７をマスクとして、Ｎ- エ
ピタキシャル層２の表面にかけて深くエッチングし溝４
１を選択的に形成する。このエッチングはドライエッチ
ングでも他の異方性のエッチングでもよい。その結果、
エッチングされずに残ったＰ拡散層３１のうち、上層に
Ｎ+ 拡散領域１２が形成された領域がＰ拡散領域１１と
なり、上層に何も形成されなかた領域がＰ拡散領域１５
となる。
４０及び窒化膜３２を除去し、改めて下敷き酸化膜３６
及び窒化膜３７を全面に形成する。その後、酸化膜３６
及び窒化膜３７のパターニングを行い、パターニングさ
れた酸化膜３６及び窒化膜３７をマスクとして、Ｎ- エ
ピタキシャル層２の表面にかけて深くエッチングし溝４
１を選択的に形成する。このエッチングはドライエッチ
ングでも他の異方性のエッチングでもよい。その結果、
エッチングされずに残ったＰ拡散層３１のうち、上層に
Ｎ+ 拡散領域１２が形成された領域がＰ拡散領域１１と
なり、上層に何も形成されなかた領域がＰ拡散領域１５
となる。
【００４５】次に、図１０に示すように、溝４１の内周
に酸化膜４を薄く形成後、溝４１の内部を含む全面にポ
リシリコンをデポジッションし、エッチバックを行っ
て、溝４１の内部のみポリシリコンを残すことによりゲ
ート電極５を形成する。その後、全面に、熱酸化法によ
り酸化膜３８を形成する。
に酸化膜４を薄く形成後、溝４１の内部を含む全面にポ
リシリコンをデポジッションし、エッチバックを行っ
て、溝４１の内部のみポリシリコンを残すことによりゲ
ート電極５を形成する。その後、全面に、熱酸化法によ
り酸化膜３８を形成する。
【００４６】そして、窒化膜３７上の酸化膜３８の膜厚
の薄さを利用して、酸化膜エッチングを行い窒化膜３７
だけで露出させ、さらに、窒化膜エッチングを行い窒化
膜３７を除去する。そして、図１１に示すように、酸化
膜３６及び３８をパターニングし、ゲート電極５の表面
全面を覆うように残す。その結果、残った酸化膜３６及
び３８が酸化膜６となる（図１〜図３参照）。なお、酸
化膜３６及び３８をパターニングを、酸化膜３６が酸化
膜３８より膜厚が薄いことを利用して、酸化膜３６及び
３８をそのままエッチングして、酸化膜３８のみを残す
セルフアラインプロセスで行ってもよい。
の薄さを利用して、酸化膜エッチングを行い窒化膜３７
だけで露出させ、さらに、窒化膜エッチングを行い窒化
膜３７を除去する。そして、図１１に示すように、酸化
膜３６及び３８をパターニングし、ゲート電極５の表面
全面を覆うように残す。その結果、残った酸化膜３６及
び３８が酸化膜６となる（図１〜図３参照）。なお、酸
化膜３６及び３８をパターニングを、酸化膜３６が酸化
膜３８より膜厚が薄いことを利用して、酸化膜３６及び
３８をそのままエッチングして、酸化膜３８のみを残す
セルフアラインプロセスで行ってもよい。
【００４７】その後、全面にアルミ・シリコンをスパッ
タ堆積しカソード電極７を形成する。そして、Ｐ+ 基板
１の他方主面上に金属を蒸着しアノード電極８を形成す
ることにより、第１の実施例のＥＳＴが製造される。
タ堆積しカソード電極７を形成する。そして、Ｐ+ 基板
１の他方主面上に金属を蒸着しアノード電極８を形成す
ることにより、第１の実施例のＥＳＴが製造される。
【００４８】図１２はカソード電極７に対するゲート電
極５の電圧Ｖ（以下、「制御電圧」という。）に対する
電極７，８間を流れる電流量Ｉ（以下、「導通電流」と
いう。）を示すグラフである。ただし導通電流Ｉは対数
表示である。同図から、保持電流ＩＫを低く抑え、導通
電流Ｉを増大してもラッチアップ現象が生じないことが
わかる。
極５の電圧Ｖ（以下、「制御電圧」という。）に対する
電極７，８間を流れる電流量Ｉ（以下、「導通電流」と
いう。）を示すグラフである。ただし導通電流Ｉは対数
表示である。同図から、保持電流ＩＫを低く抑え、導通
電流Ｉを増大してもラッチアップ現象が生じないことが
わかる。
【００４９】図１３はこの発明の第２の実施例であるＥ
ＳＴの構成を示す鳥瞰図であり、図１４がそのＢ−Ｂ断
面図である。図１３及び図１４に示すように、第１の実
施例のＰ拡散領域１５の代わりに、カソード電極７から
Ｎ- エピタキシャル層２にかけて形成されるＰ拡散領域
４２をトランジスタ形成領域３に形成したことを特徴と
している。このＰ拡散領域４２はＰ拡散領域１１、１３
及びＮ+ 拡散領域１２と接するが、Ｎ+ 拡散領域１４と
は接しないように形成される。
ＳＴの構成を示す鳥瞰図であり、図１４がそのＢ−Ｂ断
面図である。図１３及び図１４に示すように、第１の実
施例のＰ拡散領域１５の代わりに、カソード電極７から
Ｎ- エピタキシャル層２にかけて形成されるＰ拡散領域
４２をトランジスタ形成領域３に形成したことを特徴と
している。このＰ拡散領域４２はＰ拡散領域１１、１３
及びＮ+ 拡散領域１２と接するが、Ｎ+ 拡散領域１４と
は接しないように形成される。
【００５０】そして、Ｐ拡散領域１１の抵抗Ｒ１１の抵
抗値を十分に高くし、小量のホールがＰ拡散領域１１か
らＰ拡散領域４２に流れる時の電圧降下でもＮ+ 拡散領
域１２とＰ拡散領域１１との間のＰＮ接合が順バイアス
され、Ｎ+ 拡散領域１２からＰ拡散領域１１へ電子が注
入されるようにしている。なお、他の構成は第１の実施
例と同様であるため説明は省略する。
抗値を十分に高くし、小量のホールがＰ拡散領域１１か
らＰ拡散領域４２に流れる時の電圧降下でもＮ+ 拡散領
域１２とＰ拡散領域１１との間のＰＮ接合が順バイアス
され、Ｎ+ 拡散領域１２からＰ拡散領域１１へ電子が注
入されるようにしている。なお、他の構成は第１の実施
例と同様であるため説明は省略する。
【００５１】このような構成において、カソード電極７
とゲート電極５とを同電位にして、アノード電極８の電
位を上昇させると、Ｐ拡散領域１１及び１５とＮ- エピ
タキシャル層２とのＰＮ接合から空乏層のびて、電圧を
保持する。
とゲート電極５とを同電位にして、アノード電極８の電
位を上昇させると、Ｐ拡散領域１１及び１５とＮ- エピ
タキシャル層２とのＰＮ接合から空乏層のびて、電圧を
保持する。
【００５２】この状態において、カソード電極７に対す
るゲート電極５の電圧を上昇させると、ゲート電極５と
絶縁膜４を介して対面するＰ拡散領域１１及び１３の側
面領域がそれぞれＮ反転する。その結果、第１の実施例
同様、カソード電極７からの電子がＮ- エピタキシャル
層２に流れ出すとともに、Ｐ+ 基板１とＮ- エピタキシ
ャル層２との間に順バイアスが加わり、Ｐ+ 基板１から
ホールがＮ- エピタキシャル層２を介してＰ拡散領域１
１、１５及び４２に注入される。
るゲート電極５の電圧を上昇させると、ゲート電極５と
絶縁膜４を介して対面するＰ拡散領域１１及び１３の側
面領域がそれぞれＮ反転する。その結果、第１の実施例
同様、カソード電極７からの電子がＮ- エピタキシャル
層２に流れ出すとともに、Ｐ+ 基板１とＮ- エピタキシ
ャル層２との間に順バイアスが加わり、Ｐ+ 基板１から
ホールがＮ- エピタキシャル層２を介してＰ拡散領域１
１、１５及び４２に注入される。
【００５３】Ｐ拡散領域１１に流れ込んだホールがＮ+
拡散領域１２に注入されるに伴い、抵抗Ｒ１１による電
圧降下でＮ+ 拡散領域１２とＰ拡散領域１１との間のＰ
Ｎ接合が順バイアスされることにより、Ｎ+ 拡散領域１
２からＰ拡散領域１１に電子が注入される。そして、ア
ノード電極８，カソード電極７間の電流が増加すると、
Ｎ+ 拡散領域１２、Ｐ拡散領域１１、Ｎ- エピタキシャ
ル層２及びＰ+ 基板１で構成されるサイリスタがオン状
態となり、サイリスタ動作に入る。以下の動作は第１の
実施例と同様であるため説明は省略する。
拡散領域１２に注入されるに伴い、抵抗Ｒ１１による電
圧降下でＮ+ 拡散領域１２とＰ拡散領域１１との間のＰ
Ｎ接合が順バイアスされることにより、Ｎ+ 拡散領域１
２からＰ拡散領域１１に電子が注入される。そして、ア
ノード電極８，カソード電極７間の電流が増加すると、
Ｎ+ 拡散領域１２、Ｐ拡散領域１１、Ｎ- エピタキシャ
ル層２及びＰ+ 基板１で構成されるサイリスタがオン状
態となり、サイリスタ動作に入る。以下の動作は第１の
実施例と同様であるため説明は省略する。
【００５４】第２の実施例のＥＳＴにおいて、サイリス
タ動作を維持するために必要な最小電流である保持電流
ＩＫ（図１２参照）を下げるべく、Ｐ拡散領域１１を図
１３のＢ−Ｂ方向に長く形成して抵抗Ｒ１１を大きくす
ることが考えられる。この際、Ｐ拡散領域１１の長さに
比例してＮ+ 拡散領域１４もＢ−Ｂ方向に長く形成する
ことができるため、ＮＭＯＳトランジスタＱ１２のチャ
ネル幅を十分長く形成することができ、抵抗Ｒ１１の高
抵抗化に伴いサイリスタ動作時のオン抵抗が大きくなる
ことはない。したがって、抵抗Ｒ１１の高抵抗化を図る
ことにより、他に支障を与えることなく、十分に保持電
流を減少させることができる。また、第１の実施例同
様、ラッチアップ現象が生じない構造であるため、最大
可制御電流の増大を図ることができる。
タ動作を維持するために必要な最小電流である保持電流
ＩＫ（図１２参照）を下げるべく、Ｐ拡散領域１１を図
１３のＢ−Ｂ方向に長く形成して抵抗Ｒ１１を大きくす
ることが考えられる。この際、Ｐ拡散領域１１の長さに
比例してＮ+ 拡散領域１４もＢ−Ｂ方向に長く形成する
ことができるため、ＮＭＯＳトランジスタＱ１２のチャ
ネル幅を十分長く形成することができ、抵抗Ｒ１１の高
抵抗化に伴いサイリスタ動作時のオン抵抗が大きくなる
ことはない。したがって、抵抗Ｒ１１の高抵抗化を図る
ことにより、他に支障を与えることなく、十分に保持電
流を減少させることができる。また、第１の実施例同
様、ラッチアップ現象が生じない構造であるため、最大
可制御電流の増大を図ることができる。
【００５５】なお、第２の実施例のＥＳＴの製造方法
は、図５〜図１１で示した第１の実施例の製造工程にお
いて、拡散領域１２〜１４の形成領域を第１の実施例よ
り増やし、溝４１の形成時に溝４１，４１間に、拡散領
域１２〜１４とともに、上層に拡散領域１１〜１４が形
成されないＰ拡散層３１を一部残すようにする。なお、
他の工程は第１の実施例の製造工程と同様であるため、
説明は省略する。
は、図５〜図１１で示した第１の実施例の製造工程にお
いて、拡散領域１２〜１４の形成領域を第１の実施例よ
り増やし、溝４１の形成時に溝４１，４１間に、拡散領
域１２〜１４とともに、上層に拡散領域１１〜１４が形
成されないＰ拡散層３１を一部残すようにする。なお、
他の工程は第１の実施例の製造工程と同様であるため、
説明は省略する。
【００５６】図１５はこの発明の第３の実施例を示す断
面図である。同図の断面は第１の実施例の図１のＡ−Ａ
断面に相当する。同図に示すように、第１の実施例のＰ
+ 基板１が取り除かれ、Ｎ- エピタキシャル層２の他方
主面上にＰ+ 拡散領域２１が選択的に形成される。そし
て、Ｐ+ 拡散領域２１を含むＮ- エピタキシャル層２の
他方主面上にアノード電極８が形成される。なお、他の
構成は第１の実施例と同様であるため、説明は省略す
る。
面図である。同図の断面は第１の実施例の図１のＡ−Ａ
断面に相当する。同図に示すように、第１の実施例のＰ
+ 基板１が取り除かれ、Ｎ- エピタキシャル層２の他方
主面上にＰ+ 拡散領域２１が選択的に形成される。そし
て、Ｐ+ 拡散領域２１を含むＮ- エピタキシャル層２の
他方主面上にアノード電極８が形成される。なお、他の
構成は第１の実施例と同様であるため、説明は省略す
る。
【００５７】以下、第３の実施例のＥＳＴの動作説明を
行う。
行う。
【００５８】まず、カソード電極７とゲート電極５とを
同電位にして、アノード電極８の電位を上昇させると、
Ｐ拡散領域１１及び１５とＮ- エピタキシャル層２との
ＰＮ接合から空乏層のびて、電圧を保持する。
同電位にして、アノード電極８の電位を上昇させると、
Ｐ拡散領域１１及び１５とＮ- エピタキシャル層２との
ＰＮ接合から空乏層のびて、電圧を保持する。
【００５９】この状態において、カソード電極７に対す
るゲート電極５の電圧を上昇させると、ゲート電極５と
絶縁膜４を介して対面するＰ拡散領域１１及び１３の側
面領域がそれぞれＮ反転する。その結果、第１の実施例
同様、カソード電極７からの電子がエピタキシャル層２
を通ってアノード電極８に流れ込む。このとき、電子電
流密度がある程度大きくなると、Ｐ+ 拡散領域２１間の
Ｎ- エピタキシャル層２に電子が流れることによる電圧
降下でＰ+ 拡散領域２１とＮ- エピタキシャル層２との
ＰＮ接合に順バイアスが加わり、ホールがＰ+ 拡散領域
２１からＮ- エピタキシャル層２に注入される。
るゲート電極５の電圧を上昇させると、ゲート電極５と
絶縁膜４を介して対面するＰ拡散領域１１及び１３の側
面領域がそれぞれＮ反転する。その結果、第１の実施例
同様、カソード電極７からの電子がエピタキシャル層２
を通ってアノード電極８に流れ込む。このとき、電子電
流密度がある程度大きくなると、Ｐ+ 拡散領域２１間の
Ｎ- エピタキシャル層２に電子が流れることによる電圧
降下でＰ+ 拡散領域２１とＮ- エピタキシャル層２との
ＰＮ接合に順バイアスが加わり、ホールがＰ+ 拡散領域
２１からＮ- エピタキシャル層２に注入される。
【００６０】その結果、ホールがＮ- エピタキシャル層
２を介してＰ拡散領域１１及び１５に注入される。Ｐ拡
散領域１１に流れ込んだホールがＮ+ 拡散領域１２に注
入されるに伴い、第１の実施例同様、Ｎ+ 拡散領域１２
からＰ拡散領域１１に電子が注入される。そして、アノ
ード電極８，カソード電極７間の電流が増加すると、Ｎ
+ 拡散領域１２、Ｐ拡散領域１１、Ｎ- エピタキシャル
層２及びＰ+ 拡散領域２１で構成されるサイリスタがオ
ン状態となりサイリスタ動作に入る。なお、他の動作は
第１の実施例と同様であるため説明は省略する。
２を介してＰ拡散領域１１及び１５に注入される。Ｐ拡
散領域１１に流れ込んだホールがＮ+ 拡散領域１２に注
入されるに伴い、第１の実施例同様、Ｎ+ 拡散領域１２
からＰ拡散領域１１に電子が注入される。そして、アノ
ード電極８，カソード電極７間の電流が増加すると、Ｎ
+ 拡散領域１２、Ｐ拡散領域１１、Ｎ- エピタキシャル
層２及びＰ+ 拡散領域２１で構成されるサイリスタがオ
ン状態となりサイリスタ動作に入る。なお、他の動作は
第１の実施例と同様であるため説明は省略する。
【００６１】この構造ではアノード電極８とＮ- エピタ
キシャル層２とが接しているため、ターンオフ時におい
て、Ｐ+ 拡散領域２１間のＮ- エピタキシャル層２の領
域に電子が流れることによる電圧降下量が、Ｐ+ 拡散領
域２１とＮ- エピタキシャル層２とのＰＮ接合の順バイ
アスレベルを下回ると、アノード電極８からのホールの
注入が停止する。したがって、Ｐ+ 拡散領域２１からＮ
- エピタキシャル層２へのホール電流の注入が、第１の
実施例のＰ+ 基板１からＮ- エピタキシャル層２へのホ
ール電流の注入に比べてより早く減少し、第１の実施例
よりターンオフ時間を向上させることができる。
キシャル層２とが接しているため、ターンオフ時におい
て、Ｐ+ 拡散領域２１間のＮ- エピタキシャル層２の領
域に電子が流れることによる電圧降下量が、Ｐ+ 拡散領
域２１とＮ- エピタキシャル層２とのＰＮ接合の順バイ
アスレベルを下回ると、アノード電極８からのホールの
注入が停止する。したがって、Ｐ+ 拡散領域２１からＮ
- エピタキシャル層２へのホール電流の注入が、第１の
実施例のＰ+ 基板１からＮ- エピタキシャル層２へのホ
ール電流の注入に比べてより早く減少し、第１の実施例
よりターンオフ時間を向上させることができる。
【００６２】このような構成の第３の実施例のＥＳＴ
は、ターンオフ時間の向上に伴い保持電流が若干増大す
るが、第１の実施例同様、最大可制御電流の増大及び保
持電流の減少を図ることができる。
は、ターンオフ時間の向上に伴い保持電流が若干増大す
るが、第１の実施例同様、最大可制御電流の増大及び保
持電流の減少を図ることができる。
【００６３】また、第３の実施例のＥＳＴの製造方法
は、図５〜図１１で示した第１の実施例の製造工程にお
いて、Ｐ+ 基板１を用いることなく、Ｎ- エピタキシャ
ル層２（もしくは、これに相当するＮ- 層）の裏面にＰ
+ 拡散領域２１を選択的に形成する工程を追加し、Ｐ+
拡散領域２１を含むＮ- エピタキシャル層２の裏面上に
アノード電極８を設けるように変更すればよい。なお、
他の工程は第１の実施例の製造工程と同様であるため、
説明は省略する。
は、図５〜図１１で示した第１の実施例の製造工程にお
いて、Ｐ+ 基板１を用いることなく、Ｎ- エピタキシャ
ル層２（もしくは、これに相当するＮ- 層）の裏面にＰ
+ 拡散領域２１を選択的に形成する工程を追加し、Ｐ+
拡散領域２１を含むＮ- エピタキシャル層２の裏面上に
アノード電極８を設けるように変更すればよい。なお、
他の工程は第１の実施例の製造工程と同様であるため、
説明は省略する。
【００６４】図１６はこの発明の第４の実施例の構成を
示す断面図である。同図の断面は第１の実施例の図１の
Ａ−Ａ断面に相当する。同図に示すように、Ｐ+ 基板１
の他方主面上にＮ+ 拡散領域２２が選択的に形成され
る。そして、Ｎ+ 拡散領域２２を含むＰ+ 基板１の他方
主面上にアノード電極８が形成される。また、Ｐ+ 基板
１の一方主面上にＮ+ バッファ層２３が形成され、Ｎ+
バッファ層２３上にＮ- エピタキシャル層２が形成され
る。なお、他の構成は第１の実施例と同様であるため、
説明は省略する。また、第４の実施例のＥＳＴの動作は
第１の実施例の動作とほぼ同様であるため省略する。
示す断面図である。同図の断面は第１の実施例の図１の
Ａ−Ａ断面に相当する。同図に示すように、Ｐ+ 基板１
の他方主面上にＮ+ 拡散領域２２が選択的に形成され
る。そして、Ｎ+ 拡散領域２２を含むＰ+ 基板１の他方
主面上にアノード電極８が形成される。また、Ｐ+ 基板
１の一方主面上にＮ+ バッファ層２３が形成され、Ｎ+
バッファ層２３上にＮ- エピタキシャル層２が形成され
る。なお、他の構成は第１の実施例と同様であるため、
説明は省略する。また、第４の実施例のＥＳＴの動作は
第１の実施例の動作とほぼ同様であるため省略する。
【００６５】以下、第４の実施例のＥＳＴの特徴を、第
１の実施例のＥＳＴの構成のＰ+ 基板１とＮ- エピタキ
シャル層２との間にＮ+ バッファ層２３を介挿した場合
と比較して説明する。
１の実施例のＥＳＴの構成のＰ+ 基板１とＮ- エピタキ
シャル層２との間にＮ+ バッファ層２３を介挿した場合
と比較して説明する。
【００６６】第１の実施例のＥＳＴにＮ+ バッファ層２
３設けるとＮ- エピタキシャル層２を薄くしてもオフ状
態でのパンチスルーを防ぎ、かつオン状態時おいてホー
ルの注入をコントロールするのができることが一般的に
知られている。このとき、Ｎ+ バッファ層２３の膜厚を
薄く、不純物濃度を低くするとオン抵抗は低くなるが、
電極７，８間に過大な電圧が加わると、電流が流れすぎ
て素子が破壊されやすくなる。逆にＮ+ バッファ層２３
の膜厚を厚くし不純物濃度を高めると、電極７，８間に
過大な電圧が加わっても電流が流れすぎることはなくな
り素子が破壊されにくくなるが、オン抵抗は上昇する。
つまり、Ｎ+ バッファ層２３の形成に基づく素子の耐久
性の向上とオン抵抗の低下とはトレードオフの関係にあ
るため、第１の実施例にＮ+ バッファ層２３を設ける場
合、上記した効果を得ることができる反面、膜厚と不純
物濃度との調整は困難であった。同様のことが第２及び
第３の実施例にも当てはまる。
３設けるとＮ- エピタキシャル層２を薄くしてもオフ状
態でのパンチスルーを防ぎ、かつオン状態時おいてホー
ルの注入をコントロールするのができることが一般的に
知られている。このとき、Ｎ+ バッファ層２３の膜厚を
薄く、不純物濃度を低くするとオン抵抗は低くなるが、
電極７，８間に過大な電圧が加わると、電流が流れすぎ
て素子が破壊されやすくなる。逆にＮ+ バッファ層２３
の膜厚を厚くし不純物濃度を高めると、電極７，８間に
過大な電圧が加わっても電流が流れすぎることはなくな
り素子が破壊されにくくなるが、オン抵抗は上昇する。
つまり、Ｎ+ バッファ層２３の形成に基づく素子の耐久
性の向上とオン抵抗の低下とはトレードオフの関係にあ
るため、第１の実施例にＮ+ バッファ層２３を設ける場
合、上記した効果を得ることができる反面、膜厚と不純
物濃度との調整は困難であった。同様のことが第２及び
第３の実施例にも当てはまる。
【００６７】一方、第４の実施例の構成では、Ｎ+ 拡散
領域２２の存在により、Ｐ+ 基板１に注入される電子電
流密度が所定レベル以上になると、Ｎ- エピタキシャル
層２２とＮ+ 拡散領域２２間のＰ+ 基板１の領域１ａ
が、そこを流れるホール電流による電圧降下で空乏化す
る。その結果、電子電流はＮ- エピタキシャル層２から
Ｎ+ 拡散領域２２に直接流れ込み、ホールは空乏領域と
なったＰ+ 基板領域１ａからは注入されなくなり、Ｐ+
基板１からのホールの注入量が抑制される。以下、この
効果を空乏化電流抑制効果という。したがって、空乏化
電流抑制効果が電極７，８間の導通電流が定格電流以上
になると働くように、Ｐ+ 基板領域１ａの厚み、Ｎ+ バ
ッファ層２３の膜厚、不純物濃度等を設計することによ
り、Ｎ+ バッファ層２３の厚みを薄く不純物濃度を低く
することによりオン抵抗を低くした場合に電極７，８間
に過大な電圧が加わっても、定格電流を越えた場合は空
乏化電流抑制効果が働くため、電流が流れすぎることは
なくなり素子が破壊されにくくなる。その結果、Ｎ+ バ
ッファ層２３の形成に基づく素子の耐久性の向上とオン
抵抗の低下とのトレードオフの関係は向上されるため、
第４の実施例のＮ+ バッファ層２３の膜厚と不純物濃度
との調整は比較的容易になり、第４の実施例の構成によ
りはじめてＮ+ バッファ層２３を形成する効果を存分に
発揮することができる。
領域２２の存在により、Ｐ+ 基板１に注入される電子電
流密度が所定レベル以上になると、Ｎ- エピタキシャル
層２２とＮ+ 拡散領域２２間のＰ+ 基板１の領域１ａ
が、そこを流れるホール電流による電圧降下で空乏化す
る。その結果、電子電流はＮ- エピタキシャル層２から
Ｎ+ 拡散領域２２に直接流れ込み、ホールは空乏領域と
なったＰ+ 基板領域１ａからは注入されなくなり、Ｐ+
基板１からのホールの注入量が抑制される。以下、この
効果を空乏化電流抑制効果という。したがって、空乏化
電流抑制効果が電極７，８間の導通電流が定格電流以上
になると働くように、Ｐ+ 基板領域１ａの厚み、Ｎ+ バ
ッファ層２３の膜厚、不純物濃度等を設計することによ
り、Ｎ+ バッファ層２３の厚みを薄く不純物濃度を低く
することによりオン抵抗を低くした場合に電極７，８間
に過大な電圧が加わっても、定格電流を越えた場合は空
乏化電流抑制効果が働くため、電流が流れすぎることは
なくなり素子が破壊されにくくなる。その結果、Ｎ+ バ
ッファ層２３の形成に基づく素子の耐久性の向上とオン
抵抗の低下とのトレードオフの関係は向上されるため、
第４の実施例のＮ+ バッファ層２３の膜厚と不純物濃度
との調整は比較的容易になり、第４の実施例の構成によ
りはじめてＮ+ バッファ層２３を形成する効果を存分に
発揮することができる。
【００６８】図１７は、Ｎ+ バッファ層２３を設けた場
合の第１の実施例のＥＳＴと第４の実施例のＥＳＴそれ
ぞれの電極７，８間電圧Ｖ７８と電極７，８間導通電流
Ｉ（対数表示）との関係を示すグラフである。同図にお
いて、Ｉ０が定格電流であり、Ｌ１が第１の実施例のＥ
ＳＴの特性、Ｌ４が第４の実施例のＥＳＴの特性を示
す。同図に示すように、第４の実施例のＥＳＴは第１の
実施例のＥＳＴに比べ、定格電流Ｉ０まではオン抵抗が
低く、定格電流Ｉ０を越えるとオン抵抗が高くなりた
め、良い特性であるといえる。
合の第１の実施例のＥＳＴと第４の実施例のＥＳＴそれ
ぞれの電極７，８間電圧Ｖ７８と電極７，８間導通電流
Ｉ（対数表示）との関係を示すグラフである。同図にお
いて、Ｉ０が定格電流であり、Ｌ１が第１の実施例のＥ
ＳＴの特性、Ｌ４が第４の実施例のＥＳＴの特性を示
す。同図に示すように、第４の実施例のＥＳＴは第１の
実施例のＥＳＴに比べ、定格電流Ｉ０まではオン抵抗が
低く、定格電流Ｉ０を越えるとオン抵抗が高くなりた
め、良い特性であるといえる。
【００６９】このような構成の第４の実施例のＥＳＴ
は、第１の実施例同様、最大制御電流の増大及び保持電
流の減少を図りつつ、オン抵抗を低くしながら素子の耐
久性を向上させることができる。
は、第１の実施例同様、最大制御電流の増大及び保持電
流の減少を図りつつ、オン抵抗を低くしながら素子の耐
久性を向上させることができる。
【００７０】また、第４の実施例のＥＳＴの製造方法
は、図５〜図１１で示した第１の実施例の製造工程にお
いて、Ｐ+ 基板１の一方主面上にＮ+ バッファ層２３を
形成する工程とＰ+ 基板の他方主面にＮ+ 拡散領域２２
を形成する工程とを追加し、Ｎ+ バッファ層２３上にＮ
- エピタキシャル層２を形成し、Ｎ+ 拡散領域２２を含
むＰ+ 基板１の他方主面上にアノード電極８を製造する
ように変更すればよい。なお、他の工程は第１の実施例
の製造工程と同様であるため、説明は省略する。
は、図５〜図１１で示した第１の実施例の製造工程にお
いて、Ｐ+ 基板１の一方主面上にＮ+ バッファ層２３を
形成する工程とＰ+ 基板の他方主面にＮ+ 拡散領域２２
を形成する工程とを追加し、Ｎ+ バッファ層２３上にＮ
- エピタキシャル層２を形成し、Ｎ+ 拡散領域２２を含
むＰ+ 基板１の他方主面上にアノード電極８を製造する
ように変更すればよい。なお、他の工程は第１の実施例
の製造工程と同様であるため、説明は省略する。
【００７１】
【発明の効果】以上説明したように、この発明によれ
ば、請求項１記載の半導体装置あるいは請求項２記載の
製造方法で製造されたの半導体装置は、半導体基板、第
１の半導体層、第１の半導体領域及び第２の半導体領域
によりサイリスタ構造を有しており、このサイリスタ
は、第１及び第２の制御電極の電位を所定レベルにし、
第１及び第２の絶縁膜下の第１及び第３の半導体領域の
側面の導電性を第２の導電型に反転させることよりオン
状態に設定される。
ば、請求項１記載の半導体装置あるいは請求項２記載の
製造方法で製造されたの半導体装置は、半導体基板、第
１の半導体層、第１の半導体領域及び第２の半導体領域
によりサイリスタ構造を有しており、このサイリスタ
は、第１及び第２の制御電極の電位を所定レベルにし、
第１及び第２の絶縁膜下の第１及び第３の半導体領域の
側面の導電性を第２の導電型に反転させることよりオン
状態に設定される。
【００７２】サイリスタがオン状態になっても、第１の
半導体領域から第２の半導体領域に注入されたキャリア
は第２の半導体領域で再結合するため、第１の導電型の
第３の半導体領域に達するキャリアはほとんどなくな
る。したがって、第１の導電型の第３の半導体領域を流
れるキャリアにより第３の半導体領域と第４の半導体領
域との間が順バイアスされるレベルの電位差は生じるこ
とはないため、第２、第３及び第４の半導体領域からな
る寄生トランジスタが活性状態になることはない。 そ
の結果、第１の主電極，第２の主電極間の導通電流の増
大によっても、ラッチアップ状態は生じないため、最大
可制御電流が増大する効果がある。
半導体領域から第２の半導体領域に注入されたキャリア
は第２の半導体領域で再結合するため、第１の導電型の
第３の半導体領域に達するキャリアはほとんどなくな
る。したがって、第１の導電型の第３の半導体領域を流
れるキャリアにより第３の半導体領域と第４の半導体領
域との間が順バイアスされるレベルの電位差は生じるこ
とはないため、第２、第３及び第４の半導体領域からな
る寄生トランジスタが活性状態になることはない。 そ
の結果、第１の主電極，第２の主電極間の導通電流の増
大によっても、ラッチアップ状態は生じないため、最大
可制御電流が増大する効果がある。
【００７３】また、第１の半導体領域の側面が第２の導
電型に反転することにより、第１の半導体層、第１の半
導体領域及び第２の半導体領域からなるトランジスタの
電流増幅率が向上するとともに、第１の半導体領域は電
気的にフローティング状態であるため、より少ない保持
電流でもサイリスタ動作を維持できる効果がある。
電型に反転することにより、第１の半導体層、第１の半
導体領域及び第２の半導体領域からなるトランジスタの
電流増幅率が向上するとともに、第１の半導体領域は電
気的にフローティング状態であるため、より少ない保持
電流でもサイリスタ動作を維持できる効果がある。
【００７４】つまり、特性を悪化させることなく、最大
可制御電流の増大、保持電流の減少を図ることができ
る。
可制御電流の増大、保持電流の減少を図ることができ
る。
【図１】この発明の第１の実施例であるＥＳＴの構成を
示す鳥瞰図である。
示す鳥瞰図である。
【図２】図１のＡ−Ａ断面図である。
【図３】第１の実施例のＥＳＴの動作説明用の模式断面
図である。
図である。
【図４】第１の実施例のＥＳＴの等価回路図である。
【図５】第１の実施例のＥＳＴの製造方法を示す断面図
である。
である。
【図６】第１の実施例のＥＳＴの製造方法を示す断面図
である。
である。
【図７】第１の実施例のＥＳＴの製造方法を示す断面図
である。
である。
【図８】第１の実施例のＥＳＴの製造方法を示す断面図
である。
である。
【図９】第１の実施例のＥＳＴの製造方法を示す断面図
である。
である。
【図１０】第１の実施例のＥＳＴの製造方法を示す断面
図である。
図である。
【図１１】第１の実施例のＥＳＴの製造方法を示す断面
図である。
図である。
【図１２】第１の実施例のＥＳＴにおける制御電圧と導
通電流との関係を示すグラフである。
通電流との関係を示すグラフである。
【図１３】この発明の第２の実施例であるＥＳＴの構成
を示す鳥瞰図である。
を示す鳥瞰図である。
【図１４】図１３のＢ−Ｂ断面図である。
【図１５】この発明の第３の実施例であるＥＳＴの構成
を示す断面図である。
を示す断面図である。
【図１６】この発明の第４の実施例であるＥＳＴの構成
を示す断面図である。
を示す断面図である。
【図１７】第４の実施例のＥＳＴの効果を説明するフラ
フである。
フである。
【図１８】従来のＥＳＴの構成を示す断面図である。
【図１９】従来のＥＳＴの動作説明用の模式断面図であ
る。
る。
【図２０】従来のＥＳＴの等価回路図である。
【図２１】従来のＥＳＴにおける制御電圧と導通電流と
の関係を示すグラフである。
の関係を示すグラフである。
【符号の説明】 １ Ｐ+ 基板２ Ｎ- エピタキシャル層 ３ トランジスタ形成領域 ４ 絶縁膜 ５ ゲート電極 ６ 絶縁膜 ７ カソード電極 ８ アノード電極 １１ Ｐ拡散領域 １２ Ｎ+ 拡散領域 １３ Ｐ拡散領域 １４ Ｎ+ 拡散領域 １５ Ｐ拡散領域 ２１ Ｐ拡散領域 ２２ Ｎ+ 拡散領域 ２３ Ｎ+ バッファ層 ４２ Ｐ拡散領域
【手続補正書】
【提出日】平成４年４月１７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】この状態において、カソード電極５７に対
するゲート電極５５の電圧を上昇させると、ゲート電極
５５ａ及び５５ｂ直下のＰ拡散領域５３の表面領域５３
ａ及び５３ｂがそれぞれＮ反転する。その結果、破線矢
印で示すように、電子がＮ+ 拡散領域５４ａからＮ- エ
ピタキシャル層５２に流れ出すとともに、実線矢印で示
すように、Ｐ+ 基板５１からホールがＮ- エピタキシャ
ル層５２を介してＰ拡散領域５３に流れ込む。
するゲート電極５５の電圧を上昇させると、ゲート電極
５５ａ及び５５ｂ直下のＰ拡散領域５３の表面領域５３
ａ及び５３ｂがそれぞれＮ反転する。その結果、破線矢
印で示すように、電子がＮ+ 拡散領域５４ａからＮ- エ
ピタキシャル層５２に流れ出すとともに、実線矢印で示
すように、Ｐ+ 基板５１からホールがＮ- エピタキシャ
ル層５２を介してＰ拡散領域５３に流れ込む。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】したがって、Ｐ拡散領域５３を流れるホー
ルが増大してくると、Ｎ+ 拡散領域５４ｃとＰ拡散領域
５３との間が順バイアスされ、電子がＰ拡散領域５３を
通ってＮ- エピタキシャル層５２に流れだす。その結
果、Ｎ+ 拡散領域５４ｃ、Ｐ拡散領域５３、Ｎ- エピタ
キシャル層５２及びＰ+ 基板１で構成されるサイリスタ
が動作状態となりサイリスタ動作に入る。このサイリス
タ動作によりＥＳＴのオン状態でのオン抵抗値を十分低
くすることができる。また、サイリスタ動作が動作状態
になるように、抵抗Ｒ１の抵抗値は十分大きな値に設定
される。
ルが増大してくると、Ｎ+ 拡散領域５４ｃとＰ拡散領域
５３との間が順バイアスされ、電子がＰ拡散領域５３を
通ってＮ- エピタキシャル層５２に流れだす。その結
果、Ｎ+ 拡散領域５４ｃ、Ｐ拡散領域５３、Ｎ- エピタ
キシャル層５２及びＰ+ 基板１で構成されるサイリスタ
が動作状態となりサイリスタ動作に入る。このサイリス
タ動作によりＥＳＴのオン状態でのオン抵抗値を十分低
くすることができる。また、サイリスタ動作が動作状態
になるように、抵抗Ｒ１の抵抗値は十分大きな値に設定
される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】また、最大可制御電流を大きくするために
は、Ｎ+ 拡散領域５３ｂ下のＰ拡散領域５３の濃度をさ
らに高め、抵抗Ｒ２の抵抗値はさらに低くしラッチアッ
プ現象を抑制する方法が考えられるが、Ｎ+ 拡散領域５
４ｂ下のＰ拡散領域５３の濃度を不必要に高めることに
より、Ｎ+ 拡散領域５４ｂ及び５４ｃをソース、ドレイ
ン領域としたＮＭＯＳトランジスタＱ２の閾値電圧ＶTH
に影響を与えてしまうため、抵抗Ｒ２の抵抗値を低下さ
せることは限界がある。このため、十分に最大可制御電
流を増大させることはできないという問題点があった。
は、Ｎ+ 拡散領域５３ｂ下のＰ拡散領域５３の濃度をさ
らに高め、抵抗Ｒ２の抵抗値はさらに低くしラッチアッ
プ現象を抑制する方法が考えられるが、Ｎ+ 拡散領域５
４ｂ下のＰ拡散領域５３の濃度を不必要に高めることに
より、Ｎ+ 拡散領域５４ｂ及び５４ｃをソース、ドレイ
ン領域としたＮＭＯＳトランジスタＱ２の閾値電圧ＶTH
に影響を与えてしまうため、抵抗Ｒ２の抵抗値を低下さ
せることは限界がある。このため、十分に最大可制御電
流を増大させることはできないという問題点があった。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正内容】
【００３５】次に、カソード電極７に対するゲート電極
５の電圧を下降させると、Ｐ拡散領域１３ａのＮ反転状
態が解消されるため、サイリスタ動作は停止し、Ｐ+ 基
板１からＮ- エピタキシャル層２に注入されたホールは
Ｎ- エピタキシャル層２内での再結合、Ｐ拡散領域１５
への流入で消滅しオフ状態となる。また、カソード電極
７に対するゲート電極５の電圧の下降度合いを高め、Ｎ
+ 拡散領域１２の側面領域１２ａをＰ反転させて、Ｎ-
エピタキシャル層２に注入されたホールをＰ拡散領域１
１からＰ拡散領域１３へと流してオフさせるように形成
する事も可能である。
５の電圧を下降させると、Ｐ拡散領域１３ａのＮ反転状
態が解消されるため、サイリスタ動作は停止し、Ｐ+ 基
板１からＮ- エピタキシャル層２に注入されたホールは
Ｎ- エピタキシャル層２内での再結合、Ｐ拡散領域１５
への流入で消滅しオフ状態となる。また、カソード電極
７に対するゲート電極５の電圧の下降度合いを高め、Ｎ
+ 拡散領域１２の側面領域１２ａをＰ反転させて、Ｎ-
エピタキシャル層２に注入されたホールをＰ拡散領域１
１からＰ拡散領域１３へと流してオフさせるように形成
する事も可能である。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正内容】
【００４１】まず、図５に示すように、Ｐ+ 基板１上に
エピタキシャル成長法によりＮ- エピタキシャル層２を
形成し、Ｎ- エピタキシャル層２上に熱酸化膜を形成
後、レジストをマスクとしてＰ型の不純物を注入し、ア
ニールを行って、Ｐ拡散層３１を形成する。
エピタキシャル成長法によりＮ- エピタキシャル層２を
形成し、Ｎ- エピタキシャル層２上に熱酸化膜を形成
後、レジストをマスクとしてＰ型の不純物を注入し、ア
ニールを行って、Ｐ拡散層３１を形成する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正内容】
【００４２】そして、熱酸化膜の除去後、図６に示すよ
うに、Ｐ拡散層３１上の全面に下敷き酸化膜３３を形成
後、下敷き酸化膜３３上に窒化膜３２を形成する。その
後、窒化膜３２をパターニングし不純物注入用の窓を開
ける。この窓からＮ型の不純物を注入し、アニールを行
いＮ+ 拡散領域１２を形成する。このとき、同時に図示
しない酸化膜が形成される。このＮ型の注入は深く、か
つ高濃度に形成する必要があるため、高エネルギーイオ
ン注入が利用できる。次に、上記酸化膜をエッチングに
より除去した後、再び下敷き酸化膜を形成して、Ｐ型の
不純物を注入し、アニールを行いＰ拡散領域１３を形成
する。このとき、同時に酸化膜３４が形成される。
うに、Ｐ拡散層３１上の全面に下敷き酸化膜３３を形成
後、下敷き酸化膜３３上に窒化膜３２を形成する。その
後、窒化膜３２をパターニングし不純物注入用の窓を開
ける。この窓からＮ型の不純物を注入し、アニールを行
いＮ+ 拡散領域１２を形成する。このとき、同時に図示
しない酸化膜が形成される。このＮ型の注入は深く、か
つ高濃度に形成する必要があるため、高エネルギーイオ
ン注入が利用できる。次に、上記酸化膜をエッチングに
より除去した後、再び下敷き酸化膜を形成して、Ｐ型の
不純物を注入し、アニールを行いＰ拡散領域１３を形成
する。このとき、同時に酸化膜３４が形成される。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正内容】
【００４６】そして、窒化膜３７上の酸化膜３８の膜厚
の薄さを利用して、酸化膜エッチングを行い窒化膜３７
だけ露出させ、さらに、窒化膜エッチングを行い窒化膜
３７を除去する。そして、図１１に示すように、酸化膜
３６をパターニングし、ゲート電極５の表面全面を覆う
ように残す。その結果、残った酸化膜３６及び３８が酸
化膜６となる（図１〜図３参照）。なお、酸化膜３６及
び３８のパターニングを、酸化膜３６が酸化膜３８より
膜厚が薄いことを利用して、酸化膜３６及び３８をその
ままエッチングして、酸化膜３８のみを残すセルフアラ
インプロセスで行ってもよい。
の薄さを利用して、酸化膜エッチングを行い窒化膜３７
だけ露出させ、さらに、窒化膜エッチングを行い窒化膜
３７を除去する。そして、図１１に示すように、酸化膜
３６をパターニングし、ゲート電極５の表面全面を覆う
ように残す。その結果、残った酸化膜３６及び３８が酸
化膜６となる（図１〜図３参照）。なお、酸化膜３６及
び３８のパターニングを、酸化膜３６が酸化膜３８より
膜厚が薄いことを利用して、酸化膜３６及び３８をその
ままエッチングして、酸化膜３８のみを残すセルフアラ
インプロセスで行ってもよい。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正内容】
【００５１】このような構成において、カソード電極７
とゲート電極５とを同電位にして、アノード電極８の電
位を上昇させると、Ｐ拡散領域１１及び４２とＮ- エピ
タキシャル層２とのＰＮ接合から空乏層がのびて、電圧
を保持する。
とゲート電極５とを同電位にして、アノード電極８の電
位を上昇させると、Ｐ拡散領域１１及び４２とＮ- エピ
タキシャル層２とのＰＮ接合から空乏層がのびて、電圧
を保持する。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正内容】
【００５２】この状態において、カソード電極７に対す
るゲート電極５の電圧を上昇させると、ゲート電極５と
絶縁膜４を介して対面するＰ拡散領域１１及び１３の側
面領域がそれぞれＮ反転する。その結果、第１の実施例
同様、カソード電極７からの電子がＮ- エピタキシャル
層２に流れ出すとともに、Ｐ+ 基板１とＮ- エピタキシ
ャル層２との間に順バイアスが加わり、Ｐ+ 基板１から
ホールがＮ- エピタキシャル層２を介してＰ拡散領域１
１、４２に注入される。
るゲート電極５の電圧を上昇させると、ゲート電極５と
絶縁膜４を介して対面するＰ拡散領域１１及び１３の側
面領域がそれぞれＮ反転する。その結果、第１の実施例
同様、カソード電極７からの電子がＮ- エピタキシャル
層２に流れ出すとともに、Ｐ+ 基板１とＮ- エピタキシ
ャル層２との間に順バイアスが加わり、Ｐ+ 基板１から
ホールがＮ- エピタキシャル層２を介してＰ拡散領域１
１、４２に注入される。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】変更
【補正内容】
【００５４】第２の実施例のＥＳＴにおいて、サイリス
タ動作を維持するために必要な最小電流である保持電流
ＩＫ（図１２参照）を下げるべく、Ｐ拡散領域１１を図
１３のＢ−Ｂ方向に長く形成して抵抗Ｒ１１を大きくす
ることが考えられる。この際、Ｐ拡散領域１１の長さに
比例してＮ+ 拡散領域１４もＢ−Ｂ方向に長く形成する
ことができるため、ＮＭＯＳトランジスタＱ１２のチャ
ネル幅を十分長く形成することができ、抵抗Ｒ１１の高
抵抗化に伴いサイリスタ動作時のオン抵抗が大きくなる
ことはない。したがって、抵抗Ｒ１１の高抵抗化を図る
ことにより、他に支障を与えることなく、十分に保持電
流を減少させることができる。またＰ拡散領域１１がフ
ローティングする事による耐圧の低下を防ぐ事ができ
る。また、第１の実施例同様、ラッチアップ現象が生じ
ない構造であるため、最大可制御電流の増大を図ること
ができる。
タ動作を維持するために必要な最小電流である保持電流
ＩＫ（図１２参照）を下げるべく、Ｐ拡散領域１１を図
１３のＢ−Ｂ方向に長く形成して抵抗Ｒ１１を大きくす
ることが考えられる。この際、Ｐ拡散領域１１の長さに
比例してＮ+ 拡散領域１４もＢ−Ｂ方向に長く形成する
ことができるため、ＮＭＯＳトランジスタＱ１２のチャ
ネル幅を十分長く形成することができ、抵抗Ｒ１１の高
抵抗化に伴いサイリスタ動作時のオン抵抗が大きくなる
ことはない。したがって、抵抗Ｒ１１の高抵抗化を図る
ことにより、他に支障を与えることなく、十分に保持電
流を減少させることができる。またＰ拡散領域１１がフ
ローティングする事による耐圧の低下を防ぐ事ができ
る。また、第１の実施例同様、ラッチアップ現象が生じ
ない構造であるため、最大可制御電流の増大を図ること
ができる。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】変更
【補正内容】
【００５５】なお、第２の実施例のＥＳＴの製造方法
は、図５〜図１１で示した第１の実施例の製造工程にお
いて、溝４１の形成時に溝４１，４１間に、拡散領域１
２〜１４とともに、上層に拡散領域１１〜１４が形成さ
れないＰ拡散層３１を一部残すようにする。なお、他の
工程は第１の実施例の製造工程と同様であるため、説明
は省略する。
は、図５〜図１１で示した第１の実施例の製造工程にお
いて、溝４１の形成時に溝４１，４１間に、拡散領域１
２〜１４とともに、上層に拡散領域１１〜１４が形成さ
れないＰ拡散層３１を一部残すようにする。なお、他の
工程は第１の実施例の製造工程と同様であるため、説明
は省略する。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００５８
【補正方法】変更
【補正内容】
【００５８】まず、カソード電極７とゲート電極５とを
同電位にして、アノード電極８の電位を上昇させると、
Ｐ拡散領域１１及び１５とＮ- エピタキシャル層２との
ＰＮ接合から空乏層がのびて、電圧を保持する。
同電位にして、アノード電極８の電位を上昇させると、
Ｐ拡散領域１１及び１５とＮ- エピタキシャル層２との
ＰＮ接合から空乏層がのびて、電圧を保持する。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００６６
【補正方法】変更
【補正内容】
【００６６】第１の実施例のＥＳＴにＮ+ バッファ層２
３設けるとＮ- エピタキシャル層２を薄くしてもオフ状
態でのパンチスルーを防ぎ、かつオン状態時おいてホー
ルの注入をコントロールできることが一般的に知られて
いる。このとき、Ｎ+ バッファ層２３の膜厚を薄く、不
純物濃度を低くするとオン抵抗は低くなるが、電極７，
８間に過大な電圧が加わると、電流が流れすぎて素子が
破壊されやすくなる。逆にＮ+ バッファ層２３の膜厚を
厚くし不純物濃度を高めると、電極７，８間に過大な電
圧が加わっても電流が流れすぎることはなくなり素子が
破壊されにくくなるが、オン抵抗は上昇する。つまり、
Ｎ+ バッファ層２３の形成に基づく素子の耐久性の向上
とオン抵抗の低下とはトレードオフの関係にあるため、
第１の実施例にＮ+ バッファ層２３を設ける場合、上記
した効果を得ることができる反面、膜厚と不純物濃度と
の調整は困難であった。同様のことが第２及び第３の実
施例にも当てはまる。
３設けるとＮ- エピタキシャル層２を薄くしてもオフ状
態でのパンチスルーを防ぎ、かつオン状態時おいてホー
ルの注入をコントロールできることが一般的に知られて
いる。このとき、Ｎ+ バッファ層２３の膜厚を薄く、不
純物濃度を低くするとオン抵抗は低くなるが、電極７，
８間に過大な電圧が加わると、電流が流れすぎて素子が
破壊されやすくなる。逆にＮ+ バッファ層２３の膜厚を
厚くし不純物濃度を高めると、電極７，８間に過大な電
圧が加わっても電流が流れすぎることはなくなり素子が
破壊されにくくなるが、オン抵抗は上昇する。つまり、
Ｎ+ バッファ層２３の形成に基づく素子の耐久性の向上
とオン抵抗の低下とはトレードオフの関係にあるため、
第１の実施例にＮ+ バッファ層２３を設ける場合、上記
した効果を得ることができる反面、膜厚と不純物濃度と
の調整は困難であった。同様のことが第２及び第３の実
施例にも当てはまる。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００６７
【補正方法】変更
【補正内容】
【００６７】一方、第４の実施例の構成では、Ｎ+ 拡散
領域２２の存在により、Ｐ+ 基板１に注入される電子電
流密度が所定レベル以上になると、Ｎ- エピタキシャル
層２２とＮ+ 拡散領域２２間のＰ+ 基板１の領域１ａ
が、そこを流れるホール電流による電圧降下で空乏化す
る。その結果、電子電流はＮ- エピタキシャル層２から
Ｎ+ 拡散領域２２に直接流れ込み、ホールは空乏領域と
なったＰ+ 基板領域１ａからは注入されなくなり、Ｐ+
基板１からのホールの注入量が抑制される。以下、この
効果を空乏化電流抑制効果という。したがって、空乏化
電流抑制効果が電極７，８間の導通電流が定格電流以上
になると働くように、Ｐ+ 基板領域１ａの厚み、Ｎ+ 拡
散領域２２の配置、Ｎ+ バッファ層２３の膜厚、不純物
濃度等を設計することにより、Ｎ+ バッファ層２３の厚
みを薄く不純物濃度を低くすることによりオン抵抗を低
くした場合に電極７，８間に過大な電圧が加わっても、
定格電流を越えた場合は空乏化電流抑制効果が働くた
め、電流が流れすぎることはなくなり素子が破壊されに
くくなる。その結果、Ｎ+ バッファ層２３の形成に基づ
く素子の耐久性の向上とオン抵抗の低下とのトレードオ
フの関係は向上されるため、第４の実施例のＮ+ バッフ
ァ層２３の膜厚と不純物濃度との調整は比較的容易にな
り、第４の実施例の構成によりはじめてＮ+ バッファ層
２３を形成する効果を存分に発揮することができる。
領域２２の存在により、Ｐ+ 基板１に注入される電子電
流密度が所定レベル以上になると、Ｎ- エピタキシャル
層２２とＮ+ 拡散領域２２間のＰ+ 基板１の領域１ａ
が、そこを流れるホール電流による電圧降下で空乏化す
る。その結果、電子電流はＮ- エピタキシャル層２から
Ｎ+ 拡散領域２２に直接流れ込み、ホールは空乏領域と
なったＰ+ 基板領域１ａからは注入されなくなり、Ｐ+
基板１からのホールの注入量が抑制される。以下、この
効果を空乏化電流抑制効果という。したがって、空乏化
電流抑制効果が電極７，８間の導通電流が定格電流以上
になると働くように、Ｐ+ 基板領域１ａの厚み、Ｎ+ 拡
散領域２２の配置、Ｎ+ バッファ層２３の膜厚、不純物
濃度等を設計することにより、Ｎ+ バッファ層２３の厚
みを薄く不純物濃度を低くすることによりオン抵抗を低
くした場合に電極７，８間に過大な電圧が加わっても、
定格電流を越えた場合は空乏化電流抑制効果が働くた
め、電流が流れすぎることはなくなり素子が破壊されに
くくなる。その結果、Ｎ+ バッファ層２３の形成に基づ
く素子の耐久性の向上とオン抵抗の低下とのトレードオ
フの関係は向上されるため、第４の実施例のＮ+ バッフ
ァ層２３の膜厚と不純物濃度との調整は比較的容易にな
り、第４の実施例の構成によりはじめてＮ+ バッファ層
２３を形成する効果を存分に発揮することができる。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００６８
【補正方法】変更
【補正内容】
【００６８】図１７は、Ｎ+ バッファ層２３を設けた場
合の第１の実施例のＥＳＴと第４の実施例のＥＳＴそれ
ぞれの電極７，８間電圧Ｖ７８と電極７，８間導通電流
Ｉ（対数表示）との関係を示すグラフである。同図にお
いて、Ｉ０が定格電流であり、Ｌ１が第１の実施例のＥ
ＳＴの特性、Ｌ４が第４の実施例のＥＳＴの特性を示
す。同図に示すように、第４の実施例のＥＳＴは第１の
実施例のＥＳＴに比べ、定格電流Ｉ０まではオン抵抗が
低く、定格電流Ｉ０を越えるとオン抵抗が高くなるた
め、良い特性であるといえる。
合の第１の実施例のＥＳＴと第４の実施例のＥＳＴそれ
ぞれの電極７，８間電圧Ｖ７８と電極７，８間導通電流
Ｉ（対数表示）との関係を示すグラフである。同図にお
いて、Ｉ０が定格電流であり、Ｌ１が第１の実施例のＥ
ＳＴの特性、Ｌ４が第４の実施例のＥＳＴの特性を示
す。同図に示すように、第４の実施例のＥＳＴは第１の
実施例のＥＳＴに比べ、定格電流Ｉ０まではオン抵抗が
低く、定格電流Ｉ０を越えるとオン抵抗が高くなるた
め、良い特性であるといえる。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】図１７
【補正方法】変更
【補正内容】
【図１７】第４の実施例のＥＳＴの効果を説明するグラ
フである。
フである。
【手続補正１７】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正１８】
【補正対象書類名】図面
【補正対象項目名】図１３
【補正方法】変更
【補正内容】
【図１３】
【手続補正１９】
【補正対象書類名】図面
【補正対象項目名】図１７
【補正方法】変更
【補正内容】
【図１７】
【手続補正２０】
【補正対象書類名】図面
【補正対象項目名】図１９
【補正方法】変更
【補正内容】
【図１９】
Claims (2)
- 【請求項１】 一方主面と他方主面とを有する第１の導
電型の半導体基板と、 前記半導体基板の一方主面上に形成された第２の導電型
の第１の半導体層と、 前記第１の半導体層上に選択的に形成された第１の導電
型の第１の半導体領域と、 前記第１の半導体領域上に形成された第２の導電型の第
２の半導体領域と、 前記第２の半導体領域上に形成された第１の導電型の第
３の半導体領域と、 前記第３の半導体領域の表面に選択的に形成された第４
の半導体領域と、 前記第１の半導体層と前記第２の半導体領域との間の前
記第１の半導体領域の側面上に形成された第１の絶縁膜
と、 前記第１の絶縁膜上に形成された第１の制御電極と、 前記第２の半導体領域と前記第４の半導体領域との間の
前記第３の半導体領域の側面上に形成された第２の絶縁
膜と、 前記第２の絶縁膜上に形成された第２の制御電極と、 前記第３及び第４の半導体領域上に、前記第１及び第２
の制御電極とは独立して形成された第１の主電極と、 前記半導体基板の他方主面上に形成された第２の主電極
とを備えた半導体装置。 - 【請求項２】 一方主面と他方主面とを有する第１の導
電型の半導体基板を準備するステップと、 前記第１の半導体基板の一方主面上に第２の導電型の第
１の半導体層を形成するステップと、 前記第１の半導体層上に第１の導電型の第２の半導体層
を形成するステップと、 前記第２の半導体層の表面に、下層の前記第２の半導体
層の部分を第１の半導体領域として規定する、第２の導
電型の第２の半導体領域を選択的に形成するステップ
と、 前記第２の半導体領域の表面に第１の導電型の第３の半
導体領域を選択的に形成するステップと、 前記第３の半導体領域の表面に第４の半導体領域を選択
的に形成するステップと、 前記第１〜第４の半導体領域を含む第２の半導体層の表
面から前記第１の半導体層の表面にかけて選択的に溝を
形成し、少くとも前記第１〜第４の半導体領域からなる
半導体素子形成領域を設けるステップと、 前記溝の内周に、前記第１の半導体領域の側面と接して
第１の絶縁膜を形成するステップと、 前記溝の内周に、前記第３の半導体領域の側面と接して
第２の絶縁膜を形成するステップと、 前記第１の絶縁膜上に第１の制御電極を形成するステッ
プと、 前記第２の絶縁膜上に第２の制御電極を形成するステッ
プと、 前記第３及び第４の半導体領域上に、前記第１及び第２
の制御電極とは独立して第１の主電極を形成するステッ
プと、 前記半導体基板の他方主面上に第２の主電極を形成する
ステップとを備えた半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3338205A JP2739002B2 (ja) | 1991-12-20 | 1991-12-20 | 半導体装置及びその製造方法 |
| US07/977,169 US5477064A (en) | 1991-12-20 | 1992-11-16 | Thyristor |
| DE4242578A DE4242578C2 (de) | 1991-12-20 | 1992-12-16 | Emittergeschalteter Thyristor und Verfahren zu seiner Herstellung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3338205A JP2739002B2 (ja) | 1991-12-20 | 1991-12-20 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05175491A true JPH05175491A (ja) | 1993-07-13 |
| JP2739002B2 JP2739002B2 (ja) | 1998-04-08 |
Family
ID=18315915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3338205A Expired - Lifetime JP2739002B2 (ja) | 1991-12-20 | 1991-12-20 | 半導体装置及びその製造方法 |
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| Country | Link |
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| US7276778B2 (en) | 2004-07-01 | 2007-10-02 | Fuji Electric Holdings Co., Ltd. | Semiconductor system functioning as thyristor in on-state, and as bipolar transistor in transient state or with overcurrent |
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| JPH07235672A (ja) | 1994-02-21 | 1995-09-05 | Mitsubishi Electric Corp | 絶縁ゲート型半導体装置およびその製造方法 |
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-
1991
- 1991-12-20 JP JP3338205A patent/JP2739002B2/ja not_active Expired - Lifetime
-
1992
- 1992-11-16 US US07/977,169 patent/US5477064A/en not_active Expired - Lifetime
- 1992-12-16 DE DE4242578A patent/DE4242578C2/de not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| DE4242578A1 (en) | 1993-06-24 |
| US5477064A (en) | 1995-12-19 |
| JP2739002B2 (ja) | 1998-04-08 |
| DE4242578C2 (de) | 1997-07-10 |
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