DE4242578C2

DE4242578C2 - Emittergeschalteter Thyristor und Verfahren zu seiner Herstellung

Info

Publication number: DE4242578C2
Application number: DE4242578A
Authority: DE
Inventors: Tomohide Terashima
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-12-20
Filing date: 1992-12-16
Publication date: 1997-07-10
Anticipated expiration: 2012-12-17
Also published as: JPH05175491A; DE4242578A1; JP2739002B2; US5477064A

Description

Die vorliegende Erfindung bezieht sich auf einen emittergeschalteten Thyristor [EST= Emitter Switched Thyristor) und auf ein Verfahren zu seiner Herstellung.

Fig. 1 zeigt in einer Perspektivansicht eine Konfiguration eines EST nach dem Stand der Technik, wie er aus Fig. 3 der EP 0 454 201 A2 bekannt ist), und Fig. 2 stellt eine entlang A-A aus Fig. 1 genommene Schnittansicht dar. Wie es in den Fig. 1 und 2 dargestellt ist, wird auf einer ersten Hauptoberfläche eines P⁺-Substrates 1 eine N^-- Epitaxieschicht 2 gebildet. Daran anschließend wird eine vergrabene Gate-Elektrode 5 aus Polysilicium selektiv über einen Isolierfilm 4 auf einem Oberflächenbereich der N^-- Epitaxieschicht 2 gebildet.

Auf der N^--Epitaxieschicht 2 zwischen zwei Gate- Elektroden 5 werden ein Transistorbildungsbereich 3 bzw. P- Diffusionsbereich 15 selektiv gebildet, von denen jeder aufgrund des hierzwischen angeordneten Isolierfilms 4 von den Gate-Elektroden 5 isoliert ist.

Ein N⁺-Diffusionsbereich 12 wird auf einem P- Diffusionsbereich 11 in dem Transistorbildungsbereich 3 gebildet, ein P-Diffusionsbereich 13 wird auf dem N⁺- Diffusionsbereich 12 hierin gebildet, und ein N⁺- Diffusionsbereich 14 wird selektiv in einer Oberfläche des P- Diffusionsbereiches 13 gebildet.

Daran anschließend wird ein Isolierfilm 6 oberhalb der gesamten Oberfläche der Gate-Elektroden 5 gebildet, und es wird eine Kathodenelektrode 7 aus Aluminiumsilicium auf dem P-Diffusionsbereich 13, dem N⁺-Diffusionsbereich 14 und dem P-Diffusionsbereich 15 gebildet, bei denen der Isolierfilm 6 nicht ausgebildet wird. Des weiteren wird eine Anodenelektrode 8 aus Metall auf einer zweiten Hauptoberfläche des P⁺- Substrates 1 gebildet.

Fig. 3 zeigt in einer modellhaften Schnittansicht die Betriebsweise des in den Fig. 1 und 2 dargestellten EST. Im folgenden wird die Betriebsweise des EST unter Bezugnahme auf Fig. 3 beschrieben.

Falls ein Potential der Anodenelektrode 8 angehoben wird und die Kathodenelektrode 7 und die Gate-Elektrode 5 auf gleichem Potential liegen, erstrecken sich Verarmungsschichten ausgehend von PN-Übergängen zwischen den P-Diffusionsbereichen 11, 15 und der N-Epitaxieschicht 2 zum Halten einer Spannung.

Falls die Spannung bei der Gate-Elektrode 5 bezüglich der Kathodenelektrode 7 angehoben wird, werden Seitenbereiche 11a und 13a des Diffusionsbereiches 11 und 13, welche über die Gate-Elektrode 5 und den Isolierfilm 4 gegenüberliegend angeordnet sind, negativ invertiert. Als Ergebnis hiervon fließen gemäß dem strichlierten Pfeil Elektronen aus der Kathodenelektrode 7 zur Epitaxieschicht 2, während ein Übergang zwischen dem P⁺-Substrat 1 und der N^-- Epitaxieschicht 2 in Vorwärtsrichtung vorgespannt ist, und Löcher werden aus dem P⁺-Substrat 1 auf die N^--Epitaxieschicht 2 in die P-Diffusionsbereiche 11 und 15 eingeführt, wie dies durch durchgehende Pfeile dargestellt ist.

Mit der Einführung der in den P-Diffusionsbereich 11 fließenden Löcher in den N⁺-Diffusionsbereich 12 werden Elektronen aus dem N⁺-Diffusionsbereich 12 in den P- Diffusionsbereich 11 eingeführt, wie es durch den unterbrochenen Pfeil dargestellt ist. Falls der Strom zwischen der Anodenelektrode 8 und der Kathodenelektrode 7 ansteigt, wird ein Thyristor, bestehend aus dem N⁺- Diffusionsbereich 12, dem P-Diffusionsbereich 11, der N^-- Epitaxieschicht 2 und dem P⁺-Substrat 1, eingeschaltet und beginnt die Arbeitsweise.

Bei der vorstehend erwähnten Konfiguration ist der Seitenbereich 11a des P-Diffusionsbereiches 11 negativ invertiert, und demzufolge wird der Stromverstärkungsfaktor h_FE eines NPN-Bipolartransistors, bestehend aus dem N⁺- Diffusionsbereich 12, dem P-Diffusionsbereich 11 und der N^-- Epitaxieschicht 2, verbessert. Der P-Diffusionsbereich 11 befindet sich in einem elektrisch schwebenden Zustand. Diese Merkmale wirken sämtlich zusammen, um zu gewährleisten, daß ein Minimalstrom zum Aufrechterhalten des Thyristorbetriebes (Haltestrom) kleiner wird.

Falls der Thyristor arbeitet, rekombinieren die meisten der von dem P-Diffusionsbereich 11 in den N⁺- Diffusionsbereich 12 eingeführten Löcher innerhalb des N⁺- Diffusionsbereiches 12, und somit fließt annähernd kein Strom in einem Widerstand R12 des P-Diffusionsbereiche 13. Somit wird keine Vorwärtsvorspannung zwischen dem N⁺- Diffusionsbereich 14, und dem P-Diffusionsbereich 13 angelegt, so daß ein NPN-Bipolartransistor, bestehend aus dem N⁺- Diffusionsbereich 14, dem P-Diffusionsbereich 13 und dem N⁺- Diffusionsbereich 12, zu keinem Zeitpunkt eingeschaltet wird und somit ein Latch-Up-Zustand ausgebildet wird. Auf diese Weise kann ein maximal steuerbarer Strom angehoben werden.

Falls daran anschließend die Spannung bei der Gate- Elektrode 5 bezüglich der Kathodenelektrode 7 verringert wird, bildet sich eine Inversion bei dem P-Seitenbereich 13a aus, und folglich beendet der Thyristor seinen Betrieb, und die aus dem P⁺-Substrat 1 in die N- Epitaxieschicht 2 eingeführten Löcher rekombinieren innerhalb der N^-- Epitaxieschicht 2, und die Löcher verschwinden bei ihrem Fluß in den P-Diffusionsbereich 15, so daß ein AUS-Zustand verursacht wird. Gleichzeitig wird der Seitenbereich des N⁺-Diffusionsbereiches 12 invertiert, so daß die in die N-Epitaxieschicht 2 eingeführten Löcher aus dem P- Diffusionsbereich 11 in den P-Diffusionsbereich 13 geführt werden können, um einen AUS-Zustand zu bewirken.

Die meisten der in die N-Epitaxieschicht 2 eingeführten Löcher fließen in den P-Diffusionsbereich 15, falls eine Fläche des P-Diffusionsbereiches 15 zu groß ist, und demzufolge wird der Haltestrom zum Halten des Thyristorbetriebes angehoben, wobei jedoch ein geeignetes Ausbilden des P- Diffusionsbereiches 15 eine Verkürzung der Ausschaltdauer und damit eine Verkleinerung des Haltestromes erlaubt.

Fig. 4 zeigt in einem Schaltungsdiagramm eine Äquivalenzschaltung des EST nach dem Stand der Technik. Gemäß Fig. 4 umfaßt der EST einen NPN-Bipolartransistor T11, bestehend aus dem N⁺-Diffusionsbereich 12, dem P⁺-Diffusionsbereich 11 und der N^--Epitaxieschicht 2, einen PNP-Bipolartransistor T12, bestehend aus dem P⁺-Substrat 1, der N^--Epitaxieschicht 2 und dem P-Diffusionsbereich 11, und einen NPN-Bipolartransistor T13, bestehend aus dem N⁺-Diffusionsbereich 14, dem P- Diffusionsbereich 13 und dem N⁺-Diffusionsbereich 12. Der EST enthält des weiteren einen NMOS-Transistor Q11, bestehend aus dem N⁺-Diffusionsbereich 12, dem P-Diffusionsbereich 11, der N^--Epitaxieschicht 2 und der Gate-Elektrode 5, und einen NMOS-Transistor Q12, bestehend aus dem N⁺-Diffusionsbereich 12, dem P-Diffusionsbereich 13, dem N⁺-Diffusionsbereich 14 und der Gate-Elektrode 5.

Gleichzeitiges Einschalten der NMOS-Transistoren Q11 und Q12 bewirkt ein Einschalten eines Thyristors, bestehend aus den Bipolartransistoren T11 und T12, wobei auf der anderen Seite ein Ausschalten des NMOS-Transistors Q12 ein Ausschalten des Thyristors bewirkt.

Der Bipolartransistor T13 stellt einen parasitären Transistor dar, dessen Basis und Emitter durch den Widerstand R12 innerhalb des P-Diffusionsbereiches 13 kurzgeschlossen sind. Somit wird durch den in dem Widerstand R12 fließenden Basisstrom zu keinem Zeitpunkt eine Spannung entwickelt, die groß genug wäre, um die Basis und den Emitter in Vorwärtsrichtung vorzuspannen. Somit wird zu keinem Zeitpunkt ein parasitärer Thyristor, bestehend aus den Bipolartransistoren T11 bis T13, betrieben, so daß sich der EST nach dem Stand der Technik zu keinem Zeitpunkt in einem Latch-Up-Zustand ("Verriegelungszustand") befindet.

Aufgabe der vorliegenden Erfindung ist es, die Charakteristik eines EST nach dem Stand der Technik dahingehend zu verbessern, daß der Haltestrom ohne Verringerung der Durchschlagsspannung reduziert wird, sowie ein Verfahren zur Herstellung eines derartigen EST vorzusehen.

Diese Aufgabe wird durch die Merkmale der Ansprüche 1 und 8 gelöst.

Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

Weitere Vorteile der vorliegenden Erfindung ergeben sich aus der nachfolgenden Beschreibung von Ausführungsbeispielen unter Bezugnahme auf die Zeichnungen.

Es zeigen

Fig. 1 eine perspektivische Ansicht einer Konfiguration eines EST nach dem Stand der Technik;

Fig. 2 eine entlang der Linie A-A aus Fig. 1 genommene Schnittansicht;

Fig. 3 eine modellhafte Schnittansicht zur Erläuterung der Betriebsweise des EST nach dem Stand der Technik;

Fig. 4 ein Äquivalenzschaltungsdiagramm des EST nach dem Stand der Technik;

Fig. 5 bis 11 Schnittansichten eines Herstellungsverfahrens des EST des ersten Ausführungsbeispieles;

Fig. 12 eine Kurve zur Darstellung einer Beziehung zwischen der Steuerspannung und dem Leitungsstrom bei dem EST gemäß dem ersten Ausführungsbeispiel;

Fig. 13 eine perspektivische Ansicht einer Konfiguration eines EST des ersten Ausführungsbeispiels entsprechend der vorliegenden Erfindung;

Fig. 14 eine entlang der Linie B-B aus Fig. 13 genommene Schnittansicht;

Fig. 15 eine Schnittansicht einer Konfiguration eines EST eines zweiten Ausführungsbeispieles entsprechend der vorliegenden Erfindung;

Fig. 16 eine Schnittansicht einer Konfiguration eines EST eines dritten Ausführungsbeispieles entsprechend der vorliegenden Erfindung;

Fig. 17 eine Kurve zur Erläuterung eines Effektes des EST des dritten Ausführungsbeispieles.

Die Fig. 5 bis 11 zeigen in schematischen Schnittansichten ein Verfahren zur Herstellung des EST gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung.

Zuerst wird gemäß Fig. 5 die N^--Epitaxieschicht 2 auf dem P⁺-Substrat 1 durch ein epitaktisches Wachstumsverfahren gebildet, und daran anschließend wird ein thermischer Oxidationsfilm auf der N^--Epitaxieschicht 2 gebildet, und es wird eine P-Typ-Verunreinigung vermittels einer Photolackmaske implantiert und anschließend zur Bildung einer P-Diffusionsschicht 31 ausgeheilt.

Daran anschließend wird gemäß Fig. 6 nach der Entfernung des thermischen Oxidationsfilmes ein Basisoxidationsfilm 33 über die gesamte Oberfläche der P-Diffusionsschicht 31 gebildet, und daran anschließend wird ein Nitridfilm 32 auf dem Basisoxidationsfilm 33 gebildet. Daran anschließend wird der Nitridfilm 32 zur Herstellung eines Fensters für die Einführung von Verunreinigungen strukturiert. Über das Fenster wird eine N-Typ-Verunreinigung implantiert und zur Bildung des N⁺-Diffusionsbereiches 12 ausgeheilt. Dabei wird gleichzeitig ein (nicht näher dargestellter) Oxidationsfilm gebildet. Die N-Typ-Verunreinigungsionen werden mit hoher Energie implantiert, da es notwendig ist, daß der N⁺- Diffusionsbereich 12 mit einer großen Tiefe ausgebildet wird und eine hohe Verunreinigungskonzentration aufweist. Daran anschließend wird nach der Entfernung des Oxidationsfilmes durch Ätzen ein Basisoxidationsfilm erneut gebildet, es wird eine P-Typ-Verunreinigung implantiert und zur Bildung des P- Diffusionsbereiches 13 ausgeheilt. Dabei wird gleichzeitig ein Oxidationsfilm 34 gebildet.

Daran anschließend wird gemäß Fig. 7 der Oxidationsfilm 34 mit einem Photolack 35 bedeckt, und der Photolack 35 wird strukturiert. Daran anschließend wird der Oxidationsfilm 34 einem Ätzprozeß mit dem Photolack 35 als Maske unterzogen. Sodann wird Arsen vermittels einer Maske des Oxidationsfilmes 34 eingeführt und zur Bildung des N⁺- Diffusionsbereiches 14 gemäß Fig. 8 ausgeheilt. Dabei wird gleichzeitig ein Oxidationsfilm 40 gebildet.

Daran anschließend werden gemäß Fig. 9 die Oxidationsfilme 33 und 40 und der Nitridfilm 32 entfernt, und es werden ein Basisoxidationsfilm 36 und ein Nitridfilm 37 oberhalb der gesamten Oberfläche gebildet. Daran anschließend werden der Oxidationsfilm 36 und der Nitridfilm 37 strukturiert, und unter Zuhilfenahme einer Maske des strukturierten Oxidationsfilmes 36 und des Nitridfilmes 37 werden Vertiefungen 41 selektiv durch tiefes Ätzen gebildet, welche sich oberhalb einer Oberfläche der N^--Epitaxieschicht 2 erstrecken. Das Ätzen kann ein Trockenätzen oder ein anderes anisotropes Ätzen sein. Als Ergebnis wird in der noch verbleibenden P-Diffusionsschicht 31 ein Bereich mit dem N⁺- Diffusionsbereich 12 hierauf als P-Diffusionsbereich 11 definiert, während ein Bereich ohne einen weiteren Bereich hierauf als P-Diffusionsbereich 15 definiert wird.

Daran anschließend wird gemäß Fig. 10 nach der dünnen Ausbildung eines Oxidationsfilmes 4 in Innenwänden der Vertiefungen 41 Polysilicium über die gesamte Oberfläche einschließlich der Innenseite der Vertiefungen 41 abgeschieden und zurückgeätzt, bis das Polysilicium lediglich in der Innenseite der Vertiefungen 41 verbleibt, so daß die Gate- Elektrode 5 gebildet wird. Daran anschließend wird ein Oxidationsfilm 38 über die gesamte Oberfläche durch ein thermisches Oxidationsverfahren gebildet.

Unter Verwendung der Dünnheit des Oxidationsfilmes 38 auf dem Nitridfilm 37 wird ein Oxidationsfilmätzen durchgeführt, um lediglich den Nitridfilm 37 freizulegen, und des weiteren wird der Nitridfilm 37 durch ein Nitridfilmätzen entfernt. Daran anschließend werden gemäß Fig. 11 die Oxidationsfilme 36 und 38 so lange strukturiert, bis sie noch die gesamte Oberfläche der Gate-Elektrode 5 bedecken. Als Ergebnis hiervon dient der verbleibende Oxidationsfilm 36 als Isolierfilm 6 (vgl. Fig. 1 bis 3). Bei der Strukturierung der Oxidationsfilme 36 und 38 kann ein selbstjustierender Prozeß durchgeführt werden, der die Dünnheit der beiden Oxidationsfilme 36 und 38 in vorteilhafter Weise ausnützt, wobei die Oxidationsfilme 36 und 38 im ganzen derart weggeätzt werden, daß allein der Oxidationsfilm 38 stehenbleibt.

Daran anschließend wird Aluminiumsilicium durch Sputtern zur Bildung der Kathodenelektrode 7 abgeschieden. Daran anschließend wird durch eine Verdampfung eines Metalles auf einer zweiten Hauptoberfläche des P⁺-Substrates 1 die Anodenelektrode 8 gebildet, wodurch der EST des ersten Ausführungsbeispieles schließlich fertiggestellt werden kann.

Fig. 12 zeigt in einem Graphen eine Flußrate des Stromes I, der zwischen den Elektroden 7 und 8 fließt, in Bezug zur Spannung V an der Gate-Elektrode 5 (im folgenden als "Steuerelektrode" bezeichnet) bezüglich der Kathodenelektrode 7, wobei jedoch der leitende Strom I logarithmisch dargestellt ist. Aus dieser Darstellung ergibt sich ohne weiteres, daß zu keinem Zeitpunkt ein Latch-Up-Phänomen auftritt, selbst dann nicht, wenn der Haltestrom IK unterdrückt wird, während der Leitungsstrom ansteigt.

Fig. 13 zeigt eine perspektivische Ansicht einer Konfiguration eines EST gemäß dem ersten Ausführungsbeispiel entsprechend der vorliegenden Erfindung, und Fig. 14 zeigt eine entlang B-B aus Fig. 13 genommene Schnittansicht. Wie es in den Fig. 13 und 14 dargestellt ist, wird ein P-Diffusionsbereich 42, der sich aus der Kathodenelektrode 7 bis zur N^--Epitaxieschicht 2 erstreckt, in dem Transistorbildungsbereich 3 als Ersatz für den P- Diffusionsbereich 15 bei dem EST nach dem Stand der Technik gebildet. Der P-Diffusionsbereich 42 ist kontinuierlich zu den P-Diffusionsbereichen 11 und 13 und dem N⁺- Diffusionsbereich 12 gebildet, aber nicht zu dem N⁺- Diffusionsbereich 14.

Der PN-Übergang zwischen dem N⁺-Diffusionsbereich 12 und dem P-Diffusionsbereich 11 wird auch dann durch einen Spannungsabfall in Vorwärtsrichtung vorgespannt, wenn ein Widerstand R11 in dem P-Diffusionsbereich 11 ausreichend groß im Widerstandswert ist, und eine kleine Menge von Löchern aus dem P-Diffusionsbereich 11 in den P-Diffusionsbereich 42 fließt, und Elektronen aus dem N⁺-Diffusionsbereich 12 in den P-Diffusionsbereich 11 eingeführt werden. Da die weiteren Komponenten ähnlich sind wie bei dem EST nach dem Stand der Technik, kann deren nähere Erläuterung weggelassen werden.

Wenn bei der vorstehend beschriebenen Konfiguration ein Potential bei der Anodenelektrode 8 angehoben wird, wobei die Kathodenelektrode 7 und die Gate-Elektrode 5 auf gleichem Potential liegen, erstrecken sich Verarmungsschichten von den PN-Übergängen zwischen den P- Diffusionsbereichen 11, 42 und der N^--Epitaxieschicht 2 und halten die Spannung.

Wenn die Spannung bei der Gate-Elektrode 5 bezüglich der Kathodenelektrode 7 angehoben wird, werden die Seitenbereiche der P-Diffusionsbereiche 11 und 13, welche über die Gate- Elektrode 5 und den Isolierfilm 4 gegenüberliegend angeordnet sind, negativ invertiert. Als Ergebnis hierzu fließen auf ähnliche Weise wie bei dem EST nach dem Stand der Technik Elektroden aus der Kathodenelektrode 7 in die N^--Epitaxieschicht 2. Da der Übergang zwischen dem P⁺-Substrat 1 und der N^--Epitaxieschicht 2 in Vorwärtsrichtung vorgespannt ist, werden Löcher aus dem P^--Substrat 1 über die N^--Epitaxieschicht 2 in die P-Diffusionsbereiche 11 und 42 eingeführt.

Da die in den P-Diffusionsbereich 11 fließenden Löcher in den N⁺-Diffusionsbereich 12 eingeführt werden, bewirkt ein Spannungsabfall aufgrund des Widerstandes R11 die Vorspannung in Vorwärtsrichtung des PN-Überganges zwischen dem N⁺- Diffusionsbereich 12 und dem P-Diffusionsbereich 11, wobei dieses wiederum bewirkt, daß Elektronen von dem N⁺- Diffusionsbereich 12 in den P-Diffusionsbereich 11 eingeführt werden. Wenn der Strom zwischen der Anodenelektrode 8 und der Kathodenelektrode 7 ansteigt, wird ein Thyristor, bestehend aus dem N⁺-Diffusionsbereich 12, dem P-Diffusionsbereich 11, der N^--Epitaxieschicht 2 und dem P⁺-Substrat 1, eingeschaltet und beginnt die Betriebsweise. Da die folgende Betriebsweise ähnlich ist zu dem EST nach dem Stand der Technik, wird deren genauere Erklärung weggelassen.

Um den Haltestrom IK (vgl. Fig. 12) zu verringern, welcher einen zum Aufrechterhalten eines Thyristorbetriebes benötigten Minimalstrom darstellt, kann der P- Diffusionsbereich 11 entlang B-B aus Fig. 13 zum Anheben des Widerstandes R11 verlängert werden. Dabei kann der N⁺- Diffusionsbereich 14 entlang B-B im Vergleich der Länge des P-Diffusionsbereiches 11 verlängert werden, und somit kann der NMOS-Transistors Q12 mit einer ausreichend langen Kanalbreite gebildet werden, wobei jedoch ein EIN-Widerstand während des Thyristorbetriebes zu keinem Zeitpunkt größer wird als der Widerstand R11. Somit kann durch den größeren Widerstand R11 der Haltestrom beträchtlich verringert werden, ohne daß dieses ein Hindernis für die anderen Elemente darstellt, und wobei ein Abfall der durch den P-Diffusionsbereich 11, der sich in einem schwebenden Zustand befindet, verursachten Durchbruchsspannung abfällt. Des weiteren ist ähnlich wie bei dem EST nach dem Stand der Technik der EST des ersten Ausführungsbeispiels derart konfiguriert, daß ein Latch-Up-Phänomen vermieden werden kann, so daß ein maximal steuerbarer Strom vergrößert werden kann.

Fig. 15 zeigt in einer schematischen Schnittansicht ein zweites Ausführungsbeispiel gemäß der vorliegenden Erfindung. Eine Schnittansicht aus Fig. 15 entspricht einem Abschnitt entlang A-A aus Fig. 1. Wie ohne weiteres erkennbar ist, ist hierin das P⁺-Substrat 1 des ersten Ausführungsbeispieles entfernt, und es ist ein P⁺-Diffusionsbereich 21 selektiv auf einer zweiten Hauptoberfläche der N^--Epitaxieschicht 2 gebildet. Da die weiteren Bestandteile ähnlich sind zu dem ersten bevorzugten Ausführungsbeispiel, wird deren weitere Erläuterung weggelassen.

Im folgenden wird die Betriebsweise des EST gemäß dem zweiten Ausführungsbeispiel beschrieben.

Wenn zuerst die Kathodenelektrode 7 und die Gate-Elektrode 5 bei demselben Potential eingestellt werden und ein Potential bei der Anodenelektrode 8 angehoben wird, erstrecken sich Verarmungsschichten von den PN- Übergängen zwischen den P-Diffusionsbereichen 11, 15 und der N^-- Epitaxieschicht 2 und halten die Spannung.

Wenn die Spannung bei der Gate-Elektrode 5 bezüglich der Kathodenelektrode 7 in diesem Zustand angehoben wird, werden Seitenbereiche der P-Diffusionsbereiche 11 und 13 negativ invertiert. Als Ergebnis hiervon fließen ähnlich wie bei dem ersten Ausführungsbeispiel Elektronen von der Kathodenelektrode 7 über die Epitaxieschicht 2 in die Anodenelektrode 8. Wenn dabei die Dichte des Elektronenstromes bis zu einem gewissen Grad ansteigt, verursacht ein Spannungsabfall am PN-Übergang zwischen dem P⁺- Diffusionsbereich 21 und der N^--Epitaxieschicht 2, der in Vorwärtsrichtung vorgespannt wird, aufgrund der in die N^--Epitaxieschicht 2 zwischen den P⁺-Diffusionsbereichen 21 fließenden Elektronen, daß Löcher aus den P⁺-Diffusionsbereichen 21 in die N^--Epitaxieschicht 2 eingeführt werden.

Als Folge hiervon werden Löcher über die N^-- Epitaxieschicht 2 in die P-Diffusionsbereiche 11 und 15 eingeführt. Da die in den P-Diffusionsbereich 11 geführten Löcher in den N⁺-Diffusionsbereich 12 eingeführt werden, werden Elektronen aus dem N⁺-Diffusionsbereich 12 in den P- Diffusionsbereich 11 auf ähnliche Weise wie bei dem ersten Ausführungsbeispiel eingeführt. Wenn daran anschließend der Strom zwischen der Anodenelektrode 8 und der Kathodenelektrode 7 angehoben wird, wird ein Thyristor, bestehend aus dem N⁺-Diffusionsbereich 12, dem P- Diffusionsbereich 11, der N^--Epitaxieschicht 2 und dem P⁺- Diffusionsbereich 21, eingeschaltet und beginnt seine Betriebsweise. Da die weitere Betriebsweise ähnlich ist zu dem ersten Ausführungsbeispiel, wird deren weitere Erläuterung weggelassen.

Da bei der vorstehend erwähnten Konfiguration die Anodenelektrode 8 und die N^--Epitaxieschicht 2 kontinuierlich zueinander gebildet sind, stoppt die Einführung von Löchern aus der Anodenelektrode 8, wenn ein Betrag des durch die N^-- Epitaxieschicht 2 zwischen den P⁺-Diffusionsbereich 21 fließenden Elektronen verursachter Spannungsabfall niedriger wird als ein Pegel einer in Vorwärtsrichtung gerichtete Vorspannung bei dem PN-Übergang zwischen den P⁺- Diffusionsbereichen 21 und der N^--Epitaxieschicht 2. Somit wird die Einführung eines Löcherstromes von dem P⁺-Diffusionsbereich 21 in die N^--Epitaxieschicht 2 früher als die Einführung eines Löcherstromes von dem P⁺-Substrat 1 in die N^--Epitaxieschicht 2 bei dem ersten Ausführungsbeispiel verringert, so daß die Ausschaltdauer im Vergleich zu dem ersten Ausführungsbeispiel noch verbessert werden kann.

Bei dem EST gemäß dem zweiten Ausführungsbeispiel ist der Haltestrom in Zusammenhang mit der Verbesserung der Ausschaltdauer ein wenig angehoben, und demzufolge kann wie bei dem ersten bevorzugten Ausführungsbeispiel der maximal steuerbare Strom vergrößert werden.

Bei dem Verfahren zur Herstellung des EST gemäß dem zweiten Ausführungsbeispiel wird im Vergleich zu dem Herstellungsprozeß des ersten Ausführungsbeispieles gemäß den Fig. 5 bis 11 ein Schritt des selektiven Bildens von P⁺-Diffusionsbereichen 21 auf einer rückseitigen Oberfläche einer N^--Epitaxieschicht 2 (einer N^--Schicht entsprechend dieser Schicht) hinzugefügt, um anschließend eine Anodenelektrode 8 auf der rückseitigen Oberfläche der N^--Epitaxieschicht 2 einschließlich der P⁺-Diffusionsbereiche 21 vorzusehen. Da die weiteren Schritte ähnlich sind wie bei dem Herstellungsverfahren gemäß dem ersten Ausführungsbeispiel, wird deren weitere Darstellung weggelassen.

Fig. 16 zeigt eine schematische Schnittansicht einer Konfiguration gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung. Die in Fig. 16 gezeigte Schnittansicht entspricht einem Schnitt entlang A-A des ersten Ausführungsbeispieles. Wie man ohne weiteres erkennt, werden N⁺-Diffusionsbereiche 22 auf einer zweiten Hauptoberfläche eines P⁺-Substrates 1 gebildet. Daran anschließend wird die Anodenelektrode 8 auf einer zweiten Hauptoberfläche des P⁺-Substrates 1 einschließlich der N⁺- Diffusionsbereiche 22 gebildet. Eine N⁺-Pufferschicht 23 ist auf der ersten Hauptoberfläche des P⁺-Substrates 1 gebildet, während eine N^--Epitaxieschicht 2 auf der N⁺-Pufferschicht 23 gebildet ist. Da die weiteren Komponenten ähnlich sind wie bei dem ersten Ausführungsbeispiel, wird deren weitere Erläuterung weggelassen. Die Betriebsweise des EST gemäß dem dritten Ausführungsbeispiel ist annähernd identisch zur Betriebsweise des ersten bevorzugten Ausführungsbeispieles, so daß deren weitere Beschreibung weggelassen wird.

Eine Charakteristik des EST gemäß dem dritten Ausführungsbeispiel wird nun unter Bezugnahme mit einem Fall verglichen, bei dem eine N⁺- Pufferschicht 23 zwischen dem P⁺-Substrat und der N^-- Epitaxieschicht 2 bei dem EST gemäß dem ersten Ausführungsbeispiel angeordnet ist.

Es ist allgemein bekannt, daß durch das Vorsehen der N⁺- Pufferschicht 23 bei dem EST gemäß dem ersten Ausführungsbeispiel ein Punch-Through im AUS-Zustand verhindert werden kann und daß die Einführung von Löchern im EIN-Zustand auch dann gesteuert werden kann, falls die N^--Epitaxieschicht 2 dünner ausgeführt wird. Obwohl der EIN-Widerstand niedriger wird, wenn die N⁺-Pufferschicht 23 dünner ausgebildet und die Verunreinigungskonzentration geringer ausgeführt werden, kann der EST leicht zerstört werden, da Strom übermäßig fließt, wenn eine extreme Hochspannung zwischen den Elektroden 7 und 8 angelegt wird. Falls dagegen die N⁺-Pufferschicht 23 dicker und die Verunreinigungskonzentration höher ausgebildet wird, fließt kein übermäßiger Strom auch dann, falls eine extreme Hochspannung zwischen den Elektroden 7 und 8 angelegt wird, so daß die Vorrichtung nicht einfach zerstört wird, jedoch steigt der EIN-Widerstand an. Tatsächlich bedeutet die Verbesserung der Dauerhaftigkeit eines Elementes wegen der Bildung der N⁺-Pufferschicht 23 und der Verringerung des EIN- Widerstandes einen Zusammenhang mit einer gegensätzlichen Wechselbeziehung und somit kann, wenn die N⁺-Pufferschicht 23 bei dem ersten Ausführungsbeispiel vorgesehen wird, eine ähnliche Wirkung wie vorstehend beschrieben erzielt werden, wobei jedoch die Einstellung der Filmdicke und der Verunreinigungskonzentration schwierig ist. Dies kann bei den Fällen der ersten und zweiten Ausführungsbeispiele angewendet werden.

Falls bei dem EST gemäß dem dritten bevorzugten Ausführungsbeispiel eine Dichte des in das P⁺- Substrat 1 eingeführten Elektronenstromes einen vorbestimmten Pegel oder darüber wegen der Existenz der N⁺-Diffusionsbereiche 22 erreicht, wird ein Bereich 1a in dem P⁺-Substrat 1 zwischen der N^--Epitaxieschicht 2 und den N⁺-Diffusionsbereichen 22 verarmt, da aufgrund des hierin fließenden Löcherstromes ein Spannungsabfall verursacht wird. Als Ergebnis hiervon fließt der Elektronenstrom von der N^--Epitaxieschicht 2 direkt in die N⁺-Diffusionsbereiche 22, und es werden keine weiteren Löcher aus dem Bereich 1a in das P⁺-Substrat 1 eingeführt, welches ein Verarmungsbereich geworden ist, und folglich wird ein Betrag der eingeführten Löcher aus dem P⁺- Substrat 1 unterdrückt. Im folgenden wird dieser Effekt als "verarmter Stromunterdrückungseffekt" bezeichnet. Somit wird bei dem Entwurf der Dicke des Bereiches 1a in dem P⁺-Substrat 1, der Verteilung oder Zuweisung der N⁺-Diffusionsbereiche, der Filmdicke der N⁺-Pufferschicht 23, der Verunreinigungskonzentration und dgl. derart, daß der verarmte Stromunterdrückungseffekt arbeitet, wenn der Leitungsstrom zwischen den Elektroden 7 und 8 den Nennstrom erreicht oder darüber liegt, der verarmte Stromunterdrückungseffekt im Falle eines überzogenen Stromes auch dann funktionieren, falls eine übermäßige Hochspannung zwischen den Elektroden 7 und 8 angelegt wird, wenn der EIN- Widerstand durch eine dünnere Ausführung der N⁺-Pufferschicht 23 verringert wird und die Verunreinigungskonzentration verringert wird, so daß demzufolge der EST nicht ohne weiteres zerstört werden kann, da kein weiterer übermäßiger Stromfluß auftritt. Als Ergebnis kann eine gegensätzliche Wechselbeziehung zwischen der Verbesserung der Lebensdauer des EST wegen der Bildung der N⁺-Pufferschicht 23 und der Verringerung des EIN-Widerstandes verbessert werden, und folglich ist die Einstellung zwischen der Filmdicke der N⁺- Pufferschicht 23 und der Verunreinigungskonzentration im dritten Ausführungsbeispiel relativ einfach, so daß bei der Konfiguration des dritten Ausführungsbeispieles die volle Wirkung der N⁺- Pufferschicht 23 erzielt werden kann.

Fig. 17 zeigt einen Graph zur Darstellung der Beziehungen zwischen der Spannung V78 zwischen den Elektroden 7 und 8 und des Leitungsstromes I zwischen den Elektroden 7 und 8 (logarithmische Darstellung) bei dem EST gemäß dem ersten Ausführungsbeispiel, bei dem die N⁺-Pufferschicht 23 vorgesehen ist, und dem EST gemäß dem dritten Ausführungsbeispiel. Unter Bezugnahme auf Fig. 17 bezeichnet IO den Nennstrom, L1 die Charakterstik des EST gemäß dem ersten Ausführungsbeispiel, und L4 die Charakteristik des EST gemäß dem dritten Ausführungsbeispiel. Wie ohne weiteres ersichtlich ist, weist der EST gemäß dem dritten Ausführungsbeispiel insoweit eine gute Charakteristik auf, daß der EIN-Widerstand unterhalb des Nennstromes IO niedrig ist, während dieser oberhalb des Nennstromes IO höher ist.

Bei dem EST gemäß dem dritten Ausführungsbeispiel mit der vorstehend beschriebenen Relation kann ähnlich wie bei dem ersten Ausführungsbeispiel der maximal steuerbare Strom vergrößert werden und der Haltestrom verringert werden, wobei zusätzlich die Lebensdauer der Vorrichtung mit einem geringen EIN- Widerstand verbessert werden kann.

Bei dem Verfahren zur Herstellung des EST gemäß dem dritten Ausführungsbeispiel werden im Vergleich zu dem Verfahren der Herstellung des ersten Ausführungsbeispieles gemäß den Fig. 5 bis 11 ein Schritt des Bildens der N⁺-Pufferschicht 23 auf einer ersten Hauptoberfläche des P-Substrates 1 und ein Schritt des Bildens der N⁺-Diffusionsbereiche 22 auf einer zweiten Hauptoberfläche des P⁺-Substrates hinzugefügt, so daß alternativ die N^--Epitaxieschicht 2 auf der N⁺-Pufferschicht 23 und die Anodenelektrode 8 auf einer zweiten Hauptoberfläche des P⁺-Substrates 1 einschließlich der N⁺- Diffusionsbereiche 22 gebildet wird. Da die weiteren Herstellungsschritte ähnlich sind wie bei dem Herstellungsverfahren gemäß dem ersten Ausführungsbeispiel, wird deren weitere Erläuterung weggelassen.

Claims

1. Emittergeschalteter Thyristor mit:
einem ersten Halbleitersubstrat (1) eines ersten Leitungstyps mit einer ersten und einer zweiten Hauptoberfläche;
einer ersten Halbleiterschicht (2) eines zweiten Leitungstyps, welche auf der ersten Hauptoberfläche des Halbleitersubstrates gebildet ist;
einem ersten Halbleiterbereich (11) des ersten Leitungstyps, der selektiv auf der ersten Halbleiterschicht gebildet ist;
einem zweiten Halbleiterbereich (12) des zweiten Leitungstyps, der auf dem ersten Halbleiterbereich gebildet ist;
einem dritten Halbleiterbereich (13) des ersten Leitungstyps, der auf dem zweiten Halbleiterbereich gebildet ist;
einem vierten Halbleiterbereich (14) des zweiten Leitungstyps, der selektiv in einer Oberfläche des dritten Halbleiterbereiches gebildet ist;
einem ersten Isolierfilm (4), der auf der Seitenoberfläche des ersten Halbleiterbereiches zwischen der ersten Halbleiterschicht und dem zweiten Halbleiterbereich gebildet ist;
einer ersten Steuerelektrode (5), die auf dem ersten Isolierfilm gebildet ist;
einem zweiten Isolierfilm (4), der auf einer Seitenoberfläche des dritten Halbleiterbereiches zwischen dem zweiten Halbleiterbereich und dem vierten Halbleiterbereich gebildet ist;
einer zweiten Steuerelektrode (5), die auf dem zweiten Isolierfilm gebildet ist;
einer ersten Hauptelektrode (7), die auf dem dritten und dem vierten Halbleiterbereich unabhängig von der ersten und der zweiten Steuerelektrode gebildet ist;
einer zweiten Hauptelektrode (8), die auf der zweiten Hauptoberfläche des Halbleitersubstrates gebildet ist;
gekennzeichnet durch einen fünften Halbleiterbereich (42) des ersten Leitungstyps, welcher selektiv auf der ersten Halbleiterschicht gebildet ist, an den ersten und dritten Halbleiterbereich angrenzt und mit der ersten Hauptelektrode verbunden ist.

2. Thyristor nach Anspruch 1, dadurch gekennzeichnet, daß der fünfte Halbleiterbereich (42) unabhängig von der ersten und zweiten Steuerelektrode (5) gebildet ist.

3. Thyristor nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die ersten und zweiten Isolierfilme (4) als eine Einheit gebildet sind und die ersten und zweiten Steuerelektroden (5) als eine Einheit gebildet sind.

4. Thyristor nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der erste Leitungstyp einen P-Typ darstellt und der zweite Leitungstyp einen N-Typ darstellt.

5. Thyristor nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die erste Halbleiterschicht (2) selektiv das Halbleitersubstrat (1) durchdringt und mit der zweiten Hauptelektrode (8) verbunden ist.

6. Thyristor nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß zwischen dem Halbleitersubstrat (1) und der ersten Halbleiterschicht (2) eine Halbleiter- Pufferschicht (23) des zweiten Leitfähigkeitstyps mit einer höheren Verunreinigungskonzentration als derjenigen der ersten Halbleiterschicht angeordnet ist.

7. Thyristor nach Anspruch 6, gekennzeichnet durch einen sechsten Halbleiterbereich (22) des zweiten Leitungstyps, der selektiv in der zweiten Hauptoberfläche des Halbleitersubstrates (1) gebildet ist, wobei die zweite Hauptelektrode (8) auf der zweiten Hauptoberfläche des Halbleitersubstrates einschließlich dem sechsten Halbleiterbereich gebildet ist.

8. Verfahren zur Herstellung eines emittergeschalteten Thyristors, welches die Schritte aufweist:
Bereitstellen eines Halbleitersubstrates (1) eines ersten Leitungstyps mit einer ersten und einer zweiten Hauptoberfläche;
Bilden einer ersten Halbleiterschicht (2) eines zweiten Leitungstyps auf der ersten Hauptoberfläche des Halbleitersubstrates;
Bilden einer zweiten Halbleiterschicht (31) des ersten Leitungstyps auf der ersten Halbleiterschicht;
selektives Bilden eines zweiten Halbleiterbereiches (12) des zweiten Leitungstyps in einer Oberfläche der zweiten Halbleiterschicht zur Definierung eines Abschnittes der zweiten Halbleiterschicht unterhalb des zweiten Halbleiterbereiches als einen ersten Halbleiterbereich (11) und zur Definierung eines weiteren Abschnittes der zweiten Halbleiterschicht an einer Seite des zweiten Halbleiterbereiches als einen fünften Halbleiterbereich (42), welcher an den ersten Halbleiterbereich angrenzt;
selektives Bilden eines dritten Halbleiterbereiches (13) des ersten Leitungstyps, welcher an den fünften Halbleiterbereich angrenzt, in einer Oberfläche des zweiten Halbleiterbereiches;
selektives Bilden eines vierten Halbleiterbereiches (14) in einer Oberfläche des dritten Halbleiterbereiches;
selektives Bilden einer Vertiefung (41), welche sich von der Oberfläche der zweiten Halbleiterschicht zur Oberfläche der ersten Halbleiterschicht erstreckt;
Bilden eines ersten Isolierfilmes (4) in einer Innenwand der Vertiefung angrenzend an eine Seitenoberfläche des ersten Halbleiterbereiches;
Bilden eines zweiten Isolierfilmes (4) in der Innenwand der Vertiefung angrenzend an eine Seitenoberfläche des dritten Halbleiterbereiches;
Bilden einer ersten Steuerelektrode (5) auf dem ersten Isolierfilm;
Bilden einer zweiten Steuerelektrode (5) auf dem zweiten Isolierfilm;
Bilden einer ersten Hauptelektrode (7) auf dem dritten, vierten und fünften Halbleiterbereich unabhängig von den ersten und zweiten Steuerelektroden; und
Bilden einer zweiten Hauptelektrode (8) auf der zweiten Hauptoberfläche des Halbleitersubstrates.

9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß die ersten und zweiten Isolierfilme (4) gleichzeitig als eine Einheit gebildet werden und die ersten und zweiten Steuerelektroden (5) gleichzeitig als eine Einheit gebildet werden.

10. Verfahren nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß der erste Leitungstyp einen P-Typ darstellt und der zweite Leitungstyp einen N-Typ darstellt.

11. Verfahren nach einem der Ansprüche 8 bis 10, gekennzeichnet durch die weiteren Schritte
Freilegen einer rückseitigen Hauptoberfläche der ersten Halbleiterschicht (2);
selektives Bilden eines siebenten Halbleiterbereiches (21) des ersten Leitungstyps in der freigelegten Hauptoberfläche der ersten Halbleiterschicht; und
Bilden der zweiten Hauptelektrode (8) auf der freigelegten Hauptoberfläche der ersten Halbleiterschicht einschließlich des siebenten Halbleiterbereiches.

12. Verfahren nach einem der Ansprüche 8 bis 10, gekennzeichnet durch die weiteren Schritte
Bilden einer Halbleiter-Pufferschicht (23) des zweiten Leitungstyps auf der ersten Hauptoberfläche des Halbleitersubstrates (1); und anschließendes
Bilden der ersten Halbleiterschicht (2) auf der Halbleiter- Pufferschicht, wobei die erste Halbleiterschicht eine geringere Verunreinigungskonzentration als die Halbleiter-Pufferschicht aufweist.

13. Verfahren nach Anspruch 12, gekennzeichnet durch die weiteren Schritte
selektives Bilden eines sechsten Halbleiterbereiches (22) des zweiten Leitungstyps in der zweiten Hauptoberfläche des Halbleitersubstrates; und
Bilden der zweiten Hauptelektrode (8) auf der zweiten Hauptoberfläche des Halbleitersubstrates einschließlich des sechsten Halbleiterbereiches.