DE3235641C2

DE3235641C2 -

Info

Publication number: DE3235641C2
Application number: DE3235641A
Authority: DE
Inventors: Thomas Dale Provo Utah Us Fletcher
Original assignee: Philips Gloeilampenfabrieken NV
Current assignee: Koninklijke Philips NV
Priority date: 1981-10-08
Filing date: 1982-09-25
Publication date: 1990-12-06
Also published as: JPS5873236A; GB2107542A; US4415817A; FR2514589A1; DE3235641A1; FR2514589B1

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung nach dem Oberbegriff des Anspruchs 1.

Bei derartigen Schaltungsanordnungen für binäre Signale ist es wichtig, die Verzögerung eines binären Signals durch die Schaltungsanordnung herabzusetzen. Dies ist die mittlere Zeit, die ein Ausgangssignal benötigt, um von einem gewünschten logischen niedrigen oder "0"-Wert zu einem gewünschten logischen hohen oder "1"-Wert umzuschalten, und umgekehrt, als Reaktion auf eine entsprechende Änderung in einem Eingangssignal. Eine derartige Schaltungsanordnung besteht typisch aus einem Schalttransistor in Verbindung mit einer Anordnung, mit deren Hilfe das Ausgangssignal schnell zu einer logischen "0" gezogen wird, und/oder mit einer Anordnung, mit deren Hilfe das Ausgangssignal schnell zu einer logischen "1" gehoben wird.

Die US-PS 41 07 547 zeigt eine übliche invertierende binäre Schaltungsanordnung, die in Fig. 1 dargestellt ist und kurz beschrieben wird. Dieser TTL-(Transistor- Transistor-Logic)-Inverter empfängt eine Eingangsspannung V _IN an der Basis eines bipolaren NPN-Transistors QA und liefert eine Ausgangsspannung V _OUT an dem Kollektor eines anderen bipolaren npn-Transistors QB, dessen Emitter geerdet und dessen Basis mit dem Emitter des Transistors QA verbunden ist. Der Kollektor des Transistors QA ist über einen Widerstand mit einer Spannungs/ Stromquelle V _CC gekoppelt und über eine übliche PN-Diode DD mit dem Kollektor des Transistors QB verbunden.

Der Transistor QA oder QB befindet sich in dem "EIN-Zustand oder dem leitenden Zustand, wenn seine Basis/ Emitter-Übergangsspannung V _BEQA oder V _BEQB gleich einem pn-Diodenspannungsabfall ist, der als "V _BE" bezeichnet wird, während er sich in dem "AUS"-Zustand oder nahezu dem nichtleitenden Zustand befindet, wenn die Spannung V _BEQA oder V _BEQB niedriger als 1 · V _BE ist. Dementsprechend werden die Transistoren QA und QB beide leitend, wenn die Eingangsspannung V _IN von einer logischen "0" von weniger als 1 · V _BE auf eine logische "1" von 2 · V _BE erhöht wird. Beide Transistoren QA und QB werden in den stark gesättigten Zustand gesteuert. Dies bedeutet, daß der Basis/Kollektor- Übergang des Transistors QA oder QB genügend in der Durchlaßrichtung vorgespannt ist, um völlig leitend zu sein. Wenn der Transistor QB gesättigt wird, entnimmt er der Quelle V _CC zunehmend mehr Strom, um die Ausgangsspannung V _OUT aktiv zu einer logischen "0" in der Nähe von 0 V zu ziehen. Wenn die Spannung V _IN wieder zu ihrem logischen "0"-Wert zurückgebracht wird, werden die Transistoren QA und QB beide gesperrt. Abhängig von der Belastung, an die die Spannung V _OUT angelegt wird, kann die Diode DD gegebenenfalls leitend sein. Wenn diese Diode leitend ist, tritt eine Diodenabfallspannung von 1 · V _BE über der Diode DD auf und steigt die Spannung V _OUT auf eine logische "1" von mindestens 1 · V _BE unter V _CC an.

Ein großer Nachteil dieses Inverters ist der, daß ein verhältnismäßig großer Ausgangsspannungshub auftrittt, weil der Transistor QB gesperrt wird, wenn die Spannung V _OUT auf eine logische "1" ansteigt. Dieser Spannungshub beschränkt die Ausgangsschaltgeschwindigkeit. Ein weiterer Nachteil besteht darin, daß die Transistoren QA und QB anfänglich beide stark gesättigt sind, wenn die Spannung V _IN von einer logischen "1" zu einer logischen "0" geschaltet wird, wodurch ihre Basen große Mengen gespeicherter Ladung enthalten. Bei Transitoren, die nicht durch auf Golddotierung basierende Verfahren hergestellt sind, benötigen diese Ladungen im Vergleich zu der Eingangsschaltzeit verhältnismäßig lange Zeiten, um nach Erde abzufließen. Infolgedessen wird die Niedrig/Hoch- Ausgangsschaltzeit durch die Zeit beschränkt, die für das Entladen der Transistoren QA und QB aus dem stark gesättigten Zustand benötigt wird. Sogar bei mit Gold dotierten Transistoren ist die mittlere Verzögerung in der Signalfortpflanzung in der Regel etwa 3 nsec.

Ein anderer üblicher Inverter ist in der US-PS 39 62 590 beschrieben worden und in Fig. 2 dargestellt. Dieser TTL-Inverter enthält alle Elemente der in der US-PS 41 07 547 beschriebene Inverter sowie einen npn-Bipolartransistor QC, dessen Kollektor mit der Quelle V _CC verbunden ist und dessen Basis und Emitter zwischen dem Kollektor des Transistors QA und der Anode der Diode DD eingeschaltet sind. Eine Schottky-Diode DA, die zwischen der Basis und dem Kollektor des Transistors QA eingeschaltet ist, klemmt diesen Transistor gemäß dem Schottky- Prinzip. Der Transistor QB wird auf gleiche Weise mit einer Schottky-Diode DB gemäß dem Schottky-Prinzip geklemmt. Obwohl der Schaltvorgang dieses Inverters nicht im Detail beschrieben worden ist, wirkt er der Meinung der Anmelderin nach wie folgt: Wenn die Spannung V _IN auf eine logische "1" von 2 · V _BE erhöht wird, werden die Transistoren QA und QB beide leitend und gesättigt. Da sie gemäß dem Schottky- Prinzip geklemmt sind, werden sie beide nicht in den stark gesättigten Zustand gesteuert. Stattdessen werden sie beide in geringem Maße gesättigt, wobei ihre Basis/Kollektor- Übergänge in der Durchlaßrichtung vorgespannt sind; sie bleiben jedoch unterhalb des normalen völlig leitenden Pegels. Dies erfolgt, weil die Dioden DA und DB leitend werden und die Spannungen über den Basis/Kollektor-Übergängen der Transistoren QA und QB auf eine Schottky-Diodenabfallspannung klemmen, die als eine "V _SH" bezeichnet werden kann und normalerweise etwas niedriger als 1 · V _BE ist. Dieser geklemmte Wert von 1 V _SH ist im allgemeinen nicht genügend hoch, um zu ermöglichen, daß einer dieser Basis/ Kollektor-Übergänge in der Durchlaßrichtung völlig leitend wird. Wenn der Transistor QB leitend wird, zieht er aktiv die Spannung V _OUT herab. Inzwischen wird der Transistor QC gesperrt. Wenn die Spannung V _IN wieder auf eine logische "0" von 1 · V _BE oder niedriger zurückgebracht wird, werden die Transistoren QA und QB gesperrt. Der Transistor QC wird leitend und zieht aktiv die Spannung V _OUT zu einer logischen "1" von mindestens 2 · V _BE unter V _CC, wenn die Diode DD leitend ist.

Wenn die Transistoren QA und QB gemäß dem Schottky-Prinzip geklemmt werden, braucht weniger Ladung aus ihren Basen abgeleitet zu werden, wenn die Spannung V _IN von einer logischen "1" zu einer logischen "0" umschaltet. Dadurch wird die Niedrig/Hoch-Ausgangsschaltzeit im Vergleich zu der aus der US-PS 41 07 547 bekannter Inverterschaltung herabgesetzt. Die Diode DA oder DB kann aber nicht immer verhindern, daß ihr Transistor QA oder QB in einen stark gesättigten Zustand gesteuert wird. Wegen Änderungen im Verfahren von Transistor zu Transistor und verschiedener Dotierungspegel in dem Kollektor und in der Basis im Vergleich zu dem Emitter und der Basis kann der Basis/Kollektor-Übergang leitend in der Durchlaßrichtung bei einer Spannung von weniger als 1 · V _BE vorgespannt werden. Manchmal wird der Basis/Kollektor-Übergang in der Durchlaßrichtung bei einer Spannung von 1 · V _SH oder niedriger leitend vorgespannt. Ein gemäß dem Schottky-Prinzip geklemmter Transistor kann auch in einen stark gesättigten Zustand gesteuert werden, wenn seine Schottky-Diode nicht richtig entworfen oder bei einem hohen Strompegel betrieben wird. Außerdem gibt es einen verhältnismäßig scharfen Knick in der Kurve der Kollektor/Emitterspannung als Funktion des Kollektorstroms, die die weniger stark und stark gesättigten Gebiete definiert. Kurz gesagt kann ein gemäß dem Schottky-Prinzip geklemmter Transistor noch immer eine ziemlich große Anhäufung von Ladung enthalten.

Überdies ist der Ausgangsspannungshub wieder verhältnismäßig groß, weil der Transistor QB während des Schaltvorgangs gesperrt wird. Die mittlere Verzögerung der Signalfortpflanzung für ein Gatter gemäß der US-PS 39 62 590 dargestellten Art ist in der Regel etwa 2 nsec.

Eine ähnliche Schaltung ist auch aus der DE-AS 15 12 518, insb. Fig. 3, bekannt. Dabei wird das Ausgangssignal jedoch von dem Emitter des Transistors QC abgenommen, und mit diesem Emitter ist auch der Kollektor des Transistors QA verbunden. Die Basis des Transistors QC wird direkt vom Kollektor des Transistors QB angesteuert. Diese bekannte Schaltung dient jedoch dazu, ein Ausgangssignal mit einem definierten Übergangsverhalten zu erzeugen, und ist für ein möglichst schnelles und verzögerungsarmes Umschalten gerade nicht geeignet.

Aufgabe der Erfindung ist es, eine Schaltungsanordnung der eingangs genannten Art anzugeben, die eine kurze Umschaltzeit des Ausgangssignals und eine kurze Verzögerungszeit zwischen einer Eingangssignaländerung und dem Ausgangssignalwechsel aufweist, indem insbesondere vermieden wird, daß die Transistoren in den stark gesättigten Zustand gelangen.

Diese Aufgabe wird erfindungsgemäß durch die im Anspruch 1 angegebenen Merkmale gelöst.

Ausgestaltungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Auf diese Weise bleibt der zweite Transistor, der aktiv ein seinem Kollektor entnommenes Ausgangssignal zu einer logischen "0" zieht, während des Schaltvorgangs durch die zweite Schwellwertanordnung stets leitend. Der erhaltene Ausgangsspannungshub ist geringer als der von "Pull-down/pull-up"-Transistoren, die in vergleichbaren bekannten Schaltungsanordnungen ein- und ausgeschaltet werden. Dadurch wird die mittlere Signalverzögerung der Signale in der erfindungsgemäßen Schaltung herabgesetzt. Im optimalen Fall verhindert die erste Schwellwertanordnung völlig, daß der zweite Transistor je in einen stark gesättigten Zustand gesteuert wird, wobei sein Basis/ Kollektor-Übergang in der Durchlaßrichtung völlig leitend ist. Dadurch wird die mittlere Signalverzögerung noch weiter herabgesetzt, weil keine Zeit bei der Ableitung der großen Ladungsmenge, die sich in einem stark gesättigten Transistor anhäuft, verlorengeht.

Ein Vorteil der erfindungsgemäßen Schaltungsanordnung ist der, daß ihre mittlere Signalverzögerung etwa 1 nsec ist. Dies ist weniger als bei übrigens vergleichbaren bekannten Anordnungen. Außerdem liegt der Störsignalbereich für die Hoch/Niedrig- sowie für die Niedrig/Hoch-Umschaltung auf einem geeigneten Wert von etwa 0,5 V in einer wichtigen Ausführungsform. Wegen der Verwendung von Schottky-Dioden wirkt die Schaltungsanordnung auch sehr befriedigend über den Temperaturbereich von -55°C bis 150°C. Ein Inverter, in dem die vorliegende logische Schaltung verwendet wird, nimmt nur 4800 µm² in Anspruch, was weniger ist als bei bekannten TTL- und ECL- Invertern (TTL = kurz für Transistor Transistor Logic und ECL = kurz für Emitter-Coupled Logic). Der vorliegende Inverter erfordert weiter weniger Leistung als übliche ECL- Inverter.

Die Schaltungsanordnung nach der Erfindung kann als ein Baustein in den logischen Teilen zahlreicher Typen integrierter Schaltungen verwendet werden. Sie weist eine hohe Ausgangsbelastbarkeit ("fan-out capability") auf und ist im allgemeinen mit TTL-Systemen kompatibel.

Ausführungsbeispiele der Erfindung werden nachstehend anhand der Zeichnung näher erläutert.

Fig. 3 zeigt ein Schaltbild einer Ausführungsform eines invertierenden logischen Gatters nach der Erfindung,

Fig. 4 zeigt ein Schaltbild einer Abwandlung des Inverters nach Fig. 3,

Fig. 5 zeigt ein Schaltbild einer anderen Ausführungsform eines invertierenden logischen Gatters nach der Erfindung,

Fig. 6 zeigt ein Schaltbild eines logischen NOR- Gatters, in dem der Inverter nach Fig. 3 verwendet wird,

Fig. 7 und 8 zeigen Schaltbilder von logischen NAND-Gattern, in denen der Inverter nach Fig. 3 verwendet wird,

Fig. 9 ist eine topographische Ansicht des Layouts des Inverters nach Fig. 3, und

Fig. 10A und 10B stellen Querschnitte durch Teile des Inverters nach Fig. 9 dar.

In den Zeichnungen und in der Beschreibung der bevorzugten Ausführungsformen werden zur Bezeichnung desselben Elements oder desselben Elements dieselben Bezugszeichen verwendet.

Fig. 3 veranschaulicht ein invertierendes logisches Gatter mit sehr hoher Schaltgeschwindigkeit nach der Erfindung. Die Eingangsspannung V _IN wird der Basis des Silicium-NPN-Bipolartransistors QA zugeführt, dessen Basis und Kollektor mit der Spannungsquelle V _CC über einen Widerstand RA bzw. einen Widerstand RC verbunden sind. Die Aluminium-Silicium-Schottky-Diode DA ist zwischen der Basis und dem Kollektor des Transistors QA angeordnet, um zu verhindern, daß sein Basis/Kollektorübergang in der Durchlaßrichtung mehr als 1 · V _SH vorgespannt wird, was, abhängig von dem Diodenstrom, 0,4 bis 0,7 V und typisch 0,5 V ist. Der Basis/Kollektor-Übergang des Transistors QA wird normalerweise nicht völlig leitend, bevor seine Basis-Kollektorspannung V _BCQA 1 · V _SH überschreitet. Dementsprechend verhindert die Diode DA normalerweise, daß der Transistor QA stark in den Sättigungszustand gesteuert wird.

Eine Aluminium-Silicium-Schottky-Diode DE liegt mit ihrer Anode und Kathode zwischen den Kollektoren der Transistoren QA bzw. QB. Der Kollektor des Transistors QB ist auch mit der Anode einer Silicium-PN-Diode DF verbunden, deren Kathode mit der Basis des Transistors QB, mit dem Emitter des Transistors QA und über einen Widerstand RB mit einer Quelle V _REF einer konstanten Bezugsspannung verbunden ist. Der Emitter des Transistors QB ist mit der konstanten Spannungsquelle V _REF verbunden, die vorzugsweise gleich Erdpotential ist.

Die Ausgangsspannung V _OUT kann unmittelbar dem Kollektor des Transistors QB entnommen werden. Vorzugsweise werden eine Reihe von N Ausgangsspannungen V _{OUT 1}, V _{OUT 2} . . .V _OUTN den Anoden von N entsprechenden Aluminium- Silicium-Ausgangs-Schottky-Dioden DG 1, DG 2 . . . bzw. DGN entnommen, deren Kathoden zu dem Kollektor des Transistors QB führen. Diese Anordnung ergibt einen hohen Ausgangslastfaktor sowie geeignete Eingangsspannungspegel für zusätzliche logische Gatter, die mit dem Inverter nach Fig. 3 verbunden sind, um die Spannungen V _{OUT 1}-V _OUTN zu empfangen.

Der Inverter nach Fig. 3 wirkt wie folgt: Wenn die Spannung V _REF gleich Erdpotential ist, ist der gewünschte logische "1"-Eingangswert für die Spannung V _IN ein Schwellwert von 2 V _BE. Für Silicium-Bipolartransistoren und Silicium-PN-Dioden ist 1 V _BE = 0,6 bis 1,0 V, abhängig von dem Strom, und typisch gleich 0,8 V. Der gewünschte logische "1"-Eingangswert überschreitet den gewünschten logischen "0"-Eingangswert für die Spannung V _IN um einen geeigneten Betrag, der als logischer "0"-Eingangsstörsignalbereich bezeichnet werden kann. Um die Verbindung des vorliegenden Inverters mit einer anderen logischen Schaltung mit denselben Eingangs/Ausgangskennlinien wie der vorliegende Inverter zu erleichtern, ist der logische "0"- Eingangsstörsignalbereich vorzugsweise gleich dem entsprechenden logischen "0"-Ausgangsstörsignalbereich, die 1 V _SH ist, wie nachstehend erörtert wird. Dementsprechend ist der gewünschte logische "0"-Eingangswert 2 V _BE-V _SH. Die gewünschten logischen Ausgangspegel sind für jede Spannung V _OUTJ gleich, wobei J zwischen 1 und N variiert. Das heißt, daß der gewünschte logische "1"-Ausgangswert 2 V _BE (mit einem geeigneten logischen "1"-Ausgangsstörbereich) ist; der gewünschte logische "0"-Ausgangswert ist 2 V _BE-V _SH.

Wenn die Spannung V _IN von einer logischen "0" auf eine logische "1" erhöht wird, wird der Transistor QA leitend. Dadurch wird ein Stromweg von der Quelle V _CC über den Widerstand RC und den Transistor QA zu der Basis des Transistors QB hergestellt, der derart wirkt, daß seine Basisspannung erhöht wird. Der Transistor QB, der vorher eingeschaltet war, wird stärker leitend. Der Transistor QA entnimmt der Quelle V _CC Strom, um einen größeren Spannungsabfall über dem Widerstand RC herbeizuführen. Die Spannung an der Anode der Diode DE, die vorher leitend war, fällt dementsprechend ab. Trotzdem bleibt die Diode DE leitend. Die Diode DA wird leitend, um den Transistor QA gemäß dem Schottky-Prinzip zu klemmen.

Die Spannung an der Basis des Transistors QB ist V _BEQB und ist gleich 1 V _BE. Wenn V _DDA und V _DDE die leitenden Spannungen über den Dioden DA bzw. DE sind, ist die Spannung am Kollektor des Transistors QB + V _BEQA-V _DDA- V _DDE und im vorliegenden Falle gleich 2 V _BE-2 V _SH. Die Basis- Kollektorspannung V _BCQB für den Transistor QB ist daher 1 V _BE-(2 V _BE-2 V _SH), was 2 V _SH-V _BE oder etwa 0,2 V ist. Dieser Wert liegt erheblich unter der Durchlaßspannung, die benötigt wird, um den Basis/Kollektorübergang des Transistors QB völlig leitend zu machen. Der Transistor QB kann nicht stark gesättigt werden. Sein Betrieb ist auf seinen weniger starken Sättigungsbereich beschränkt. Tatsächlich wirkt die Diode DE in Vereinigung mit dem Transistor QA und der ihn gemäß dem Schottky-Prinzip klemmenden Diode DA derart, daß der Transistor QB weit außerhalb des starken Sättigungsbereiches geklemmt wird. Dadurch wird die Niedrig/Hoch-Ausgangsschaltzeit wesentlich herabgesetzt, wenn die Spannung V _IN nachher auf ihre logische "0" zurückgebracht wird, weil die Ladung, die aus der Basis des Transistors QB abgeleitet werden muß, wesentlich herabgesetzt wird, da dieser Transistor sich nicht dem stark gesättigten Zustand nähert.

Während des Umschaltens des Eingangs von niedrig nach hoch nimmt der Kollektor-Emitter-Widerstand des Transistors QB ab, wenn dieser stärker leitend wird. Dadurch wird jede Ausgangsspannung V _OUTJ aktiv auf ihre logische "0" gezogen, um die Hoch/Niedrig-Ausgangsschaltzeit herabzusetzen. Die Spannung V _DDGJ über jeder Diode DDJ ist 1 V _SH, während die Spannung V _OUTJ gleich V _DDGJ zuzüglich der Kollektorspannung des Transistors QB ist. Infolgedessen erreicht die Spannung V _OUTJ den gewünschten logischen "0"- Ausgangswert von 2 V _BE-V _SH. Da der gewünschte logische "1"- Ausgangswert 2 V _BE ist, ist die logische "0"-Ausgangsstörsignalbereich 1 V _SH.

Die Spannung über der Diode DF geht auf -V _BCQB′, die 1 V _BE-2 V _SH oder etwa 0,2 V beträgt, wenn die Spannung V _IN ihre logische "1" erreicht. Die Diode DF ist in der Sperrichtung vorgespannt und daher an dieser Stelle unwirksam.

Wenn die Spannung V _IN auf die logische "0" zurückgebracht wird, wird der Transistor QA gesperrt. Die Diode DA wird ebenfalls nichtleitend. Die Spannung an der Basis des Transistors QA nimmt ab, während sich dieser Transistor dem nichtleitenden Zustand nähert. Der Transistor QB kann jedoch nicht gesperrt werden. Wenn die Basisspannung für den Transistor QB abfällt, wird die Diode DF in der Durchlaßrichtung vorgespannt und schließlich leitend, bis ein anderer Stromweg von der Quelle V _CC zu der Basis des Transistors QB über den Widerstand RB mit Hilfe der Diode DE, die leitend bleibt, und der Diode DF hergestellt ist. Der Strom über die Diode DF zu der Basis des Transistors QB hält diesen Transistor eingeschaltet.

Die Basisspannung für den Transistor QB ist V _BEQB, die wieder gleich 1 V _BE ist. Wenn bei leitender Diode DF V _DDF die Spannung über dieser Diode ist, ist die Kollektorspannung für den Transistor QB V _BEQB + V _DDF und im vorliegenden Falle gleich 2 V _BE. Die Spannung V _BCQB ist daher -1 V _BE, so daß der Basis/Kollektor-Übergang des Transistors QB in der Sperrichtung vorgespannt ist und dieser im linearen Bereich arbeitet.

Beim Fehlen der Diode DF wäre kein anderer Stromweg zu der Basis des Transistors QB vorhanden, um diesen Transistor eingeschaltet zu halten, wenn die Spannung V _IN auf ihre logische "0" abfällt. So verhindert die Diode DF, daß der Transistor QB ausgeschaltet wird. Dadurch nimmt der Spannungshub über dem Transistor QB ab und wird somit die mittlere Gatterlaufzeit herabgesetzt.

Während des Umschaltens des Eingangs von hoch nach niedrig bewegt sich jede Spannung V _OUTJ herauf, wenn der Kollektor-Emitter-Widerstand des Transistors QB zunimmt, wodurch bewirkt wird, daß der Strom durch den Widerstand RC abnimmt, die Spannung V _OUTJ zuzüglich der Kollektorspannung des Transistors QB ansteigen. Dies ist 2 V _BE + 1 V _SH. Der gewünschte logische "1"-Ausgangspegel ist jedoch 2 V _BE. Dementsprechend liefert der Inverter nach Fig. 3 ein logisches "1"-Ausgangssignal von 2 V _BE mit einem logischen "1"-Ausgangsstörsignalbereich von 1 V _SH (was dem logischen "0"-Ausgangsstörsignalbereich entspricht). Der Ausgangsspannungshub ist der Unterschied zwischen dem Höchst- und dem Mindestwert der Spannung V _OUTJ und ist im vorliegenden Falle gleich 2 V _BE + V _SH - (2 V _BE - V _SH), was 2 V _SH oder etwa 1,0 V ist.

Die Diode DF kann auf mehrere Weisen ausgebildet sein. Vorzugsweise besteht die Diode DF aus einem NPN- Bipolartransistor, in dem der Emitter als die Kathode dient und die Basis mit dem Kollektor verbunden ist und als die Anode dient. Auch kann die Diode DF eine übliche, aus zwei Elementen bestehende Diode mit einem P-leitenden Gebiet als Anode und einem N-leitenden Gebiet als Kathode sein.

Weiter kann die Diode DF noch aus dem Basis/ Emitterübergang eines NPN-Bipolartransistors QF bestehen. Fig. 4 zeigt ein Schaltbild für einen derartigen Inverter mit dem Transistor QF, in dem dessen Kollektor zusammen mit dem Kollektor des Transistors QA über den Widerstand RC mit der Quelle V _CC verbunden ist. Bezüglich des Transistors QF ist die Wirkung des Inverters nach Fig. 4 nahezu gleich der des oben an Hand der Fig. 3 beschriebenen Inverters.

Die Diode DF kann durch eine Schottky-Diode ersetzt werden, die auf gleiche Weise wie die Diode DF angeschlossen ist. Die Wirkung ist grundsätzlich gleich der in dem Falle, in dem die Diode DF eine PN-Diode ist, ausgenommen, daß der logische "1"-Ausgangsstörsignalbereich ein wenig, und zwar auf 2 V _SH-V _BE oder etwa 0,2 V, abnimmt. Die Ausgangsschaltgeschwindigkeit ist etwa größer infolge des resultierenden etwas kleineren Ausgangsspannungshubs.

Noch weiter können mit der PN-Diode DF eine oder mehrere zusätzliche Dioden in Reihe geschaltet sein. In diesem Falle ist die Wirkung nahezu gleich der des oben an Hand der Fig. 3 beschriebenen Inverters, ausgenommen, daß der logische "1"-Ausgangsstörsignalbereich größer ist. Wenn z. B. eine einzige Schottky-Diode mit der PN- Diode DF in Reihe geschaltet ist, ist der logische "1"- Ausgangsstörspannungsbereich 2 V _SH oder etwa 1,0 V. Die Ausgangsschaltgeschwindigkeit muß wegen des größeren Ausgangsspannungshubes etwas abnehmen, aber könnte infolge geringerer Streukapazität am Kollektor des Transistors QB zunehmen.

Solange die Diode DE eine Schottky-Diode ist, wird der Transistor QB nie in den stark gesättigten Zustand gesteuert, ungeachtet der Tatsache, ob die Diode DF eine PN-Diode ist, durch eine Schottky-Diode ersetzt wird oder eine oder mehrere andere mit ihr in Reihe geschaltete Dioden enthält. Die Spannung V _BCQB wird nicht höher als 2 V _SH-V _BE oder etwa 0,2 V, so daß der Basis/Kollektor-Übergang nie in der Durchlaßrichtung leitend vorgespannt wird.

Bei gewissen Anwendungen kann es erwünscht sein, eine PN-Diode statt der Schottky-Diode DE anzubringen. In einem solchen Fall fällt die Spannung V _BCQB am logischen "1"-Eingang auf 1 V _SH ab. Dies ist die Bedingung, die vorliegt, wenn ein Transistor gemäß dem Schottky-Prinzip geklemmt wird. Dementsprechend wird der Transistor QB auf zweckmäßige Weise gemäß dem Schottky-Prinzip geklemmt und normalerweise nicht tief in den gesättigten Zustand gesteuert. Der logische "1"-Ausgangsstörsignalbereich liegt auf einem etwa höheren Wert von 1 V _BE, was zu einer etwas größeren Gatterlaufzeit führt. Der Transistor QB wirkt übrigens auf genau die gleiche Weise, wie oben für Fig. 3 beschrieben ist. Wenn die Diode DF auch durch eine Schottky- Diode ersetzt oder mit einer oder mehreren anderen Dioden in Reihe geschaltet ist, ist der logische "0"-Ausgangsstörsignalbereich gleich dem obenbeschriebenen Störsignalbereich.

Wenn die Diode DE durch eine PN-Diode ersetzt wird, kann sie auf mehrere Weisen ausgebildet sein. Sie kann eine übliche, aus zwei Elementen bestehende PN- Diode oder ein NPN-Bipolartransistor sein, dessen Emitter die Kathode ist und dessen Basis mit seinem Kollektor verbunden ist, um als die Anode zu dienen. Auch kann die PN- Diode aus dem Basis/Emitter-Übergang eines NPN-Bipolartransistors QE bestehen, dessen Kollektor über einen Widerstand RE mit der Quelle V _CC verbunden ist, wie in Fig. 4 dargestellt ist. Vorzugsweise klemmt eine Schottky-Diode DE′ den Transistor QE gemäß dem Schottky-Prinzip. Abgesehen von der Anwendung der Diode DE′ ist die Wirkung des Inverters nach Fig. 4 in bezug auf den Transistor QE übrigens gleich der Wirkung im obenbeschriebenen Falle, in dem die Diode DE durch eine PN-Diode ersetzt wird.

Die nachstehende Tabelle I faßt die Wirkungskennlinien der bevorzugten Ausführungsform und deren wichtigsten Abwandlungen zusammen. Die Buchstaben "SH" und "PN" für die Kategorie "DE" geben die Fälle an, in denen die Diode DE eine Schottky-Diode ist bzw. durch eine PN-Diode ersetzt ist. Auf gleiche Weise geben die Buchstaben "PN", "SH" und "PN + SH" für die Kategorie "DF" die Fälle an, in denen die Diode DF eine PN-Diode ist, durch eine Schottky-Diode ersetzt ist bzw. in Reihe mit einer Schottky- Diode geschaltet ist.

Tabelle I

Auch nach Fig. 4 ist eine Diode DH wahlweise zwischen dem Widerstand RB und der Quelle V _REF angeordnet. Die Diode DH in Vereinigung mit dem Widerstand RB dient dazu, den Transistor QB bei bestimmten mit hoher Geschwindigkeit durchgeführten Schaltvorgängen zu sperren.

Fig. 5 zeigt ein anderes invertierendes logisches, eine sehr hohe Schaltgeschwindigkeit aufweisendes Gatter. Dieser Inverter enthält alle Elemente nach Fig. 3 mit dem Unterschied, daß der Transistor QA nicht mittels der Diode DA gemäß dem Schottky-Prinzip geklemmt ist. Stattdessen ist die Basis des Transistors QA mit der Anode einer Aluminium-Silicium-Schottky-Diode DK verbunden, deren Kathode mit der Kathode der Diode DE verbunden ist. Eine Aluminium-Silicium-Schottky-Diode DL ist in Reihe mit der Diode DF angeordnet. Eine andere Aluminium- Silicium-Schottky-Diode DO ist über ihre Anode mit der Anode der Diode DL und über ihre Kathode mit dem Kollektor des Transistors QB verbunden.

Der Inverter nach Fig. 5 wirkt auf gleiche Weise wie der Inverter nach Fig. 3. Die logischen Eingangs- und Ausgangspegel sind dieselben. Der Transistor QB ist stets eingeschaltet und wird nicht stark in den Sättigungszustand gesteuert. Die Diode DE ist immer leitend, solange dem Inverter Energie zugeführt wird.

Wenn die Spannung V _IN auf die logische "1" gebracht wird, wird der Transistor QA eingeschaltet. Strom von der Quelle V _CC fließt durch den Transistor QA zu der Basis des Transistors QB, um diesen Transistor stärker leitend zu machen. Die Diode DK wird leitend, während die Diode DO, die leitend war, leitend bleibt. Da die Dioden DE und DK beide leitend sind und bei geeigneten Entwurf nahezu den gleichen Spannungsabfall aufweisen, ist die Basis- Kollektorspannung V _BCQA für den Transistor QA nahezu gleich Null. Es wird völlig außerhalb des Sättigungsbereichs mit Hilfe der Dioden DE und DK geklemmt. Der Spannungshub über dem Transistor QA ist geringer, wodurch die Ausgangsschaltgeschwindigkeit erhöht wird.

Die Kollektorspannung des Transistors QB ist V _BEQB + V _BEQA - V _DDK - V _DDO, was wieder gleich 2 V _BE - 2 V _SH ist, wobei V _DDK und V _DDO die leitenden Spannungen über den Dioden DK bzw. DO sind. Dementsprechend ist die Spannung V _BCQB = 2 V _SH - V _BE, gleich wie bei dem Inverter nach Fig. 3. Wieder kann der Transistor QB nicht stark in den gesättigten Zustand gesteuert werden. Sein Betrieb ist auf seinen weniger starken Sättigungsbereich beschränkt. Tatsächlich klemmen die Dioden DK und DO in Verbindung mit dem Transistor QA den Transistor QB weit außerhalb des starken Sättigungsbereiches. Die Dioden DF und DL sind in der Sperrichtung vorgespannt. Wenn der Transistor QB leitend gemacht wird, zieht er aktiv jede Spannung V _OUTJ zu ihrer logischen "0". Der logische "0"-Ausgangsstörsignalbereich ist wieder 1 V _SH.

Wenn die Spannung V _IN auf die logische "0" zurückgebracht wird, wird der Transistor QA ausgeschaltet und die Diode DK nichtleitend. Wenn die Basisspannung für den Transistor QA abfällt, werden die Dioden DF und DL leitend, um einen anderen Stromweg von der Quelle V _CC über diese Dioden zu der Basis des Transistors QB herzustellen. Der über diesen Weg fließende Strom hält den Transistor QB im "Ein"-Zustand. Die Kollektorspannung für den Transistor QB ist V _BEQB + V _DDF + V _DDL - V _DDO, was wieder 2 V _BE ist, wobei V _DDL die leitende Spannung für die Diode DDL ist. Wie in Fig. 3 steigt jede Spannung V _OUTJ auf ihre logische "1" von 2 V _BE mit einem logischen "1"-Ausgangsstörsignalbereich von 1 V _SH an.

Kurz gesagt liefert der Inverter nach Fig. 5 eine etwas größere Schaltgeschwindigkeit als die des Inverters nach Fig. 3, wobei jedoch Dioden DL und DO hinzugefügt werden müssen und eine Diode DK statt der Diode DA verwendet werden muß.

Die Inverterschaltung nach der Erfindung ist ein Ausgangsbaustein für weiter forgeschrittene logische Gatter. Fig. 6 zeigt ein mehrere Eingänge aufweisende NOR- Gatter, in dem der von der Anwendung des Inverters nach Fig. 3 ausgegangen wird. Statt des Transistors QA enthält dieses NOR-Gatter M Transistoren QA 1, QA 2 . . . QAM, deren einzelnen Emitter zusammen mit der Basis des Transistors QB und deren einzelnen Kollektoren zusammen über den Widerstand RC mit der Quelle V _CC verbunden sind. Jeder Transistor QAI, wobei I zwischen 1 und M variiert, empfängt ein entsprechendes Eingangssignal V _INI an seiner Basis, die über einen entsprechenden Widerstand RAI mit der Quelle V _CC gekoppelt ist. Auf gleiche Weise ist jeder Transistor QAI mit Hilfe einer entsprechenden Schottky-Diode DAI gemäß dem Schottky-Prinzip geklemmt.

Das NOR-Gatter wirkt grundsätzlich auf gleiche Weise und auf denselben logischen Pegeln wie der Inverter nach Fig. 3. Wenn alle Spannungen V _INI-V _INM auf die logische "0" gehen, werden alle Transistoren QA 1-QAM ausgeschaltet. Die Diode DF wird leitend, um einen Stromweg von der Quelle V _CC zu der Basis des Transistors QB herzustellen, damit verhindert wird, daß dieser Transistor ausgeschaltet wird. Jede Spannung V _OUTJ steigt auf die logische "1" an. Wenn eine beliebige Spannung V _INI auf die logische "1" erhöht wird, wird der entsprechende Transistor QAI leitend, wodurch bewirkt wird, daß die Diode DF nichtleitend wird. Strom von der Quelle V _CC wird über diesen Transistor QAI der Basis des Transistors QB zugeführt, der stärker leitend wird, aber nicht stark in den Sättigungszustand gesteuert wird. Die Spannung V _OUT fällt auf die logische "0" ab.

Fig. 7 zeigt ein mehrere Eingänge aufweisendes logisches NAND-Gatter, in dem der Inverter nach Fig. 3 der Ausgangsbaustein ist. In diesem NAND-Gatter sind die Anoden von M Aluminium-Silicium-Eingangs-Schottky-Dioden DP 1, DP 2 . . . DPM mit der Basis des Transistors QA verbunden. Jede Eingangsspannung V _INI, die der Kathode der entsprechenden Diode DPI zugeführt wird, ist 1 V _SH niedriger als die Spannung (V _IN der Fig. 3) an der Basis des Transistors QA, wenn die Diode DPI leitend ist. Das Ausgangssignal, das auch 1 V _SH niedriger sein muß, um mit anderen logischen mit diesem NAND-Gatter verbundenen Gattern kompatibel zu sein, ist die Spannung V _OUT, die direkt dem Kollektor des Transistors QB entnommen wird. Bei gewissen Anwendungen - z. B. wo dieses NAND-Gatter das letzte einer Reihe logischer Gatter ist - kann es erwünscht oder notwendig sein, das Ausgangssignal (die Ausgangssignale) einer oder mehreren Schottky-Dioden zu entnehmen, die mit dem Kollektor des Transistors QB verbunden sind. Aus diesem Grunde zeigt Fig. 7 die Dioden DG 1-DGN mit punktierten Linien, die Ausgangsspannungen V _{OUT 1}-V _OUTN liefern. Ausgenommen in ungebräuchlichen Situationen enthält das NAND-Gatter normalerweise entweder Eingangsdioden DP 1-DPM oder Ausgangsdioden DG 1-DGN, aber nicht beide Diodensätze, weil der nicht aufgenommene Satz entweder die Ausgangsdioden für ein vorhergehendes logisches Gatter oder die Eingangsdioden für ein folgendes Gatter bildet.

Das NAND-Gatter nach Fig. 7 wirkt grundsätzlich auf gleiche Weise wie der Inverter nach Fig. 3. Die gewünschten logischen "0"- und logischen "1"-Pegel sind 2 V _BE - 2 V _SH bzw. 2 V _BE + V _SH. Der Widerstand RA ist auf geeignete Weise derart bemessen, daß er dem logischen "1"-Eingangspegel angepaßt ist. Wenn eine beliebige Spannung V _INI auf der logischen "0" liegt, ist die entsprechende Diode DPI leitend und erzeugt einen genügend großen Spannungsabfall über dem Widerstand RA, damit der Transistor QA ausgeschaltet wird. Der Transistor QB wirkt dann auf die oben an Hand der Fig. 3 beschriebenen Weise. Wenn alle Dioden DP 1-DPM auf der logischen "1" liegen, nimmt der Strom durch den Widerstand RA ab, um seinen Spannungsabfall genügend herabzusetzen, damit der Transistor QA eingeschaltet wird. Der Transistor QB wirkt wieder auf die an Hand der Fig. 3 beschriebenen Weise.

Fig. 8 zeigt ein anderes, mehrere Eingänge aufweisendes logisches NAND-Gatter, in dem der Inverter nach Fig. 3 der Ausgangsbaustein ist. Außer den Ausgangsteilen nach Fig. 3 enthält dieses NAND-Gatter einen Mehremittertransistor QQ, dessen Kollektor mit der Basis des Transistors QA verbunden ist. Die Basis des Transistors QQ ist mit der Quelle V _CC über einen Widerstand RQ verbunden, der den Widerstand RA der Fig. 3 ersetzt. Eine Schottky-Diode DQ klemmt gemäß dem Schottky-Prinzip den Transistor QQ, der N Emitter enthält, die je eines von M Eingangssignalen V _{IN 1}, V _{IN 2}, . . . V _INM empfangen. Das Ausgangssignal ist normalerweise die Spannung V _OUT des Kollektors des Transistors QA. Die Dioden DG 1-DGN sind durch punktierte Linien für Situationen dargestellt, in denen das Ausgangssignal (die Ausgangssignale) höher sein muß (müssen). Die Diode DK ist wahlweise auch zum Ersatz der Diode DA auf die im allgemeinen oben für Fig. 5 beschriebene Weise in das NAND-Gatter aufgenommen.

Jeder Emitter des Transistors QQ wirkt grundsätzlich auf gleiche Weise wie eine der Eingangsdioden DP 1-DPM des NAND-Gatters nach Fig. 7, mit dem Unterschied, daß jede Eingangsspannung V _INI 1 V _BE-1 V _SH niedriger als die Basisspannung (V _IN der Fig. 3) des Transistors QA ist, weil der Transistor QQ gemäß dem Schottky-Prinzip geklemmt ist. Dementsprechend ist der gewünschte logische "1"-Pegel 1 V _BE + 1 V _SH am Eingang und am Ausgang. Der gewünschte logische "0"-Pegel ist der Mindestwert der Spannung V _OUT. Wenn die Diode DK fehlt, ist der gewünschte logische "0"-Wert 2 V _BE-2 V _SH, was 1 V _SH niedriger als die nach Fig. 3 ist. Die Transistoren QA und QB werden auf die oben bereits für Fig. 3 beschriebene Weise gesteuert. Die Ausgangsstörsignalbereiche sind jedoch etwas verschieden wegen der verschiedenen logischen Pegel.

Wenn die Diode DK vorhanden ist (und die Diode DA vorzugsweise fehlt), ist der gewünschte logische "0"- Pegel 2 V _BE-2 V _SH. Der Transistor QA wird auf nahezu die gleiche Weise wie oben für Fig. 5 beschrieben gesteuert. Der Transistor QB wirkt jedoch etwas verschieden. Wenn die Spannung V _OUT zu der logischen "1" geht, ist die Spannung V _BCQB wieder -1 V _BE, so daß der Transistor QB im linearen Bereich arbeitet, aber wenn die Spannung V _OUT zu der logischen "0" geht, wird die Spannung V _BCQB auf 1 V _SH, höher als oben für Fig. 3 oder 5 beschrieben, geklemmt. Insbesondere ist die Spannung V _BCQB 1 V _SH-1 V _BE, was negativ ist, so daß der Basis/Kollektor-Übergang des Transistors QB in der Sperrichtung vorgespannt und überhaupt nicht gesättigt wird. Kurz gesagt, arbeitet der Transistor QB im linearen Bereich, wenn die Diode DK in dem NAND-Gatter nach Fig. 8 benutzt wird. Der Ausgangsspannungshub ist 1 V _SH, was die Hälfte dieses Hubes nach Fig. 3 ist. Die Ausgangsstörsignalbereiche sind ebenfalls gleich etwa der Hälfte dieser Bereiche nach Fig. 3.

Die Tabelle II faßt die Wirkungskennlinien für das NAND-Gatter nach Fig. 8 zusammen.

Wenn der Transistor QQ nur einen Emitter enthält (oder wenn in einem äquivalenten Fall alle Spannungen V _{IN 1}-V _INM bis auf eine auf der logischen "1" gehalten werden), wirkt die Schaltung nach Fig. 8 als ein Inverter.

Verfahren zur Herstellung der unterschiedlichen Elemente nach der vorliegenden Erfindung sind in der Halbleitertechnik bekannt. Vorzugsweise wird jedes logische Gatter nach üblichen planaren Bearbeitungstechniken hergestellt, bei denen eine Oxidisolierung verwendet wird, um aktive Halbleitergebiete voneinander zu trennen.

Fig. 9 zeigt eine Draufsicht auf eine bevorzugte Ausführungsform des Inverters nach Fig. 3, der nach planaren Techniken hergestellt ist, bei denen eine Oxidisolierung verwendet wird. Insbesondere zeigt Fig. 9 die P- und N-leitenden Gebiete längs der oberen Fläche des Inverters unter darüberliegendem Isoliermaterial und metallischen elektrischen Anschlüssen. Das darüberliegende Isoliermaterial ist überhaupt nicht dargestellt. Das mit diagonalen Linien schraffierte Gebiet gibt ein Isoliermaterial an, das die unterschiedlichen aktiven Halbleitergebiete voneinander trennt. Die darüberliegenden metallischen Anschlüsse sind als fette Linien angegeben, die sich von den unterschiedlichen Kontaktfenstern her erstrecken, die schematisch durch Rechtecke oder Quadrate dargestellt sind. "A" und "C", denen ein Index folgt, der das Symbol für eine Diode ist, bezeichnen ihre Anode bzw. ihre Kathode. "B", "E" und "C", denen ein Index folgt, der das Symbol für einen Transistor ist, bezeichnen seine Basis, seinen Emitter bzw. seinen Kollektor. Drei Ausgangsdioden DG 1, DG 2 und DG 3 sind in Fig. 9 dargestellt. Dieser Inverter weist Abmessungen von nahezu 48 µm mal 100 µm auf.

Zur weiteren Erläuterung des Aufbaus des logischen Gatters nach der Erfindung zeigen Fig. 10A und 10B Querschnitte durch Teile des Inverters nach Fig. 9. Die Querschnitte sind längs der Ebenen dargestellt, die durch Pfeile 10 A und Pfeile 10 B in Fig. 9 angegeben sind. Alle Elemente des Inverters nach Fig. 3, die in Fig. 10A und 10B nicht dargestellt sind, sowie alle anderen Transistoren, Widerstände, Dioden, elektrische Anschlüsse und andere Elemente der vorliegenden logischen Schaltung werden vorzugsweise auf die nachstehend beschriebene Weise hergestellt.

Übliche Maskierungs-, Ätz- und Reinigungstechniken, die dem Fachmann bekannt sind, werden beim Erzeugen der unterschiedlichen P- und N-leitenden Gebiete nach Fig. 10A und 10B verwendet. Der Einfachheit halber wird auf die Maskierungs-, Ätz-, Reinigungs- und andere bekannte Schritte in der Halbleitertechnik in der nachstehenden Beschreibung der Herstellung nicht näher eingegangen.

Bor wird als die P-Typ-Verunreinigung für die Erzeugung der unterschiedlichen Gebiete vom P-Leitfähigkeitstyp auf einer Halbleiterscheibe verwendet. Phosphor, Arsen und Antimon werden selektiv für die komplementären N-Typ-Dotierungsmittel verwendet. Andere geeignete Verunreinigungen können statt dieser Dotierungsmittel verwendet werden. In vielen der Diffusionsschritte kann eine Verunreinigung auch in die Scheibe durch Ionenimplantation eingeführt werden, oder umgekehrt.

Es wird von einem P-leitenden einkristallinen Siliciumsubstrat mit einer mit 20 bezeichneten Dicke und einem spezifischen Widerstand von 7-15 Ω · cm ausgegangen. Eine N-Typ Verunreinigung (Antimon) wird selektiv in die obere Fläche des Substrats 20 eindiffundiert, um N⁺-Gebiete 22 und 24 mit einer Tiefe von 2,5-3,0 µm und einem Schichtwiderstand von nahezu 25 Ω/Quadrat zu erzeugen. Die N-leitenden Teile C _QA und C _QB der Gebiete 22 bzw. 24, die nach aufeinanderfolgenden Verfahrensschritten übrig bleiben, dienen als die Kollektoren für die Transistoren QA bzw. QB. Eine epitaktische N-Schicht mit einer ursprünglichen Dicke von etwa 1,2 µm, die mit 26 bezeichnet ist, wird dann auf der oberen Fläche des Substrats 20 und damit auch auf den N⁺-Gebieten 22 und 24 aufgewachsen. Die epitaktische Schicht 26 weist einen ursprünglichen spezifischen Widerstand von nahezu 0,5 Ω · cm auf. Oxidisoliergebiete 28 mit einer Tiefe von etwa 1,3-1,4 µm werden anschließend nach üblichen Techniken durch die epitaktische Schicht 26 und teilweise in dem Substrat 20 erzeugt, um aktive Halbleitergebiete 30, 32, 34 und 36 zu definieren und diese Gebiete elektrisch gegeneinander und gegen andere derartige Halbleitergebiete auf der Scheibe zu isolieren.

Eine N-Typ-Verunreinigung (Phosphor) wird selektiv durch Ionenimplantation bei einer Energie von 50 keV und einer Dosis von 1,4 · 10¹⁵ Ionen/cm² angebracht, um die N⁺-Gebiete 38, 40, 42 und 44 zu definieren. Eine dünne elektrisch isolierende Schicht 46, die aus Siliciumdioxid und Siliciumnitrid besteht, wird dann auf der oberen Fläche der Scheibe erzeugt. Das Siliciumoxid weist eine Dicke von 500 Å auf, während das darüberliegende Siliciumnitrid eine Dicke von 700 Å aufweist. Nach selektiver Ätzung der Oxidnitridschicht 46 zur Bildung von Fenstern durch diese Schicht wird eine N-Typ Verunreinigung (Arsen) in die epitaktische Schicht 26 durch diese Fenster eindiffundiert, um falche N⁺-Gebiete E _QA, 48, C _DF, 50 und 52 mit einem Schichtwiderstand von etwa 30/Quadrat zu definieren. Eine P-Typ-Verunreinigung (Bor) wird anschließend selektiv durch Ionenimplantation bei einer Energie von 50 keV und einer Dosis von 1,5 · 10¹⁴ Ionen/cm² durch die Schicht 46 hindurch angebracht, um P-Gebiete B _QA, A _DF und 54 zu bilden. Die Struktur wird dann während 25-30 Minuten bei 1000°C ausgeglüht, um zu bewirken, daß die unterschiedlichen Verunreinigungen in den global in den Fig. 10A und 10B gezeigten Stellen eindiffundieren.

Die Gebiete B _QA und E _QA sind die Basis bzw. der Emitter für den Transistor QA. Der verbleibende N-leitende Teil C _DA der epitaktischen Schicht 26 zwischen den Gebieten B _QA und 38 in der Insel 30 dient als die Kathode für die Diode DA. Das tiefe N⁺-Gebiet 38 in Vereinigung mit dem flachen N⁺-Kontaktgebiet 48 verbindet den Kollektor C _QA des Transistors QA mit der Anode A _DE der Diode DE. Die Diode DF ist ein Transistor, in dem die Kathode durch das Emittergebiet C _DF gebildet wird, während die Anode das Basisgebiet A _DF ist, das mittels des N⁺-Kollektorgebietes 40 mit dem Kollektor C _QB des Transistors QB verbunden ist. Der verbleibende N-leitende Teil C _DE der epitaktischen Schicht 26 in der Insel 34 ist die Kathode für die Diode DE. Der verbleibende N-leitende Teil der epitaktischen Schicht 26 in der Insel 36 bildet den Widerstand RA. Tiefe N⁺-Gebiete 42 und 44 in Vereinigung mit flachen N⁺-Kontaktgebieten 50 und 52 dienen als Anschlüsse für den Widerstand RA, während das P-leitende Gebiet 54 den Widerstand RA "abschnürt", um seinen Widerstandswert zu regeln.

Ein Muster von Leitern, das durch Schraffierungen mit diagonalen Linien angegeben ist, wird nach üblichen Techniken auf den Kontaktfenstern bis auf die darunterliegenden Halbleitergebiete, auf den verbleibenden Teilen der Isolierschicht 46 und auf den Oxidisoliergebieten 28 erzeugt, um die leitenden Gebiete auf die gewünschte Weise anzuschließen. Jeder Leiter besteht aus einer dünnen unteren Schicht aus Platinsilicid auf dem darunterliegenden Silicium, einer dünnen Zwischenschicht aus Titan-Wolfram und einer oberen Schicht aus Aluminium. Der Leiter A _DA bildet die Anode für die Diode DA und dient zugleich als der elektrische Anschluß für die Basis B _QA des Transistors QA. Die Struktur nach Fig. 10A und 10B wird dann auf übliche Weise fertiggestellt. In der endgültigen Struktur ist der Widerstand RA 20 kΩ, der Widerstand RB 3 kΩ und der Widerstand RC 10 kΩ. Die Quelle V _CC ist 4,0 V.

Obgleich die Erfindung für besondere Ausführungsformen beschrieben ist, ist die Beschreibung nur beispielsweise gegeben und die Erfindung nicht auf diese Auführungsformen beschränkt. Z. B. könnten, um dieselben Ergebnisse zu erzielen, Halbleitermaterialien von einem dem der obenbeschriebenen Materialien entgegengesetzten Leitfähigkeitstyp verwendet werden. So können im Rahmen der Erfindung vom Fachmann viele Abwandlungen, Änderungen und Anwendungen vorgenommen werden.

Claims

1. Schaltungsanordnung mit einem ersten bipolaren Transistor, dessen Basis ein Eingangssignal empfängt und dessen Kollektor über eine erste Impedanz mit dem einen Pol einer Spannungsquelle verbunden ist, sowie mit einem zweiten bipolaren Transistor, dessen Basis mit dem Emitter des ersten Transistors, dessen Emitter mit dem anderen Pol der Spannungsquelle und dessen Kollektor mit dem einen Pol der Spannungsquelle zur Lieferung eines Ausgangssignals gekoppelt ist, gekennzeichnet durch eine erste Schwellwertanordnung (DA, DE; DK, DO; DA, DE, QE) zwischen dem Kollektor des zweiten Transistors (QB) und der Basis des ersten Transistors (QA), deren Schwellenspannung kleiner ist als die Summe der Basis- Emitter-Spannungen beider Transistoren (QA, QB) bei einem Eingangssignal entsprechend einer binären "1", und eine zweite Schwellwertanordnung (DF; QF, DF, DL) zwischen dem Kollektor und der Basis des zweiten Transistors (QB), die dessen Basis einen Strom zuführt, wenn bei einem Eingangssignal entsprechend einer binären "0" die Spannung am Kollektor einen vorgegebenen Wert überschreitet.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß beide Transistoren (QA, QB) NPN-Transistoren sind.

3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die erste Schwellwertanordnung (DA, DE; DK, DO; DA, DE′, QE) eine erste Diode (DE) enthält, die mit den Kollektoren des ersten und des zweiten Transistors (QA, QB) gekoppelt ist.

4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß die erste Diode (DE) eine Schottky-Diode ist.

5. Schaltungsanordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die erste Schwellwertanordnung (DA, DE; DK, DO; DA, DE′, QE) ferner mit dem Kollektor des ersten Transistors (QA) derart gekoppelt ist, daß bei einem Eingangssignal entsprechend einer binären "1" der erste Transistor (QA) nicht vollständig gesättigt ist.

6. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, daß die erste Schwellwertanordnung (DA, DE; DK, DO; DA, DE′, QE) eine zweite Diode (DA) in Form einer Schottky-Diode enthält, die mit der Basis und dem Kollektor des ersten Transistors (QA) verbunden sind.

7. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, daß die erste Schwellwertanordnung (DA, DE; DK, DO; DA, DE′, QE) die Reihenschaltung von zwei Dioden (DE, DO) zwischen den Kollektoren der beiden Transistoren (QA, QB) enthält, wobei der Zusammenschaltpunkt der beiden Dioden (DE, DO) ferner über eine dritte Diode (DK) mit der Basis des ersten Transistors (QA) verbunden ist.

8. Schaltungsanordnung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die zweite Schwellwertanordnung (DF; QF; DF, DL) eine vierte Diode (DF) enthält, die mit dem Kollektor und der Basis des zweiten Transistors (QB) gekoppelt ist.

9. Schaltungsanordnung nach Anspruch 8, dadurch gekennzeichnet, daß die vierte Diode (DF) eine PN-Diode ist.

10. Schaltungsanordnung nach Anspruch 9, dadurch gekennzeichnet, daß in Reihe mit der vierten Diode (DF) eine fünfte Diode (DL) in Form einer Schottky-Diode geschaltet ist.

11. Schaltungsanordnung nach Anspruch 10, dadurch gekennzeichnet, daß die Reihenschaltung der vierten und der fünften Diode (DF, DL) an den Zusammenschaltpunkt der Reihenschaltung zweier Dioden (DE, DO) angeschlossen ist, die zwischen den Kollektoren der beiden Transistoren (QA, QB) angeschlossen ist.

12. Schaltungsanordnung nach einem der Ansprüche 2 bis 11, gekennzeichnet durch zusätzliche erste NPN-Transistoren (QA 2, QA 3 . . .), von denen jeder eine Basis zum Empfangen eines anderen Eingangssignals und einen mit der Basis des zweiten Transistors (QB) gekoppelten Emitter aufweist und deren Kollektoren alle miteinander verbunden sind.

13. Schaltungsanordnung nach einem der Ansprüche 2 bis 11, gekennzeichnet durch eine Anzahl von Eingangsdioden (DP 1, DP 2 . . .), deren Anoden mit dem einen Pol der Spannungsquelle und mit der Basis des ersten Transistors (QA) gekoppelt sind.

14. Schaltungsanordnung nach einem der Ansprüche 2 bis 11, gekennzeichnet durch einen dritten NPN-Transistor (QQ) mit einer mit dem einen Pol der Spannungsquelle gekoppelten Basis, mindestens einem Emitter und einem mit der Basis des ersten Transistors (QA) gekoppelten Kollektor.