JP2738071B2 - Ｍｏｓコントロールサイリスタ - Google Patents
ＭｏｓコントロールサイリスタInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ターンオンもターンオフも電圧駆動型であ
り、電力用スイッチング素子として用いられるMOSコン
トロールサイリスタに関する。
り、電力用スイッチング素子として用いられるMOSコン
トロールサイリスタに関する。
ターンオフ可能なサイリスタとしてゲートターンオフ
サイリスタ（GTO）が一般に使われている。しかし、こ
のGTOサイリスタは電流駆動型素子であるため、より大
きなゲート駆動電力を要する等の欠点がある。そこで、
この欠点を克服するためゲートを電圧駆動型にしたMOS
ゲートサイリスタが発表された。これはMOSゲートでワ
イドベースバイポーラトランジスタを駆動する構造で、
絶縁ゲート型バイポーラトランジスタ（IGBT）と同じで
ある。しかし、IGBTは内部寄生サイリスタをラッチング
させないが、MOSゲートサイリスタではそれをラッチン
グさせるため、ターンオフの際ゲート電圧だけでなくア
ノード電圧の極性を反転させなくてはならない。
サイリスタ（GTO）が一般に使われている。しかし、こ
のGTOサイリスタは電流駆動型素子であるため、より大
きなゲート駆動電力を要する等の欠点がある。そこで、
この欠点を克服するためゲートを電圧駆動型にしたMOS
ゲートサイリスタが発表された。これはMOSゲートでワ
イドベースバイポーラトランジスタを駆動する構造で、
絶縁ゲート型バイポーラトランジスタ（IGBT）と同じで
ある。しかし、IGBTは内部寄生サイリスタをラッチング
させないが、MOSゲートサイリスタではそれをラッチン
グさせるため、ターンオフの際ゲート電圧だけでなくア
ノード電圧の極性を反転させなくてはならない。
最近、雑誌「IEEE Transactions of Electron Device
s」ED−33巻（1986年）1609ページに、ターンオンもタ
ーンオフも電圧駆動型であるMOSゲートを使ったサイリ
スタMOSコントロールサイリスタ（MOS Control Thyrist
er）（以下MCTと記す）が発表された。これはｐ−ｎ−
ｐ−ｎサイリスタにターンオン用およびターンオフ用の
MOSFETを組み込んだ構造となっている。すなわち、第２
図に示すように、低比抵抗の第一導電型、例えばｎ型の
第一領域１上にバッファ層としての第二導電型、すなわ
ちｐ型の第二領域２を積層し、この第二領域上にｐ型で
高比抵抗の第三領域３を積層し、この第三領域３の表面
部に選択的にｎ型の第四領域４を、さらにその第四領域
４の表面部に選択的にｐ型の第五領域５を形成し、最後
にこの第五領域表面部に低比抵抗のｐ型の第六領域６と
低比抵抗のｎ型の第七領域７を形成する。そして、第四
領域４の第三領域３と第五領域５ではさまれた表面領域
および第五領域５の第四領域４と第七領域７ではさまれ
た表面領域をチャネル領域として、この上にゲート絶縁
膜８を介してゲート電極９を形成する。さらに、第六領
域６と第七領域７に絶縁膜12の開口部で接触するカソー
ド電極10と第一領域１の表面に接触するアノード電極11
を設ける。
s」ED−33巻（1986年）1609ページに、ターンオンもタ
ーンオフも電圧駆動型であるMOSゲートを使ったサイリ
スタMOSコントロールサイリスタ（MOS Control Thyrist
er）（以下MCTと記す）が発表された。これはｐ−ｎ−
ｐ−ｎサイリスタにターンオン用およびターンオフ用の
MOSFETを組み込んだ構造となっている。すなわち、第２
図に示すように、低比抵抗の第一導電型、例えばｎ型の
第一領域１上にバッファ層としての第二導電型、すなわ
ちｐ型の第二領域２を積層し、この第二領域上にｐ型で
高比抵抗の第三領域３を積層し、この第三領域３の表面
部に選択的にｎ型の第四領域４を、さらにその第四領域
４の表面部に選択的にｐ型の第五領域５を形成し、最後
にこの第五領域表面部に低比抵抗のｐ型の第六領域６と
低比抵抗のｎ型の第七領域７を形成する。そして、第四
領域４の第三領域３と第五領域５ではさまれた表面領域
および第五領域５の第四領域４と第七領域７ではさまれ
た表面領域をチャネル領域として、この上にゲート絶縁
膜８を介してゲート電極９を形成する。さらに、第六領
域６と第七領域７に絶縁膜12の開口部で接触するカソー
ド電極10と第一領域１の表面に接触するアノード電極11
を設ける。
この素子は、カソード電極10を接地し、ゲート電極９
とアノード電極11に電圧を加えることにより動作する。
ターンオン時、ゲート電極９に負の電圧を印加すると、
ｐ領域５とp-領域３ではさまれた表面領域にｐチャネル
が形成される。そこで、アノード電極11に負の電圧を印
加すると、形成されたｐチャネルから正孔がアノードへ
向かって流れ出し、n+領域１とp+領域２の間の接合n+/p
+をオンする。これにより、n+層１からp-領域３へ電子
の注入が生じる。この電子は、p-層3,n領域４を通っ
て、ｎ領域４とp+領域６の間の接合n/p+をオンする。そ
れにより、p+領域６から正孔の注入が生じ、ｎ−ｐ−ｎ
−ｐサイリスタがオンする。以上より、p+層2,p-3層,n
領域４で伝導度変調が生じオン抵抗が低くなる。
とアノード電極11に電圧を加えることにより動作する。
ターンオン時、ゲート電極９に負の電圧を印加すると、
ｐ領域５とp-領域３ではさまれた表面領域にｐチャネル
が形成される。そこで、アノード電極11に負の電圧を印
加すると、形成されたｐチャネルから正孔がアノードへ
向かって流れ出し、n+領域１とp+領域２の間の接合n+/p
+をオンする。これにより、n+層１からp-領域３へ電子
の注入が生じる。この電子は、p-層3,n領域４を通っ
て、ｎ領域４とp+領域６の間の接合n/p+をオンする。そ
れにより、p+領域６から正孔の注入が生じ、ｎ−ｐ−ｎ
−ｐサイリスタがオンする。以上より、p+層2,p-3層,n
領域４で伝導度変調が生じオン抵抗が低くなる。
ターンオフ時、ゲート電極９に正の電圧を印加する
と、ｐ領域５のｎ領域６とn+領域７ではさまれた表面領
域にｎチャネルが形成される。これによりｎ領域４とp+
領域６は同電位になる。そのため、n+領域１から注入さ
れた電子がｎ領域４とp+領域６の接合n/p+に到達して
も、形成されたｎチャネルを通ってカソードへ流れ出る
ため、p+領域６からの正孔の注入が生じず、オフが完了
することになる。
と、ｐ領域５のｎ領域６とn+領域７ではさまれた表面領
域にｎチャネルが形成される。これによりｎ領域４とp+
領域６は同電位になる。そのため、n+領域１から注入さ
れた電子がｎ領域４とp+領域６の接合n/p+に到達して
も、形成されたｎチャネルを通ってカソードへ流れ出る
ため、p+領域６からの正孔の注入が生じず、オフが完了
することになる。
このようなMCTを誘導負荷（Ｌ負荷）でターンオフす
る際、Ｌ負荷逆起電力分の電圧が第三領域と第四領域の
間の接合部に逆バイアスの形で加わる。そのため、上記
接合部には大きな電界が発生する。特に、第２図に示し
たように第一導電型がｎ型，第二導電型がｐ型の場合、
第一，二，三および第四領域で構成されるnpnトランジ
スタで一定電流を流し続けようとするため、その主電流
は電子電流となる。高電界（〜１×105V/cm）印加時の
電子の衝撃イオン化率は、正孔のそれに比べ約100倍〜1
000倍大きいため、アバランシェ破壊を起こしやすい。
る際、Ｌ負荷逆起電力分の電圧が第三領域と第四領域の
間の接合部に逆バイアスの形で加わる。そのため、上記
接合部には大きな電界が発生する。特に、第２図に示し
たように第一導電型がｎ型，第二導電型がｐ型の場合、
第一，二，三および第四領域で構成されるnpnトランジ
スタで一定電流を流し続けようとするため、その主電流
は電子電流となる。高電界（〜１×105V/cm）印加時の
電子の衝撃イオン化率は、正孔のそれに比べ約100倍〜1
000倍大きいため、アバランシェ破壊を起こしやすい。
本発明の目的は、上記欠点を解消して、Ｌ負荷ターン
オフ時にターンオフ破壊を起こしにくいMOSコントロー
ルサイリスタを提供することにある。
オフ時にターンオフ破壊を起こしにくいMOSコントロー
ルサイリスタを提供することにある。
上記の目的を達成するために、本発明は、高不純物濃
度で第一導電型の第一領域、その領域上に順に積層され
た第二導電型の第二領域および低不純物濃度で第二導電
型の第三領域、その第三領域の表面部に選択的に形成さ
れた第一導電型の第四領域、その第四領域の表面部に選
択的に形成された第二導電型の第五領域、その第五領域
の表面部に選択的に形成された第五領域より不純物濃度
が高い第二導電型の第六領域、第五領域の表面部に選択
的に形成された第一導電型の第七領域、第四領域の第三
領域および第五領域ではさまれた表面領域ならびに第五
領域の第四領域および第七領域にはさまれた表面領域上
にゲート絶縁膜を介して設けられたゲート電極を備え、
一つの電極が第一領域に、他の電極が第五および第七領
域にそれぞれ接触するMOSコントロールサイリスタにお
いて、第二領域の比抵抗が0.03Ωcm以上、0.6Ωcm以下
であるものとする。
度で第一導電型の第一領域、その領域上に順に積層され
た第二導電型の第二領域および低不純物濃度で第二導電
型の第三領域、その第三領域の表面部に選択的に形成さ
れた第一導電型の第四領域、その第四領域の表面部に選
択的に形成された第二導電型の第五領域、その第五領域
の表面部に選択的に形成された第五領域より不純物濃度
が高い第二導電型の第六領域、第五領域の表面部に選択
的に形成された第一導電型の第七領域、第四領域の第三
領域および第五領域ではさまれた表面領域ならびに第五
領域の第四領域および第七領域にはさまれた表面領域上
にゲート絶縁膜を介して設けられたゲート電極を備え、
一つの電極が第一領域に、他の電極が第五および第七領
域にそれぞれ接触するMOSコントロールサイリスタにお
いて、第二領域の比抵抗が0.03Ωcm以上、0.6Ωcm以下
であるものとする。
第二領域の比抵抗を大きくすれば、Ｌ負荷でターンオ
フ時に第三領域と第四領域の間の接合部に逆バイアスが
加わった時の第一領域から第三領域へのキャリアの注入
に対する障壁が低くなり、アバライシェ破壊が起こりや
すく、ターンオフ破壊電圧VAKXが低下する。一方、素子
のオン電圧は、第二領域の比抵抗を大きくすれば第三領
域へのキャリアの注入が増えるため低くなる。このトレ
ードオフ関係は、第二，第三領域がｐ型の場合、第１図
に示す通りである。MCTで実用上必要とされるVAKXは250
0V以上であり、これを満足するためには第二領域の比抵
抗は0.6Ωcm以下でなければならぬ。一方、オン電圧Von
は2000Aで3.3V以下であることが望ましく、これを満足
するためには第二領域の比抵抗は0.03V以上でなければ
ならぬ。これにより、素子内を流れる全電流に対する電
子電流の比率を、オン電圧の著しい上昇を伴うことなく
低減できる。しかし、実用的なオン電圧としては、3.0V
以下であることがさらに望ましく、そのためには第二領
域の比抵抗は0.05Ωcm以上でなければならぬ。第二，第
三領域がｎ型のときは、ｐ型のときにくらべてVAKXが高
くなるため、上記の比抵抗の条件でVAKXが2500Vを上回
るMCTが得られる。従って、第二領域のn+層の比抵抗を
0.6Ωcm以上にすることもできる。
フ時に第三領域と第四領域の間の接合部に逆バイアスが
加わった時の第一領域から第三領域へのキャリアの注入
に対する障壁が低くなり、アバライシェ破壊が起こりや
すく、ターンオフ破壊電圧VAKXが低下する。一方、素子
のオン電圧は、第二領域の比抵抗を大きくすれば第三領
域へのキャリアの注入が増えるため低くなる。このトレ
ードオフ関係は、第二，第三領域がｐ型の場合、第１図
に示す通りである。MCTで実用上必要とされるVAKXは250
0V以上であり、これを満足するためには第二領域の比抵
抗は0.6Ωcm以下でなければならぬ。一方、オン電圧Von
は2000Aで3.3V以下であることが望ましく、これを満足
するためには第二領域の比抵抗は0.03V以上でなければ
ならぬ。これにより、素子内を流れる全電流に対する電
子電流の比率を、オン電圧の著しい上昇を伴うことなく
低減できる。しかし、実用的なオン電圧としては、3.0V
以下であることがさらに望ましく、そのためには第二領
域の比抵抗は0.05Ωcm以上でなければならぬ。第二，第
三領域がｎ型のときは、ｐ型のときにくらべてVAKXが高
くなるため、上記の比抵抗の条件でVAKXが2500Vを上回
るMCTが得られる。従って、第二領域のn+層の比抵抗を
0.6Ωcm以上にすることもできる。
以下、第２図に示した構造をもつMCTでの本発明の実
施例および比較例について述べる。
施例および比較例について述べる。
実施例： 耐圧2.5kV,電流容量2000Aの定格のMCTを次の工程で製
作した。n+基板１の表面に厚さ10μｍのP+層２を積層
し、さらにその上にp-層３を積層した。次に、p-層３の
上面にゲート酸化膜８を被着し、その上に多結晶シリコ
ン層の積層およびパターニングによりゲート電極９を形
成した。このゲート電極９をマスクとしてｎ領域４を形
成するためのイオン注入を行い、熱拡散をした。残った
p-層の厚さは130μｍであった。このあと、同じくゲー
ト電極をマスクとしてのイオン注入と熱拡散によりｐ領
域5,p+領域６およびn+領域７を形成した。最後に絶縁膜
12を形成し、カソード電極10とアノード電極11を被着し
て素子を完成した。p-層３の比抵抗は250Ωcm,n領域４
のためのイオン注入のドーズ量は7.0×1013/cm2、p+層
２の比抵抗は0.1Ωcmであった。オン電圧は2000Aで2.8V
であり、この素子をＬ負荷でターンオフする場合、アノ
ード電圧2500Vでは破壊せずターンオフでき、そのとき
のターンオフ時間は12μsecと十分実用的な範囲であっ
た。この素子のターンオフ破壊電圧VAXは3000Vであっ
た。
作した。n+基板１の表面に厚さ10μｍのP+層２を積層
し、さらにその上にp-層３を積層した。次に、p-層３の
上面にゲート酸化膜８を被着し、その上に多結晶シリコ
ン層の積層およびパターニングによりゲート電極９を形
成した。このゲート電極９をマスクとしてｎ領域４を形
成するためのイオン注入を行い、熱拡散をした。残った
p-層の厚さは130μｍであった。このあと、同じくゲー
ト電極をマスクとしてのイオン注入と熱拡散によりｐ領
域5,p+領域６およびn+領域７を形成した。最後に絶縁膜
12を形成し、カソード電極10とアノード電極11を被着し
て素子を完成した。p-層３の比抵抗は250Ωcm,n領域４
のためのイオン注入のドーズ量は7.0×1013/cm2、p+層
２の比抵抗は0.1Ωcmであった。オン電圧は2000Aで2.8V
であり、この素子をＬ負荷でターンオフする場合、アノ
ード電圧2500Vでは破壊せずターンオフでき、そのとき
のターンオフ時間は12μsecと十分実用的な範囲であっ
た。この素子のターンオフ破壊電圧VAXは3000Vであっ
た。
比較例1: 実施例と同様にして製作したMCTにおける厚さ130μｍ
のp-層３の比抵抗は250Ωcm、ｎ領域４のためのイオン
注入ドーズ量は7.0×1013/cm2で実施例の場合と同様で
あるが、厚さ10μｍのp+層２の比抵抗を0.7Ωcmとし
た。この素子のオン電圧は2000Aで2.0Vであった。しか
し、Ｌ負荷でターンオフする場合、アノード電圧2500V
で素子は破壊してしまった。この素子を詳細に調べたと
ころ、VAKXは2380Vであった。
のp-層３の比抵抗は250Ωcm、ｎ領域４のためのイオン
注入ドーズ量は7.0×1013/cm2で実施例の場合と同様で
あるが、厚さ10μｍのp+層２の比抵抗を0.7Ωcmとし
た。この素子のオン電圧は2000Aで2.0Vであった。しか
し、Ｌ負荷でターンオフする場合、アノード電圧2500V
で素子は破壊してしまった。この素子を詳細に調べたと
ころ、VAKXは2380Vであった。
比較例2: 実施例と同様にして製作したMCTにおけるp-層３の比
抵抗およびｎ領域４のためのイオン注入のドーズ量は実
施例の場合と同様であるが、p+層２の比抵抗を0.01Ωcm
とした。この素子をＬ負荷でターンオフしたところ、ア
ノード電圧2500Vで破壊せず、そのときのターンオフ時
間は9.8μsecと十分実用的な範囲であった。この素子の
VAKXは3120Vである。しかしながら、この素子のオン電
圧は2000Aで5.2Vに達した。
抵抗およびｎ領域４のためのイオン注入のドーズ量は実
施例の場合と同様であるが、p+層２の比抵抗を0.01Ωcm
とした。この素子をＬ負荷でターンオフしたところ、ア
ノード電圧2500Vで破壊せず、そのときのターンオフ時
間は9.8μsecと十分実用的な範囲であった。この素子の
VAKXは3120Vである。しかしながら、この素子のオン電
圧は2000Aで5.2Vに達した。
本発明によれば、本発明は一方の電極が全面的に接す
る第一導電型の第一領域と低不純物濃度の第三領域の間
のバッファ層の第二導電型の第二領域の比抵抗を0.03Ω
cm以上、0.6Ωcm以下とすることで、オン電圧を実用的
な値に抑えてターンオフ時の破壊耐量の大きいMOSコン
トロールサイリスタを得ることができた。
る第一導電型の第一領域と低不純物濃度の第三領域の間
のバッファ層の第二導電型の第二領域の比抵抗を0.03Ω
cm以上、0.6Ωcm以下とすることで、オン電圧を実用的
な値に抑えてターンオフ時の破壊耐量の大きいMOSコン
トロールサイリスタを得ることができた。
第１図はターンオフ破壊電圧VAKXおよびオン電圧Vonの
第二領域のp+層の比抵抗依存性を示す線図、第２図は本
発明の実施されるMCTの断面図である。 1:第一領域（n+層）、2:第二領域（p+層）、3:第三領域
（p-層）、4:第四領域（ｎ領域）、5:第五領域（ｐ領
域）、6:第六領域（p+領域）、7:第七領域（n+領域）、
8:ゲート絶縁膜、9:ゲート電極、10:カソード電極、11:
アノード電極。
第二領域のp+層の比抵抗依存性を示す線図、第２図は本
発明の実施されるMCTの断面図である。 1:第一領域（n+層）、2:第二領域（p+層）、3:第三領域
（p-層）、4:第四領域（ｎ領域）、5:第五領域（ｐ領
域）、6:第六領域（p+領域）、7:第七領域（n+領域）、
8:ゲート絶縁膜、9:ゲート電極、10:カソード電極、11:
アノード電極。
Claims (1)
- 【請求項１】高不純物濃度で第一導電型の第一領域、そ
の領域上に順に積層された第二導電型の第二領域および
低不純物濃度で第二導電型の第三領域、その第三領域の
表面部に選択的に形成された第一導電型の第四領域、そ
の第四領域の表面部に選択的に形成された第二導電型の
第五領域、その第五領域の表面部に選択的に形成された
第五領域より高不純物濃度の第二導電型の第六領域、第
五領域の表面部に選択的に形成された第一導電型の第七
領域、第四領域の第三領域および第五領域ではさまれた
表面領域ならびに第五領域の第四領域および第七領域に
はさまれた表面領域上にゲート絶縁膜を介して設けられ
たゲート電極を備え、一つの電極が第一領域に、他の電
極が第五および第七領域にそれぞれ接触するものにおい
て、第二領域の比抵抗が0.03Ωcm以上、0.6Ωcm以下で
あることを特徴とするMOSコントロールサイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1275220A JP2738071B2 (ja) | 1989-10-23 | 1989-10-23 | Ｍｏｓコントロールサイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1275220A JP2738071B2 (ja) | 1989-10-23 | 1989-10-23 | Ｍｏｓコントロールサイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03136372A JPH03136372A (ja) | 1991-06-11 |
| JP2738071B2 true JP2738071B2 (ja) | 1998-04-08 |
Family
ID=17552378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1275220A Expired - Fee Related JP2738071B2 (ja) | 1989-10-23 | 1989-10-23 | Ｍｏｓコントロールサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2738071B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2633544B2 (ja) * | 1987-01-29 | 1997-07-23 | 株式会社東芝 | ゲートターンオフサイリスタ |
| JPS63209171A (ja) * | 1987-02-26 | 1988-08-30 | Toshiba Corp | 半導体素子 |
| JPH0624244B2 (ja) * | 1987-06-12 | 1994-03-30 | 株式会社日立製作所 | 複合半導体装置 |
-
1989
- 1989-10-23 JP JP1275220A patent/JP2738071B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03136372A (ja) | 1991-06-11 |
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Legal Events
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|---|---|---|---|
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