JPH08172181A - 双方向サイリスタ - Google Patents
双方向サイリスタInfo
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Abstract
(57)【要約】
【課題】 寄生サイリスタの無い、改善されたターンオ
フ特性を有する単一ＭＯＳゲート制御型双方向サイリス
タを提供することである。 【解決手段】 Ｐ++型領域１１６がＮ型ベース層１１４
の一部に形成されている。アノード１１２はＮ型ベース
層１１４とＰ++型領域１１６の両方に接触する。Ｎ型ウ
ェル領域１２０はＰ-型基板１１８内に配置され、Ｎ型
ウェル領域１２０はデバイスのｎチャネルＭＯＳＦＥＴ
のドレインを形成する。Ｐ型ボディ領域１２２はＮ型ウ
ェル領域１２０内に配置され、Ｎ++型領域１２４はＰ+
型ボディ１２２内に配置されている。カソード電極１２
６はＰ+型ボディ１２２とＮ++型ソース領域１２４の少
なくとも一部との両方を覆う。酸化物層１２９でデバイ
スの第１の表面と絶縁されたゲート１２８はＰ型ボディ
１２２、Ｎ型ウェル領域１２０およびＰ-型エピタキシ
ャル層１１８の上に位置している。
フ特性を有する単一ＭＯＳゲート制御型双方向サイリス
タを提供することである。 【解決手段】 Ｐ++型領域１１６がＮ型ベース層１１４
の一部に形成されている。アノード１１２はＮ型ベース
層１１４とＰ++型領域１１６の両方に接触する。Ｎ型ウ
ェル領域１２０はＰ-型基板１１８内に配置され、Ｎ型
ウェル領域１２０はデバイスのｎチャネルＭＯＳＦＥＴ
のドレインを形成する。Ｐ型ボディ領域１２２はＮ型ウ
ェル領域１２０内に配置され、Ｎ++型領域１２４はＰ+
型ボディ１２２内に配置されている。カソード電極１２
６はＰ+型ボディ１２２とＮ++型ソース領域１２４の少
なくとも一部との両方を覆う。酸化物層１２９でデバイ
スの第１の表面と絶縁されたゲート１２８はＰ型ボディ
１２２、Ｎ型ウェル領域１２０およびＰ-型エピタキシ
ャル層１１８の上に位置している。
Description
【０００１】
【発明の属する技術分野】本発明は双方向サイリスタに
関し、より詳しくは、単一のＭＯＳゲートによりターン
オフを制御することができる単一ＭＯＳゲート制御型双
方向サイリスタに関する。
関し、より詳しくは、単一のＭＯＳゲートによりターン
オフを制御することができる単一ＭＯＳゲート制御型双
方向サイリスタに関する。
【０００２】
【従来の技術】バイポーラ導電機構とＭＯＳ制御機構と
を組み合わせたパワー半導体の構造は周知である。絶縁
ゲートバイポーラトランジスタ（ＩＧＢＴ）はかかるデ
バイスの一例であって、該絶縁バイポーラトランジスタ
では、バイポーラ構造体のベース電流が、集積化された
ＭＯＳＦＥＴを介して制御される。上記ＩＧＢＴはパワ
ーＭＯＳＦＥＴと同様に制御が簡単であり、５００ボル
トを越える電圧に対してオン時の電圧降下がパワーＭＯ
ＳＦＥＴに比較して小さいという利点を有している。Ｉ
ＧＢＴがより高い阻止電圧（＞１０００ボルト）用とし
て設計されていると、上記ＩＧＢＴのオン状態の電圧降
下は増加する。
を組み合わせたパワー半導体の構造は周知である。絶縁
ゲートバイポーラトランジスタ（ＩＧＢＴ）はかかるデ
バイスの一例であって、該絶縁バイポーラトランジスタ
では、バイポーラ構造体のベース電流が、集積化された
ＭＯＳＦＥＴを介して制御される。上記ＩＧＢＴはパワ
ーＭＯＳＦＥＴと同様に制御が簡単であり、５００ボル
トを越える電圧に対してオン時の電圧降下がパワーＭＯ
ＳＦＥＴに比較して小さいという利点を有している。Ｉ
ＧＢＴがより高い阻止電圧（＞１０００ボルト）用とし
て設計されていると、上記ＩＧＢＴのオン状態の電圧降
下は増加する。
【０００３】高電圧用のものとしては、ＩＧＢＴに比較
して小さいオン状態での電圧降下を有するサイリスタの
構造が開発されており、そのサイリスタの構造ではカソ
ード短絡回路がＭＯＳゲートを介してスイッチされる。
ＭＯＳ制御サイリスタもしくはＭＣＴとして知られてお
り、かつ、1984年12月サンフランシスコで開催のアイト
リプルイー・インターナショナル・エレクトロン・デバイ
ス・ミーティング（アイディイーエム）のテクニカル・ダ
イジェスト(IEEE International Electron Device Meet
ing (IDEM) Technical Digest) の第282頁ないし第285
頁におけるテンプル(V. A. K. Temple)による論文に記
載されているかかる構造は、単一のＭＯＳゲートにより
ターンオンおよびターンオフされる。上記ＭＣＴは非対
称構造を有しており、一つの方向にのみ電流を流すこと
ができるものであるが、ＭＯＳによるターンオフ機能を
有する双方向サイリスタの構造も開発されている（たと
えば、米国特許第4,816,892号および第5,040,042号参
照）。かかる双方向サイリスタは交流スイチングへの応
用に有用である。
して小さいオン状態での電圧降下を有するサイリスタの
構造が開発されており、そのサイリスタの構造ではカソ
ード短絡回路がＭＯＳゲートを介してスイッチされる。
ＭＯＳ制御サイリスタもしくはＭＣＴとして知られてお
り、かつ、1984年12月サンフランシスコで開催のアイト
リプルイー・インターナショナル・エレクトロン・デバイ
ス・ミーティング（アイディイーエム）のテクニカル・ダ
イジェスト(IEEE International Electron Device Meet
ing (IDEM) Technical Digest) の第282頁ないし第285
頁におけるテンプル(V. A. K. Temple)による論文に記
載されているかかる構造は、単一のＭＯＳゲートにより
ターンオンおよびターンオフされる。上記ＭＣＴは非対
称構造を有しており、一つの方向にのみ電流を流すこと
ができるものであるが、ＭＯＳによるターンオフ機能を
有する双方向サイリスタの構造も開発されている（たと
えば、米国特許第4,816,892号および第5,040,042号参
照）。かかる双方向サイリスタは交流スイチングへの応
用に有用である。
【０００４】従来のＭＣＴや双方向サイリスタでは、低
濃度ドーピングしたＮ-型ベース領域（下側のＰＮＰト
ランジスタのベース領域）が阻止状態に電圧を保持する
のに使用される。速いターンオフ特性を得るためには、
ＮＰＮトランジスタのＰ型ベースが接地電位に接続され
ていて、上記ＰＮＰトランジスタのＮ型ベースが高アノ
ード電位に接続されていることが望ましい。しかしなが
ら、上記Ｎ型ベースを高いアノード電位に接続するに
は、デバイスの逆方向阻止機能を破壊するアノード短絡
の使用、または、米国特許第4,816,892号および第5,04
0,042号に開示されているような、デバイスの組立が困
難な、デバイスの背後でのＭＯＳゲートの使用が必須で
ある。
濃度ドーピングしたＮ-型ベース領域（下側のＰＮＰト
ランジスタのベース領域）が阻止状態に電圧を保持する
のに使用される。速いターンオフ特性を得るためには、
ＮＰＮトランジスタのＰ型ベースが接地電位に接続され
ていて、上記ＰＮＰトランジスタのＮ型ベースが高アノ
ード電位に接続されていることが望ましい。しかしなが
ら、上記Ｎ型ベースを高いアノード電位に接続するに
は、デバイスの逆方向阻止機能を破壊するアノード短絡
の使用、または、米国特許第4,816,892号および第5,04
0,042号に開示されているような、デバイスの組立が困
難な、デバイスの背後でのＭＯＳゲートの使用が必須で
ある。
【０００５】バリガ(Baliga)らの米国特許第4,857,983
号は、ウェハーの背後のＮ+型拡散領域２０を使用する
ことにより、上記した問題点なしに逆導通特性を達成す
るデバイス（図１参照）を開示している。図１におい
て、十分に正の電位をゲート２に印加してＰ-型ベース
１４にｎチャネルを発生させてこのＰ-型ベースとＮ+型
領域とを電気的に結合させた上でカソード電極８と直接
接続することで、上記デバイスが順方向（カソードに対
してアノードが正の方向）にターンオンされるようにな
っている。これによりＰ型層１０，Ｎ-型層１２，Ｐ-型
層１４およびＮ+型領域７により形成された４層構造体
を直列ｎチャネルＭＯＳＦＥＴを通してカソードに接続
し、上記構造体はＰ型層１０，Ｎ-型層１２およびＰ-型
領域１４により形成される固有のＰＮＰ型のバイポーラ
トランジスタに動作ベース駆動電流を供給して、導通状
態を繰り返し発生させる。上記ゲート電圧が十分小さく
なるかまたは零となると、Ｎ+型領域７はＮ+型領域８お
よびカソードと切り離されて非導通となる。
号は、ウェハーの背後のＮ+型拡散領域２０を使用する
ことにより、上記した問題点なしに逆導通特性を達成す
るデバイス（図１参照）を開示している。図１におい
て、十分に正の電位をゲート２に印加してＰ-型ベース
１４にｎチャネルを発生させてこのＰ-型ベースとＮ+型
領域とを電気的に結合させた上でカソード電極８と直接
接続することで、上記デバイスが順方向（カソードに対
してアノードが正の方向）にターンオンされるようにな
っている。これによりＰ型層１０，Ｎ-型層１２，Ｐ-型
層１４およびＮ+型領域７により形成された４層構造体
を直列ｎチャネルＭＯＳＦＥＴを通してカソードに接続
し、上記構造体はＰ型層１０，Ｎ-型層１２およびＰ-型
領域１４により形成される固有のＰＮＰ型のバイポーラ
トランジスタに動作ベース駆動電流を供給して、導通状
態を繰り返し発生させる。上記ゲート電圧が十分小さく
なるかまたは零となると、Ｎ+型領域７はＮ+型領域８お
よびカソードと切り離されて非導通となる。
【０００６】図１の従来技術のデバイスから明らかなよ
うに、Ｎ-型層１２とＰ-型領域１４との間の境界、およ
びＮ-型層１２とＰ+型層１６との間の境界は上記デバイ
スの順方向阻止接合部を形成し、阻止電圧の大部分は上
記Ｎ-型層である下側のＰＮＰトランジスタのベース領
域に印加される。固有の寄生サイリスタ構造は順方向に
Ｐ型層１０，Ｎ-型層１２，Ｐ-型領域１４およびＮ+型
領域８により形成される。
うに、Ｎ-型層１２とＰ-型領域１４との間の境界、およ
びＮ-型層１２とＰ+型層１６との間の境界は上記デバイ
スの順方向阻止接合部を形成し、阻止電圧の大部分は上
記Ｎ-型層である下側のＰＮＰトランジスタのベース領
域に印加される。固有の寄生サイリスタ構造は順方向に
Ｐ型層１０，Ｎ-型層１２，Ｐ-型領域１４およびＮ+型
領域８により形成される。
【０００７】逆方向（カソード６に対してアノード４が
負）であり、上記ゲート構造体２には十分に負の電位が
印加されていて全てのＭＯＳゲートが零電位に保持され
ているときには、Ｐ+型領域１６，Ｎ-型領域１２，Ｐ型
領域１０および背後のＮ+型領域２０により形成される
４層構造体を通して導通作用が起こる。この４層構造体
は、逆方向の導通を繰り返し発生させる。ゲート構造体
２へ十分な正の電位を印加すると、Ｐ型領域１６にｎチ
ャネルが形成され、Ｎ-型層１２がＮ+型領域２２および
それに接続されたカソード電極６に短絡されるので、上
記４層構造体の導通の繰返しが停止する。Ｐ+型層１６
とＮ-型層１２との間のＰＮ接合部の短絡はこの接合部
からの注入を減少させ、導通の繰返しを中断させる。Ｎ
-型層１２とＰ型層１０との間の境界はデバイスの逆方
向阻止接合部を形成し、大部分の阻止電圧は上記Ｎ-型
層である上側のＰＮＰトランジスタのベース領域に印加
される。
負）であり、上記ゲート構造体２には十分に負の電位が
印加されていて全てのＭＯＳゲートが零電位に保持され
ているときには、Ｐ+型領域１６，Ｎ-型領域１２，Ｐ型
領域１０および背後のＮ+型領域２０により形成される
４層構造体を通して導通作用が起こる。この４層構造体
は、逆方向の導通を繰り返し発生させる。ゲート構造体
２へ十分な正の電位を印加すると、Ｐ型領域１６にｎチ
ャネルが形成され、Ｎ-型層１２がＮ+型領域２２および
それに接続されたカソード電極６に短絡されるので、上
記４層構造体の導通の繰返しが停止する。Ｐ+型層１６
とＮ-型層１２との間のＰＮ接合部の短絡はこの接合部
からの注入を減少させ、導通の繰返しを中断させる。Ｎ
-型層１２とＰ型層１０との間の境界はデバイスの逆方
向阻止接合部を形成し、大部分の阻止電圧は上記Ｎ-型
層である上側のＰＮＰトランジスタのベース領域に印加
される。
【０００８】
【発明が解決しようとする課題】図１のデバイスでは、
ワイドベースＰＮＰトランジスタのＮ-型ベース（Ｎ-型
層１２）は、上記デバイスが順方向導通状態からターン
オフするときに、高いアノード電位に接続されず、した
がって、デバイスの順方向ターンオフ特性を劣化させる
という不具合がある。また、上記したように、上記デバ
イスは固有の寄生サイリスタを有しており、該寄生サイ
リスタは上記順方向導通状態における上記デバイスのＭ
ＯＳゲート制御性能を制限している。
ワイドベースＰＮＰトランジスタのＮ-型ベース（Ｎ-型
層１２）は、上記デバイスが順方向導通状態からターン
オフするときに、高いアノード電位に接続されず、した
がって、デバイスの順方向ターンオフ特性を劣化させる
という不具合がある。また、上記したように、上記デバ
イスは固有の寄生サイリスタを有しており、該寄生サイ
リスタは上記順方向導通状態における上記デバイスのＭ
ＯＳゲート制御性能を制限している。
【０００９】したがって、寄生サイリスタを有しておら
ず、かつ改善されたターンオフ特性を有する単一ＭＯＳ
ゲート制御型双方向サイリスタが望まれている。
ず、かつ改善されたターンオフ特性を有する単一ＭＯＳ
ゲート制御型双方向サイリスタが望まれている。
【００１０】本発明は、従来サイリスタが有している上
記欠点を克服し、上記目的を達成する新規なＭＯＳゲー
ト制御型双方向サイリスタの構造を提供するものであ
る。
記欠点を克服し、上記目的を達成する新規なＭＯＳゲー
ト制御型双方向サイリスタの構造を提供するものであ
る。
【００１１】
【課題を解決するための手段】本発明は、順方向阻止状
態では下側のＰＮＰトランジスタのコレクタ領域に大部
分の阻止電圧を印加するとともに、逆方向阻止状態では
上側のＰＮＰトランジスタのコレクタ領域に大部分の阻
止電圧を印加することにより上記目的を達成するもので
ある。
態では下側のＰＮＰトランジスタのコレクタ領域に大部
分の阻止電圧を印加するとともに、逆方向阻止状態では
上側のＰＮＰトランジスタのコレクタ領域に大部分の阻
止電圧を印加することにより上記目的を達成するもので
ある。
【００１２】本発明にかかるデバイスは、間隔をおいて
配置された平行で平坦な第１および第２半導体表面を有
する半導体材料のウェハーの上に形成されている。上記
第１半導体表面から下方に延びるウェハーの部分は、相
対的に低濃度にドーピングされた第１導電型の基板で構
成されていて、接合部が形成されるとその接合部が臨め
るようになっている。上記第２半導体表面から上方に伸
びるウェハーの部分は、上記第１導電型とは反対の第２
導電型のベース領域を含んでいる。
配置された平行で平坦な第１および第２半導体表面を有
する半導体材料のウェハーの上に形成されている。上記
第１半導体表面から下方に延びるウェハーの部分は、相
対的に低濃度にドーピングされた第１導電型の基板で構
成されていて、接合部が形成されるとその接合部が臨め
るようになっている。上記第２半導体表面から上方に伸
びるウェハーの部分は、上記第１導電型とは反対の第２
導電型のベース領域を含んでいる。
【００１３】垂直導電構造の実施の形態では、上記基板
領域に形成されるとともに上記第１半導体表面からその
下に第１深さに達する第２導電型の単一のウェル領域を
含んでいる。上記ウェル領域は、第１半導体表面に沿っ
て径方向内側に間隔をあけて配置され、第１導電型の低
濃度ドーピングされた領域内に第１チャネル領域を形成
している。
領域に形成されるとともに上記第１半導体表面からその
下に第１深さに達する第２導電型の単一のウェル領域を
含んでいる。上記ウェル領域は、第１半導体表面に沿っ
て径方向内側に間隔をあけて配置され、第１導電型の低
濃度ドーピングされた領域内に第１チャネル領域を形成
している。
【００１４】上記第１導電型の少なくとも一つのボディ
領域は上記ウェル領域に形成されるとともに、上記第１
半導体表面から上記第１深さよりも浅い第２深さに達す
るまで、上記第１半導体表面の下方に伸びている。上記
ボディ領域はウェル領域から第１半導体表面に沿って径
方向内側に間隔をおいて配置されて、上記ウェル領域に
て、上記ボディ領域と低濃度ドーピングされた領域との
間の上記第１半導体表面に沿う第２チャネル領域を形成
している。
領域は上記ウェル領域に形成されるとともに、上記第１
半導体表面から上記第１深さよりも浅い第２深さに達す
るまで、上記第１半導体表面の下方に伸びている。上記
ボディ領域はウェル領域から第１半導体表面に沿って径
方向内側に間隔をおいて配置されて、上記ウェル領域に
て、上記ボディ領域と低濃度ドーピングされた領域との
間の上記第１半導体表面に沿う第２チャネル領域を形成
している。
【００１５】上記第２導電型のソース領域は上記ボディ
領域に形成され、上記第１半導体表面からその下に上記
第２深さよりも浅い第３深さに延びている。上記ソース
領域は上記ウェル領域から第１半導体表面に沿って径方
向内側に間隔をおいて配置されて、上記ボディ領域に第
３チャネル領域を上記ソース領域とウェル領域との間で
上記第１半導体表面に沿って形成している。
領域に形成され、上記第１半導体表面からその下に上記
第２深さよりも浅い第３深さに延びている。上記ソース
領域は上記ウェル領域から第１半導体表面に沿って径方
向内側に間隔をおいて配置されて、上記ボディ領域に第
３チャネル領域を上記ソース領域とウェル領域との間で
上記第１半導体表面に沿って形成している。
【００１６】第１電極が上記第１半導体表面に配置され
るとともに、上記ボディ領域およびソース領域に接続さ
れている。上記第１半導体表面上のゲート絶縁層は少な
くとも上記チャネル領域を覆っている。上記ゲート絶縁
層の上に配置されたゲート電極は上記チャネル領域の上
に位置している。
るとともに、上記ボディ領域およびソース領域に接続さ
れている。上記第１半導体表面上のゲート絶縁層は少な
くとも上記チャネル領域を覆っている。上記ゲート絶縁
層の上に配置されたゲート電極は上記チャネル領域の上
に位置している。
【００１７】上記第１導電型を有する相対的に高濃度ド
ーピングされた後方拡散部分は第２導電型のベース領域
に形成され、上記第２半導体表面からその一部の上に延
びている。上記第２電極は第２半導体表面に配置される
とともに、上記後方拡散部分と第２導電型のベース領域
に接続される。
ーピングされた後方拡散部分は第２導電型のベース領域
に形成され、上記第２半導体表面からその一部の上に延
びている。上記第２電極は第２半導体表面に配置される
とともに、上記後方拡散部分と第２導電型のベース領域
に接続される。
【００１８】上記ボディ領域と上記ウェル領域の両方ま
たはいずれか一方は相対的に深く、相対的に高濃度ドー
ピングされた領域を含むようなものであってもよい。
たはいずれか一方は相対的に深く、相対的に高濃度ドー
ピングされた領域を含むようなものであってもよい。
【００１９】いま一つの垂直導電構造の実施の形態で
は、デバイスが上記ウェル領域に形成された第１導電型
の第２ボディ領域を含み、上記第２ボディ領域が上記ウ
ェル領域の一部によって相対的に低濃度ドーピングされ
た基板領域から隔離されている。上記第１電極は、第１
ボディ領域およびソース領域に加えて、第２ボディ領域
とも接続されている。この実施の形態では、上記ウェル
領域は相対的に深く、相対的に高濃度ドーピングされた
部分を含むようなものであってもよい。
は、デバイスが上記ウェル領域に形成された第１導電型
の第２ボディ領域を含み、上記第２ボディ領域が上記ウ
ェル領域の一部によって相対的に低濃度ドーピングされ
た基板領域から隔離されている。上記第１電極は、第１
ボディ領域およびソース領域に加えて、第２ボディ領域
とも接続されている。この実施の形態では、上記ウェル
領域は相対的に深く、相対的に高濃度ドーピングされた
部分を含むようなものであってもよい。
【００２０】上記各実施の形態において、上記第１導電
型がＰ型もしくはＰ型半導体材料で、上記第２導電型が
Ｎ型もしくはＮ型半導体材料であるときは、上記第１電
極はデバイスのカソードであり、上記第２電極はデバイ
スのアノードである。逆に、上記第１導電型がＮ型もし
くはＮ型半導体材料で、上記第２導電型がＰ型もしくは
Ｐ型半導体材料であるときは、上記第１電極はデバイス
のアノードであり、上記第２電極はデバイスのカソード
である。
型がＰ型もしくはＰ型半導体材料で、上記第２導電型が
Ｎ型もしくはＮ型半導体材料であるときは、上記第１電
極はデバイスのカソードであり、上記第２電極はデバイ
スのアノードである。逆に、上記第１導電型がＮ型もし
くはＮ型半導体材料で、上記第２導電型がＰ型もしくは
Ｐ型半導体材料であるときは、上記第１電極はデバイス
のアノードであり、上記第２電極はデバイスのカソード
である。
【００２１】好ましい実施の形態では、本発明にかかる
双方向サイリスタは並列接続されてウェハーに対称に配
置された複数のセルの形態を有しており、第１電極は上
記ボディ領域および隣接するセルのウェル領域の上に位
置するグリッドである。上記セルは好ましくは多角形状
を有するものである。上記セルはウェル領域と間隔を有
するとともに上記第１半導体表面から延伸している相対
的に高濃度ドーピングされた拡散領域を有しており、該
相対的に高濃度ドーピングされた拡散領域は隣接するセ
ルの各々のウェル領域の間に配置されている。ターミネ
ーション構造体は完成したデバイスのエッジにて第１お
よび第２半導体表面に設けられる。
双方向サイリスタは並列接続されてウェハーに対称に配
置された複数のセルの形態を有しており、第１電極は上
記ボディ領域および隣接するセルのウェル領域の上に位
置するグリッドである。上記セルは好ましくは多角形状
を有するものである。上記セルはウェル領域と間隔を有
するとともに上記第１半導体表面から延伸している相対
的に高濃度ドーピングされた拡散領域を有しており、該
相対的に高濃度ドーピングされた拡散領域は隣接するセ
ルの各々のウェル領域の間に配置されている。ターミネ
ーション構造体は完成したデバイスのエッジにて第１お
よび第２半導体表面に設けられる。
【００２２】本発明の横方向導電構造の実施の形態で
は、相対的に高濃度ドーピングされた後方の拡散領域は
デバイスの第１半導体表面に移動していて、上記第２導
電型の第２ウェル領域内に配置されている。上記第２ウ
ェル領域は第１ウェル領域と横方向に間隔を有してい
る。本実施の形態の第２電極は、また第１半導体表面に
配置されていて、第２ウェル領域に接続されるとともに
その中に含まれている相対的に高濃度ドーピングされた
領域に接続されている。第２ウェル領域に隣接したアイ
ソレーション用の溝を設けるようにしてもよい。
は、相対的に高濃度ドーピングされた後方の拡散領域は
デバイスの第１半導体表面に移動していて、上記第２導
電型の第２ウェル領域内に配置されている。上記第２ウ
ェル領域は第１ウェル領域と横方向に間隔を有してい
る。本実施の形態の第２電極は、また第１半導体表面に
配置されていて、第２ウェル領域に接続されるとともに
その中に含まれている相対的に高濃度ドーピングされた
領域に接続されている。第２ウェル領域に隣接したアイ
ソレーション用の溝を設けるようにしてもよい。
【００２３】本発明にかかる双方向サイリスタは、集積
化されたＭＯＳターンオン・セルをオプションで備えて
いてもよい。
化されたＭＯＳターンオン・セルをオプションで備えて
いてもよい。
【００２４】本発明の構成において、たとえば、Ｐ-型
の導電性を有する低濃度ドーピングされた基板領域（そ
れはＰ型ボディ領域、Ｎ型ウェル領域およびＰ-型基板
からなる上側のＰＮＰトランジスタのコレクタ領域を形
成し、それはまたＰ型後方拡散部、Ｎ型ベースおよびＰ
-型基板からなる下側のＰＮＰトランジスタのコレクタ
領域を形成しており、それはまた、上記Ｎ型ウェル領
域、上記Ｐ-型基板および上記Ｎ型ベース領域からなる
下側のＮＰＮトランジスタのベース領域を構成してい
る）は、順方向と逆方向の両方で電圧を受けるために使
用されている。この構造により、順方向導通状態からタ
ーンオフする間に上記ＰＮＰトランジスタのＮ型ベース
（Ｎ型ベース領域）と上記ＮＰＮトランジスタの広いＰ
-型ベース（Ｐ-型基板）との両方にアクセスできるよう
になる。順方向導通状態からターンオフする間に、上記
ＰＮＰトランジスタのＮ型ベースはアノード電位に接続
され、上記ＮＰＮトランジスタのＰ-型ベースはカソー
ド（接地）電位に接続される。これにより、本発明では
順方向における速いターンオフ特性を得ることができ
る。本発明の構成では、順方向および逆方向のいずれに
おいても固有の寄生サイリスタを有しないという利点が
ある。つまり、本発明は上記したことを達成するばかり
でなく、逆方向においてゲート制御ターンオンを行うよ
うにもなっている。
の導電性を有する低濃度ドーピングされた基板領域（そ
れはＰ型ボディ領域、Ｎ型ウェル領域およびＰ-型基板
からなる上側のＰＮＰトランジスタのコレクタ領域を形
成し、それはまたＰ型後方拡散部、Ｎ型ベースおよびＰ
-型基板からなる下側のＰＮＰトランジスタのコレクタ
領域を形成しており、それはまた、上記Ｎ型ウェル領
域、上記Ｐ-型基板および上記Ｎ型ベース領域からなる
下側のＮＰＮトランジスタのベース領域を構成してい
る）は、順方向と逆方向の両方で電圧を受けるために使
用されている。この構造により、順方向導通状態からタ
ーンオフする間に上記ＰＮＰトランジスタのＮ型ベース
（Ｎ型ベース領域）と上記ＮＰＮトランジスタの広いＰ
-型ベース（Ｐ-型基板）との両方にアクセスできるよう
になる。順方向導通状態からターンオフする間に、上記
ＰＮＰトランジスタのＮ型ベースはアノード電位に接続
され、上記ＮＰＮトランジスタのＰ-型ベースはカソー
ド（接地）電位に接続される。これにより、本発明では
順方向における速いターンオフ特性を得ることができ
る。本発明の構成では、順方向および逆方向のいずれに
おいても固有の寄生サイリスタを有しないという利点が
ある。つまり、本発明は上記したことを達成するばかり
でなく、逆方向においてゲート制御ターンオンを行うよ
うにもなっている。
【００２５】したがって、本発明は、寄生サイリスタ構
造もなく、背後側にゲートもなく、順方向における速い
ターンオフ特性を有し、順方向における電流飽和を有
し、単一のゲート電極を有するＭＯＳゲート制御型双方
向サイリスタの構造を初めて提供するものである。
造もなく、背後側にゲートもなく、順方向における速い
ターンオフ特性を有し、順方向における電流飽和を有
し、単一のゲート電極を有するＭＯＳゲート制御型双方
向サイリスタの構造を初めて提供するものである。
【００２６】
【発明の実施の形態】本発明の他の特徴および利点は、
添付の図面を参照して説明する本発明の以下の説明から
明らかとなろう。
添付の図面を参照して説明する本発明の以下の説明から
明らかとなろう。
【００２７】本発明にかかる単一ＭＯＳゲート制御型双
方向サイリスタの構造の第１の実施の形態が図２に示さ
れている。以下の説明から明らかになるように、本発明
にかかる双方向サイリスタは、図１に示された従来のデ
バイスと同様に、基本的にｎチャネルＭＯＳＦＥＴと直
列のＰＮＰＮサイリスタからなっている。しかしなが
ら、従来のデバイスでは、下側のＰＮＰトランジスタは
広いＮ型ベースを有するＰＮＰトランジスタである。こ
れに対して、本発明に係るデバイスでは、以下に説明す
るように、下側のＰＮＰトランジスタは狭いＮ型ベー
ス、広いＰ-型コレクタを有するものである。
方向サイリスタの構造の第１の実施の形態が図２に示さ
れている。以下の説明から明らかになるように、本発明
にかかる双方向サイリスタは、図１に示された従来のデ
バイスと同様に、基本的にｎチャネルＭＯＳＦＥＴと直
列のＰＮＰＮサイリスタからなっている。しかしなが
ら、従来のデバイスでは、下側のＰＮＰトランジスタは
広いＮ型ベースを有するＰＮＰトランジスタである。こ
れに対して、本発明に係るデバイスでは、以下に説明す
るように、下側のＰＮＰトランジスタは狭いＮ型ベー
ス、広いＰ-型コレクタを有するものである。
【００２８】図２に示すように、本発明に係る双方向サ
イリスタ１１０はＰ-型基板１１８に構成された垂直導
電構造のデバイスである。高い不純物濃度を有するＰ++
型領域１１６はＰ-型基板１１８の下に配置されたＮ型
ベース層１１４の下側の一部に形成されている。上記デ
バイスの下面のアノード１１２はＮ型ベース層１１４と
Ｐ++型領域１１６との両方に接触する。
イリスタ１１０はＰ-型基板１１８に構成された垂直導
電構造のデバイスである。高い不純物濃度を有するＰ++
型領域１１６はＰ-型基板１１８の下に配置されたＮ型
ベース層１１４の下側の一部に形成されている。上記デ
バイスの下面のアノード１１２はＮ型ベース層１１４と
Ｐ++型領域１１６との両方に接触する。
【００２９】Ｎ型層１１４およびＰ++型層１１６は、好
ましくはＰ-型基板１１８に後方拡散により形成され
る。Ｎ型ウェル領域１２０がＰ-基板層１１８内に配置
され、以下にさらに詳細に説明するように、デバイスの
ｎチャネルＭＯＳＦＥＴのドレインを形成する。（上記
ＭＯＳＦＥＴのチャネル領域を形成する）Ｐ型ボディ領
域１２２はＮ型ウェル領域１２０内に配置され、（上記
ＭＯＳＦＥＴのソースを形成する）高不純物濃度のＮ++
型領域１２４はＰ型ボディ１２２内に配置されている。
Ｐ型ボディ１２２は、図２に示すように、好ましくは相
対的に高濃度ドーピング（すなわち、Ｐ+）してある。
ましくはＰ-型基板１１８に後方拡散により形成され
る。Ｎ型ウェル領域１２０がＰ-基板層１１８内に配置
され、以下にさらに詳細に説明するように、デバイスの
ｎチャネルＭＯＳＦＥＴのドレインを形成する。（上記
ＭＯＳＦＥＴのチャネル領域を形成する）Ｐ型ボディ領
域１２２はＮ型ウェル領域１２０内に配置され、（上記
ＭＯＳＦＥＴのソースを形成する）高不純物濃度のＮ++
型領域１２４はＰ型ボディ１２２内に配置されている。
Ｐ型ボディ１２２は、図２に示すように、好ましくは相
対的に高濃度ドーピング（すなわち、Ｐ+）してある。
【００３０】上記デバイスの第１半導体表面上のカソー
ド電極１２６はＰ+型ボディ１２２とＮ++型ソース領域
１２４の少なくとも一部との両方を覆う。酸化物層１２
９により上記デバイスの第１半導体表面と絶縁された、
好ましくはポリシリコンを含むゲート１２８は、Ｐ型ボ
ディ１２２、Ｎ型ウェル領域１２０およびＰ-型エピタ
キシャル層１１８の上に位置している。
ド電極１２６はＰ+型ボディ１２２とＮ++型ソース領域
１２４の少なくとも一部との両方を覆う。酸化物層１２
９により上記デバイスの第１半導体表面と絶縁された、
好ましくはポリシリコンを含むゲート１２８は、Ｐ型ボ
ディ１２２、Ｎ型ウェル領域１２０およびＰ-型エピタ
キシャル層１１８の上に位置している。
【００３１】図２に示されたデバイス１１０の動作は次
の通りである。順方向（アノードからカソードへ電流が
流れる方向、すなわち、図２において上に向かう方向）
では、サイリスタ１１０はカソード１２６に対して正の
電圧をゲート１２８に印加するとともにアノード１１２
に十分に高い電圧を印加することにより、またフォト
（光）エネルギを印加することにより、またＳＣＲをト
リガするために使用されている他の周知の方法により、
オン状態にトリガされる。サイリスタ１１０は、カソー
ド１２６に対してゲート１２８を十分に正の電圧に維持
することによりオン状態に保持される。ゲート１２８の
正の電圧は、Ｐ+型ボディ１２２に反転ｎチャネルを生
じさせ、該ｎチャネルがＮ型ウェル領域１２０をＮ++型
領域１２４に接続するのに十分な大きさを有し、それに
より上記ＭＯＳＦＥＴがオン状態に保持され、反転した
チャネルを通して導電が行われ、サイリスタのターンオ
ンが持続するのに十分なものでなければならない。した
がって、順方向モードのサイリスタ電流は、Ｐ++型後方
拡散領域１１６，Ｎ型ベース層１１４，Ｐ-型基板１１
８，Ｎ型ウェル領域１２０により形成されたＰＮＰＮサ
イリスタを通して、かつ、Ｎ型ウェル領域１２０，Ｐ+
型ボディ１２２およびＮ++型領域１２４により形成され
る導通ＭＯＳＦＥＴを通してアノード１１２からカソー
ド１２６に流れる。
の通りである。順方向（アノードからカソードへ電流が
流れる方向、すなわち、図２において上に向かう方向）
では、サイリスタ１１０はカソード１２６に対して正の
電圧をゲート１２８に印加するとともにアノード１１２
に十分に高い電圧を印加することにより、またフォト
（光）エネルギを印加することにより、またＳＣＲをト
リガするために使用されている他の周知の方法により、
オン状態にトリガされる。サイリスタ１１０は、カソー
ド１２６に対してゲート１２８を十分に正の電圧に維持
することによりオン状態に保持される。ゲート１２８の
正の電圧は、Ｐ+型ボディ１２２に反転ｎチャネルを生
じさせ、該ｎチャネルがＮ型ウェル領域１２０をＮ++型
領域１２４に接続するのに十分な大きさを有し、それに
より上記ＭＯＳＦＥＴがオン状態に保持され、反転した
チャネルを通して導電が行われ、サイリスタのターンオ
ンが持続するのに十分なものでなければならない。した
がって、順方向モードのサイリスタ電流は、Ｐ++型後方
拡散領域１１６，Ｎ型ベース層１１４，Ｐ-型基板１１
８，Ｎ型ウェル領域１２０により形成されたＰＮＰＮサ
イリスタを通して、かつ、Ｎ型ウェル領域１２０，Ｐ+
型ボディ１２２およびＮ++型領域１２４により形成され
る導通ＭＯＳＦＥＴを通してアノード１１２からカソー
ド１２６に流れる。
【００３２】上記デバイスをターンオフさせるために、
カソード１２６に対してゲート１２８に十分に負の電圧
が印加されると、Ｎ型ウェル領域１２０が反転されてＰ
-型基板層１１８がカソード１２６の接地電位に接続さ
れ、再生電流を転流させてサイリスタ１１０をターンオ
フさせる。
カソード１２６に対してゲート１２８に十分に負の電圧
が印加されると、Ｎ型ウェル領域１２０が反転されてＰ
-型基板層１１８がカソード１２６の接地電位に接続さ
れ、再生電流を転流させてサイリスタ１１０をターンオ
フさせる。
【００３３】順方向阻止電圧はＰ-型基板層１１８とＮ
型ベース層１１４との面に平行な接合部により受けら
れ、上記Ｐ-型基板層１１８の不純物のドープ量および
厚みにより主として決定される。トライアックに使用さ
れているものと同様のエッチ・カンター・ターミネーショ
ン(Etch Contour Termination)もしくはベベル・エッジ・
ターミネーション(Bebel Edge Termination)を、表面電
界を削減して降伏電圧を改善するのに用いることができ
る。かかるターミネーションに関しては、プロシーディ
ングズ・オブ・アイイーイー(Proceedings of IEE)の第12
9巻，第１部，第５号の第173頁ないし第179頁，1982年1
0月，におけるベリガ(B. J. Baliga)著の「High-Voltag
e device termination techniques-A comparative revi
ew（高電圧デバイスのターミネーション技術 − 比較
論）」を参照文献として挙げておく。
型ベース層１１４との面に平行な接合部により受けら
れ、上記Ｐ-型基板層１１８の不純物のドープ量および
厚みにより主として決定される。トライアックに使用さ
れているものと同様のエッチ・カンター・ターミネーショ
ン(Etch Contour Termination)もしくはベベル・エッジ・
ターミネーション(Bebel Edge Termination)を、表面電
界を削減して降伏電圧を改善するのに用いることができ
る。かかるターミネーションに関しては、プロシーディ
ングズ・オブ・アイイーイー(Proceedings of IEE)の第12
9巻，第１部，第５号の第173頁ないし第179頁，1982年1
0月，におけるベリガ(B. J. Baliga)著の「High-Voltag
e device termination techniques-A comparative revi
ew（高電圧デバイスのターミネーション技術 − 比較
論）」を参照文献として挙げておく。
【００３４】逆方向（カソードからアノードへの電流の
導通、すなわち図２において下方に向かう方向）の場合
には、サイリスタ１１０が、カソード１２６に対してゲ
ート１２８に負の電圧を印加することによってターンオ
ンされる。ゲート１２８の上記負の電圧は、Ｐ型反転チ
ャネルがＰ-型基板層１１８をＰ+型ボディ領域１２２に
接続するのに十分なものでなければならない。これによ
りＰ-型層１１８を高電位に接続し、Ｐ-型層１１８に対
してＮ型層１１４を順方向バイアスしてキャリヤの注入
を行い、それによりサイリスタ１１０にターンオン状態
を維持させる。サイリスタ１１０が逆方向導通モードに
トリガされると、ゲート１２８の電圧はカソード１２６
の電位に減少する。逆方向モードのサイリスタ電流は、
Ｐ+型ボディ１２２，Ｎ型ウェル領域１２０，Ｐ-型基板
１１８，およびＮ型ベース層１１４により形成されるＰ
ＮＰＮサイリスタを通してカソード１２６からアノード
１１２へ流れる。Ｎ++型領域１２４およびＰ++型後方拡
散領域１１６は上記逆導電モードでは不活性であること
に注目すべきである。
導通、すなわち図２において下方に向かう方向）の場合
には、サイリスタ１１０が、カソード１２６に対してゲ
ート１２８に負の電圧を印加することによってターンオ
ンされる。ゲート１２８の上記負の電圧は、Ｐ型反転チ
ャネルがＰ-型基板層１１８をＰ+型ボディ領域１２２に
接続するのに十分なものでなければならない。これによ
りＰ-型層１１８を高電位に接続し、Ｐ-型層１１８に対
してＮ型層１１４を順方向バイアスしてキャリヤの注入
を行い、それによりサイリスタ１１０にターンオン状態
を維持させる。サイリスタ１１０が逆方向導通モードに
トリガされると、ゲート１２８の電圧はカソード１２６
の電位に減少する。逆方向モードのサイリスタ電流は、
Ｐ+型ボディ１２２，Ｎ型ウェル領域１２０，Ｐ-型基板
１１８，およびＮ型ベース層１１４により形成されるＰ
ＮＰＮサイリスタを通してカソード１２６からアノード
１１２へ流れる。Ｎ++型領域１２４およびＰ++型後方拡
散領域１１６は上記逆導電モードでは不活性であること
に注目すべきである。
【００３５】逆方向において上記デバイスをターンオフ
させるため、カソード１２６に対して十分に正の電圧が
ゲート１２８に印加されると、Ｎ型ウェル領域１２０が
Ｐ＋型ボディ１２２内のＮ型反転チャネルを通してカソ
ード１２６の電位に接続される。これにより、ＰＮＰト
ランジスタのベースであるＮ型ウェル領域１２０をエミ
ッタであるＰ型ボディ１２２に短絡し、サイリスタ１１
０をターンオフさせる。上記Ｎ型ウェル領域１２０の拡
散抵抗およびＰ＋型ボディ１２２のＮ型反転チャネルの
抵抗は、上記逆方向においてターンオフすることができ
る最大電流を決定する。上記逆阻止電圧はＰ-型基板層
１１８とＮ型ウェル領域１２０との接合部により受けら
れ、Ｐ-型基板層１１８のドーピング量と厚みにより決
定されるとともに、採用されているターミネーション構
造(termination structure)により決定される。たとえ
ばＮ型不純物がドープされた浮遊フィールドリングおよ
びフィールド・プレートのような、標準的な高電圧デバ
イスのターミネーション構造を使用することもできる。
前に説明したように、エッチ・カンター・ターミネーショ
ン(Etch Contour Termination)もしくはベベル・エッジ・
ターミネーション(Bebel Edge Termination)を使用する
こともできる。
させるため、カソード１２６に対して十分に正の電圧が
ゲート１２８に印加されると、Ｎ型ウェル領域１２０が
Ｐ＋型ボディ１２２内のＮ型反転チャネルを通してカソ
ード１２６の電位に接続される。これにより、ＰＮＰト
ランジスタのベースであるＮ型ウェル領域１２０をエミ
ッタであるＰ型ボディ１２２に短絡し、サイリスタ１１
０をターンオフさせる。上記Ｎ型ウェル領域１２０の拡
散抵抗およびＰ＋型ボディ１２２のＮ型反転チャネルの
抵抗は、上記逆方向においてターンオフすることができ
る最大電流を決定する。上記逆阻止電圧はＰ-型基板層
１１８とＮ型ウェル領域１２０との接合部により受けら
れ、Ｐ-型基板層１１８のドーピング量と厚みにより決
定されるとともに、採用されているターミネーション構
造(termination structure)により決定される。たとえ
ばＮ型不純物がドープされた浮遊フィールドリングおよ
びフィールド・プレートのような、標準的な高電圧デバ
イスのターミネーション構造を使用することもできる。
前に説明したように、エッチ・カンター・ターミネーショ
ン(Etch Contour Termination)もしくはベベル・エッジ・
ターミネーション(Bebel Edge Termination)を使用する
こともできる。
【００３６】図３は、図２のデバイスの特性、すなわち
種々のゲート電圧についてデバイスに印加される電圧に
対して上記デバイスを流れる電流をプロットした図２の
デバイスの特性を示している。上記デバイスはトライア
ックの双方向特性を有するとともに、ゲート制御ターン
オフ特性を有していることが分かる。
種々のゲート電圧についてデバイスに印加される電圧に
対して上記デバイスを流れる電流をプロットした図２の
デバイスの特性を示している。上記デバイスはトライア
ックの双方向特性を有するとともに、ゲート制御ターン
オフ特性を有していることが分かる。
【００３７】図４に、本発明のいま一つの実施の形態の
断面図を示す。順方向では、この実施の形態のデバイス
はｎチャネルＭＯＳＦＥＴと直列のＰＮＰＮサイリスタ
から構成されており、逆方向では、ＭＯＳゲート制御部
を有するＮＰＮＰサイリスタから構成されている。双方
向サイリスタ１４０はＮ型ベース領域１４４を有するＰ
型基板１４８とＮ型ベース領域１４４中に配置されたＰ
++型後方拡散領域１４６を含んでいる。上記デバイスの
下面のアノード１４２はＮ-型ベース層１４４とＰ++型
後方拡散領域１４６の両方を覆っている。カソード１５
８は上記デバイスの上面に位置している。
断面図を示す。順方向では、この実施の形態のデバイス
はｎチャネルＭＯＳＦＥＴと直列のＰＮＰＮサイリスタ
から構成されており、逆方向では、ＭＯＳゲート制御部
を有するＮＰＮＰサイリスタから構成されている。双方
向サイリスタ１４０はＮ型ベース領域１４４を有するＰ
型基板１４８とＮ型ベース領域１４４中に配置されたＰ
++型後方拡散領域１４６を含んでいる。上記デバイスの
下面のアノード１４２はＮ-型ベース層１４４とＰ++型
後方拡散領域１４６の両方を覆っている。カソード１５
８は上記デバイスの上面に位置している。
【００３８】Ｎ型層１４４およびＰ++型層１４６は、Ｐ
型基板１４８に後方拡散することにより形成される。Ｐ
-型基板層１４８内に配置されているＮ型ウェル領域１
５０はｎチャネルのＭＯＦＥＴのドレインを形成してお
り、該ＭＯＦＥＴは以下にさらに詳細に説明するよう
に、上記デバイスを制御する。一対の横方向に間隔を有
して配置されたＰ型ボディ領域１５２，１５４（好まし
くは、相対的に高い不純物濃度を有する、Ｐ+型領域）
がデバイスの第１の面にてＮ型ウェル１５０内に配置さ
れている。Ｐ+型ボディ領域１５４は上記ｎチャネルＭ
ＯＦＥＴの「チャネル」領域を形成しており、該ＭＯＦ
ＥＴは上記デバイスを制御するのに使用されている。高
い不純物濃度を有するＮ++型領域１５６（上記ｎチャネ
ルＭＯＦＥＴのソースを形成している）は、Ｐ+型ボデ
ィ１５４内に配置されている。
型基板１４８に後方拡散することにより形成される。Ｐ
-型基板層１４８内に配置されているＮ型ウェル領域１
５０はｎチャネルのＭＯＦＥＴのドレインを形成してお
り、該ＭＯＦＥＴは以下にさらに詳細に説明するよう
に、上記デバイスを制御する。一対の横方向に間隔を有
して配置されたＰ型ボディ領域１５２，１５４（好まし
くは、相対的に高い不純物濃度を有する、Ｐ+型領域）
がデバイスの第１の面にてＮ型ウェル１５０内に配置さ
れている。Ｐ+型ボディ領域１５４は上記ｎチャネルＭ
ＯＦＥＴの「チャネル」領域を形成しており、該ＭＯＦ
ＥＴは上記デバイスを制御するのに使用されている。高
い不純物濃度を有するＮ++型領域１５６（上記ｎチャネ
ルＭＯＦＥＴのソースを形成している）は、Ｐ+型ボデ
ィ１５４内に配置されている。
【００３９】ポリシリコン絶縁ゲート１６０はグリッド
（図示せず）の形をなすように上記デバイスの第１半導
体表面に設けられ、該グリッドはＮ++型領域１５６，Ｐ
+ボデイ１５４，Ｎ型ウェル領域１５０およびＰ+型ボデ
ィ１５２の上に位置する第１のセクションを含んでい
る。該第１のセクションに電気的に接続された、ゲート
１６０の第２のセクションは、Ｐ+型ボディ１５２，Ｎ
型ウェル領域１５０およびＰ-型基板１４８の上に位置
している。
（図示せず）の形をなすように上記デバイスの第１半導
体表面に設けられ、該グリッドはＮ++型領域１５６，Ｐ
+ボデイ１５４，Ｎ型ウェル領域１５０およびＰ+型ボデ
ィ１５２の上に位置する第１のセクションを含んでい
る。該第１のセクションに電気的に接続された、ゲート
１６０の第２のセクションは、Ｐ+型ボディ１５２，Ｎ
型ウェル領域１５０およびＰ-型基板１４８の上に位置
している。
【００４０】図４に示されるデバイス１４０の動作は次
の通りである。順方向導通（アノードからカソードへの
導通、すなわち図４において上方への導通）の場合、サ
イリスタ１４０は図２の単一ゲートの実施の形態と同じ
ように動作する。したがって、図２の実施の形態と同様
に、上記デバイスは、カソード１５８に対して正の電圧
をゲート１６０に印加するとともに、十分に高い電圧を
アノード１４２に印加するか、フォト（光）エネルギを
印加するか、またはＳＣＲをトリガするために使用され
る他の周知の方法を用いることにより、オン状態にトリ
ガされる。サイリスタ１４０は、カソード１５８に対し
てゲート１６０を十分に正の電圧に維持することによ
り、Ｐ+型ボディ１５４に反転ｎチャネルを生じさせる
ことによってオン状態に保持される。このｎチャネルＭ
ＯＳＦＥＴがオンすると、Ｎ型ウェル領域１５０がＮ++
型領域１５６に接続され、上記デバイスを通して導通が
生じるようになる。
の通りである。順方向導通（アノードからカソードへの
導通、すなわち図４において上方への導通）の場合、サ
イリスタ１４０は図２の単一ゲートの実施の形態と同じ
ように動作する。したがって、図２の実施の形態と同様
に、上記デバイスは、カソード１５８に対して正の電圧
をゲート１６０に印加するとともに、十分に高い電圧を
アノード１４２に印加するか、フォト（光）エネルギを
印加するか、またはＳＣＲをトリガするために使用され
る他の周知の方法を用いることにより、オン状態にトリ
ガされる。サイリスタ１４０は、カソード１５８に対し
てゲート１６０を十分に正の電圧に維持することによ
り、Ｐ+型ボディ１５４に反転ｎチャネルを生じさせる
ことによってオン状態に保持される。このｎチャネルＭ
ＯＳＦＥＴがオンすると、Ｎ型ウェル領域１５０がＮ++
型領域１５６に接続され、上記デバイスを通して導通が
生じるようになる。
【００４１】図４のデバイスは、カソード１５８に対し
て十分に負の電圧をゲート１６０に印加し、アノード１
４２に負の電圧を印加することにより、逆モードのオン
状態にトリガされる。ゲート１６０の負電圧はＮ型ウェ
ル領域１５０に反転ｐチャネルを発生させ、該ｐチャネ
ルはＰ-型基板１４８をＰ+型ボディ１５２に接続し、Ｎ
型ベースとＰ-型基板との接合部を順方向にバイアスし
て上記サイリスタをターンオン状態にラッチする。上記
デバイスは逆方向ではＰ+型領域１５２，Ｎ型ウェル領
域１５０，Ｐ-型基板１４８およびＮ型ベース層１４４
を通してカソードからアノードに流れる電流により、実
質的にＭＣＴのように動作する。図２の実施の形態と同
様に、Ｎ++型領域１５６およびＰ++型後方拡散領域１４
６は逆導電モードにおいて不活性である。また上記した
ように、ゲート１６０に十分に正の電圧を印加すると、
サイリスタ１４０は上記逆導電モードからターンオフさ
れる。
て十分に負の電圧をゲート１６０に印加し、アノード１
４２に負の電圧を印加することにより、逆モードのオン
状態にトリガされる。ゲート１６０の負電圧はＮ型ウェ
ル領域１５０に反転ｐチャネルを発生させ、該ｐチャネ
ルはＰ-型基板１４８をＰ+型ボディ１５２に接続し、Ｎ
型ベースとＰ-型基板との接合部を順方向にバイアスし
て上記サイリスタをターンオン状態にラッチする。上記
デバイスは逆方向ではＰ+型領域１５２，Ｎ型ウェル領
域１５０，Ｐ-型基板１４８およびＮ型ベース層１４４
を通してカソードからアノードに流れる電流により、実
質的にＭＣＴのように動作する。図２の実施の形態と同
様に、Ｎ++型領域１５６およびＰ++型後方拡散領域１４
６は逆導電モードにおいて不活性である。また上記した
ように、ゲート１６０に十分に正の電圧を印加すると、
サイリスタ１４０は上記逆導電モードからターンオフさ
れる。
【００４２】本発明の更なる実施の形態が図５に示され
ている。この実施の形態は、構造的には図４の双方向サ
イリスタ１４０と同様であるが、ドーピングと電流の流
れが反対となっている。このため、図５の実施の形態で
は、アノード１８２はそのデバイスの上面を覆い、カソ
ード１８４はそのデバイスの底面を覆っている。アノー
ド１８２はカソード１８４に対して正で、絶縁ゲート１
８６に十分に負の電圧が印加されると、電流は、Ｐ++型
領域１８８を通り、Ｎ+型ボディ１９０内に形成された
ｎチャネルを通り、そして、Ｐ型ウェル１９２、Ｎ-型
基板１９４、Ｐ型ベース層１９６及びＮ++型後方拡散１
９８を通って、アノードからカソードへと順方向に下向
きに流れる。逆方向導通の場合は、アノード１８２がカ
ソード１８４に対して負で、絶縁ゲート１８６に十分に
正の電圧を印加してＰ型ウェル１９２を反転させると、
電流は、Ｐ型ベース層１９６、Ｎ-型基板１９４、Ｐ型
ウェル１９２及びＮ+型ボディ１９１を通って、カソー
ドからアノードへと流れる。
ている。この実施の形態は、構造的には図４の双方向サ
イリスタ１４０と同様であるが、ドーピングと電流の流
れが反対となっている。このため、図５の実施の形態で
は、アノード１８２はそのデバイスの上面を覆い、カソ
ード１８４はそのデバイスの底面を覆っている。アノー
ド１８２はカソード１８４に対して正で、絶縁ゲート１
８６に十分に負の電圧が印加されると、電流は、Ｐ++型
領域１８８を通り、Ｎ+型ボディ１９０内に形成された
ｎチャネルを通り、そして、Ｐ型ウェル１９２、Ｎ-型
基板１９４、Ｐ型ベース層１９６及びＮ++型後方拡散１
９８を通って、アノードからカソードへと順方向に下向
きに流れる。逆方向導通の場合は、アノード１８２がカ
ソード１８４に対して負で、絶縁ゲート１８６に十分に
正の電圧を印加してＰ型ウェル１９２を反転させると、
電流は、Ｐ型ベース層１９６、Ｎ-型基板１９４、Ｐ型
ウェル１９２及びＮ+型ボディ１９１を通って、カソー
ドからアノードへと流れる。
【００４３】図６及び７は、それぞれ、図４及び５の実
施の形態と構造的に類似するが、ウェル領域に深くて不
純物濃度の高い部分を更に含む実施の形態の断面図を示
している。図６のＮ型ウェル１５０は深いＮ+部分１５
１を含み、図７のＰ型ウェルは深いＰ+部分１９３を含
んでいる。図４及び５に示されたデバイスは容易に製造
できる。図６及び７に示されたデバイスは、ウェルの深
い部分のために余分に不純物の拡散を施す必要がある
が、上部トランジスタのエミッタ注入効率(emitter-inj
ection efficiency)が高いため、順方向におけるより良
好なＯＮ状態電流導通特性(on-state current conducti
on characteristics)を有するという利点がある。
施の形態と構造的に類似するが、ウェル領域に深くて不
純物濃度の高い部分を更に含む実施の形態の断面図を示
している。図６のＮ型ウェル１５０は深いＮ+部分１５
１を含み、図７のＰ型ウェルは深いＰ+部分１９３を含
んでいる。図４及び５に示されたデバイスは容易に製造
できる。図６及び７に示されたデバイスは、ウェルの深
い部分のために余分に不純物の拡散を施す必要がある
が、上部トランジスタのエミッタ注入効率(emitter-inj
ection efficiency)が高いため、順方向におけるより良
好なＯＮ状態電流導通特性(on-state current conducti
on characteristics)を有するという利点がある。
【００４４】図８においてカソード金属のＰ+型ボディ
領域１５２への接触が取り除かれ、図９においてアノー
ド金属のＮ+型ボディ領域１９１への接触が取り除かれ
ている点を除き、図８及び９は、構造的に図６及び７の
実施の形態にそれぞれ類似した実施の形態の断面図を示
している。図８及び９に示されたデバイスは、順方向及
び逆方向の双方においてオン状態の電流飽和特性(on-st
ate current saturation characteristics)を有すると
いう利点がある。しかし、図８及び９に示したデバイス
は、それぞれ、Ｐ型ボディ１５４−Ｎ型ウェル１５０−
Ｐ-型基板１４８−Ｎ型ベース領域１４４、及び、Ｎ+型
ボディ１９０−Ｐ型ウェル１９２−Ｎ-型基板１９４−
Ｐ型領域１９６によって形成される逆方向の寄生サイリ
スタを有している。ウェル領域内の深くて不純物濃度の
高い部分は、逆方向の寄生サイリスタのラッチアップの
抑制を助け、また、上部トランジスタのエミッタ注入効
率の増加を助ける。
領域１５２への接触が取り除かれ、図９においてアノー
ド金属のＮ+型ボディ領域１９１への接触が取り除かれ
ている点を除き、図８及び９は、構造的に図６及び７の
実施の形態にそれぞれ類似した実施の形態の断面図を示
している。図８及び９に示されたデバイスは、順方向及
び逆方向の双方においてオン状態の電流飽和特性(on-st
ate current saturation characteristics)を有すると
いう利点がある。しかし、図８及び９に示したデバイス
は、それぞれ、Ｐ型ボディ１５４−Ｎ型ウェル１５０−
Ｐ-型基板１４８−Ｎ型ベース領域１４４、及び、Ｎ+型
ボディ１９０−Ｐ型ウェル１９２−Ｎ-型基板１９４−
Ｐ型領域１９６によって形成される逆方向の寄生サイリ
スタを有している。ウェル領域内の深くて不純物濃度の
高い部分は、逆方向の寄生サイリスタのラッチアップの
抑制を助け、また、上部トランジスタのエミッタ注入効
率の増加を助ける。
【００４５】図６及び７に示されたデバイスは、エミッ
タ注入効率を増大させ、順方向におけるオン状態での電
圧降下を低減するために、ウェルの深い部分に不純物を
余分に拡散する必要がある。図１０及び１１に示された
別の実施の形態は、ウェルの深い部分に対する余分の不
純物拡散を用いることなく、エミッタ注入効率の増大及
びオン状態での電圧降下の低減を達成する。図１０に示
されたデバイスは、Ｐ-型基板２４８の上にＮ++型層２
５３を有している。Ｎ++型層２５３は、Ｎ++型ソース領
域２５６を作製するときに同一の工程(process steps)
で形成することができる。図１１に示されたデバイス
は、Ｐ++型領域２８８を作製するときに同一の工程で形
成することができるＰ++型層２９５を有している。
タ注入効率を増大させ、順方向におけるオン状態での電
圧降下を低減するために、ウェルの深い部分に不純物を
余分に拡散する必要がある。図１０及び１１に示された
別の実施の形態は、ウェルの深い部分に対する余分の不
純物拡散を用いることなく、エミッタ注入効率の増大及
びオン状態での電圧降下の低減を達成する。図１０に示
されたデバイスは、Ｐ-型基板２４８の上にＮ++型層２
５３を有している。Ｎ++型層２５３は、Ｎ++型ソース領
域２５６を作製するときに同一の工程(process steps)
で形成することができる。図１１に示されたデバイス
は、Ｐ++型領域２８８を作製するときに同一の工程で形
成することができるＰ++型層２９５を有している。
【００４６】本発明の双方向サイリスタは、米国特許第
5,008,725号において開示されたものに類似したセルの
形態(cellular topology)で提供されることが好まし
い。図２は、各実施の形態のセルの半分を示している。
各場合における単位セル全体は、左側にその構造の鏡像
を付け加えることにより得ることができる。したがっ
て、例えば、図２の実施の形態の単位セル全体は、図１
２に示されたものとなる。本発明は、米国特許第5,008,
725号において示されたパワーＭＯＳの設計に類似した
ターミネーション構造(termination structure)の単一
チップ上に、多数のこれらの単位セルを多角形状でかつ
並列に接続された形で提供することにより、好ましい実
施の形態として実現している。したがって、ゲート１２
８は、隣接セルのチャネル領域、及び、それらの間の
「共通導通領域」を覆うポリシリコンのグリッドを有す
ることになる。
5,008,725号において開示されたものに類似したセルの
形態(cellular topology)で提供されることが好まし
い。図２は、各実施の形態のセルの半分を示している。
各場合における単位セル全体は、左側にその構造の鏡像
を付け加えることにより得ることができる。したがっ
て、例えば、図２の実施の形態の単位セル全体は、図１
２に示されたものとなる。本発明は、米国特許第5,008,
725号において示されたパワーＭＯＳの設計に類似した
ターミネーション構造(termination structure)の単一
チップ上に、多数のこれらの単位セルを多角形状でかつ
並列に接続された形で提供することにより、好ましい実
施の形態として実現している。したがって、ゲート１２
８は、隣接セルのチャネル領域、及び、それらの間の
「共通導通領域」を覆うポリシリコンのグリッドを有す
ることになる。
【００４７】図１３は、図１２に代わるセル構成を示し
ている。この構成では各ボディ領域が相対的に深いＰ+
型ボディ領域１２３を有しており、米国特許第4,642,66
6号において示されたパワーＭＯＳの設計に類似したも
のとなっている。図１４は、構造的に図１３のセルの設
計と同じであるが、ドーピング及び電流の流れが反対で
あり、相対的に深いＮ+型ボディ領域２２３を有する実
施の形態を示している。図１３及び１４を米国特許第4,
642,666号および第5,008,725号において示されたＭＯＳ
ＦＥＴセルの断面と比較すると、本発明はこれらに類似
しているが、下記の点で異なっているのが明らかになる
であろう。すなわち、 １）本発明における不純物濃度の低いドリフト層（図１
３及び１４において、それぞれ参照符号１１８、２１８
で示している）は、パワーＭＯＳＦＥＴとは反対の導電
型の材料から作製される点、 ２）本発明は、ベース領域を取り囲むウェル領域（図１
３及び１４において、それぞれ参照符号１２０及び２２
０で示している）を有する点、 及び、 ３）本発明は、後方拡散（図１３及び１４において、そ
れぞれ参照符号１１６及び２１６で示している）を有す
る点。
ている。この構成では各ボディ領域が相対的に深いＰ+
型ボディ領域１２３を有しており、米国特許第4,642,66
6号において示されたパワーＭＯＳの設計に類似したも
のとなっている。図１４は、構造的に図１３のセルの設
計と同じであるが、ドーピング及び電流の流れが反対で
あり、相対的に深いＮ+型ボディ領域２２３を有する実
施の形態を示している。図１３及び１４を米国特許第4,
642,666号および第5,008,725号において示されたＭＯＳ
ＦＥＴセルの断面と比較すると、本発明はこれらに類似
しているが、下記の点で異なっているのが明らかになる
であろう。すなわち、 １）本発明における不純物濃度の低いドリフト層（図１
３及び１４において、それぞれ参照符号１１８、２１８
で示している）は、パワーＭＯＳＦＥＴとは反対の導電
型の材料から作製される点、 ２）本発明は、ベース領域を取り囲むウェル領域（図１
３及び１４において、それぞれ参照符号１２０及び２２
０で示している）を有する点、 及び、 ３）本発明は、後方拡散（図１３及び１４において、そ
れぞれ参照符号１１６及び２１６で示している）を有す
る点。
【００４８】図１５は、図１３の導電極性を有する本発
明の好ましいセル構成の広範囲の断面図を示しており、
同じ構成部品には同じ参照符号を用いて示している。同
図においては、本発明における基本となる単位セルがウ
ェハーの表面全体に亙って繰り返して複数配置されてセ
ル群をなしており、このセル群全体を参照符号１３０を
以て示す。二つのセル群の上面図が図１６及び１７に示
されている。図１５に示されているように、Ｎ++型拡散
領域１３２を隣接するＮ型ウェル領域１２０の間におい
てＰ-型基板層１１８の中に設けてもよい。Ｎ++型拡散
領域１３２は所望に応じて設けられるものであって、用
いることにより順方向導通モードにおいてＮＰＮトラン
ジスタのエミッタ注入効率を増加させることができる。
他のオプション（図示せず）としては、Ｐ型ボディ１２
２の下のいくつかのセル領域内に埋め込みＮ+型領域を
設けることが考えられる。
明の好ましいセル構成の広範囲の断面図を示しており、
同じ構成部品には同じ参照符号を用いて示している。同
図においては、本発明における基本となる単位セルがウ
ェハーの表面全体に亙って繰り返して複数配置されてセ
ル群をなしており、このセル群全体を参照符号１３０を
以て示す。二つのセル群の上面図が図１６及び１７に示
されている。図１５に示されているように、Ｎ++型拡散
領域１３２を隣接するＮ型ウェル領域１２０の間におい
てＰ-型基板層１１８の中に設けてもよい。Ｎ++型拡散
領域１３２は所望に応じて設けられるものであって、用
いることにより順方向導通モードにおいてＮＰＮトラン
ジスタのエミッタ注入効率を増加させることができる。
他のオプション（図示せず）としては、Ｐ型ボディ１２
２の下のいくつかのセル領域内に埋め込みＮ+型領域を
設けることが考えられる。
【００４９】図１５に示したように、半導体ウェハーの
縁には複数のターミネーション・リング(termination ri
ngs)が設けられている。特に、ウェハーの上面の縁に
は、逆方向阻止接合部のための複数のＮ型ターミネーシ
ョン・リング１３４が設けられている。一方、ウェハー
の底面の縁には、順方向阻止接合部のためのカンター・
エッジ・ターミネーション(Contour Edge Termination)
１３６が設けられている。参照符号１３８で示したフィ
ールド酸化物層及びＬＴＯ（低温酸化物）が、ウェハー
の上面及び底面に設けられている。
縁には複数のターミネーション・リング(termination ri
ngs)が設けられている。特に、ウェハーの上面の縁に
は、逆方向阻止接合部のための複数のＮ型ターミネーシ
ョン・リング１３４が設けられている。一方、ウェハー
の底面の縁には、順方向阻止接合部のためのカンター・
エッジ・ターミネーション(Contour Edge Termination)
１３６が設けられている。参照符号１３８で示したフィ
ールド酸化物層及びＬＴＯ（低温酸化物）が、ウェハー
の上面及び底面に設けられている。
【００５０】本発明の双方向サイリスタは、横方向導通
構造で提供することもできる。そこで、例として図１８
に、本発明の図５の実施の形態の横方向導通構造を示
す。順方向（カソードに対してアノードが正）において
は、Ｎ型ボディ３１４内にｐチャネルを発生させるため
にアノードに対して十分に負の電圧が絶縁ゲート３１０
に印加されると、電流は、Ｐ++型ソース３１３、Ｎ型ボ
ディ３１４内のｐチャネル、Ｐ型ウェル３１６を通り、
Ｎ-型エピタキシャル層３１８を横切り、Ｐ型ウェル３
１７及びＮ++型領域３２２を通って、アノード３１２か
らカソード３１９へと流れる。逆方向（カソードに対し
てアノードが負）においては、Ｐ型ウェル３１６内にｎ
チャネルを発生させるためにアノードに対して十分に正
の電圧が絶縁ゲート３１０に印加されると、電流は、Ｐ
型ウェル３１７、Ｎ-型エピタキシャル層３１８、Ｐ型
ウェル３１６、及びＮ型ボディ３１５を通って、カソー
ド３１９からアノード３１２へと流れる。このセルをチ
ップ上の他のセルから分離するために、カソード３１９
の下のこのセルの右側のＰ型基板３２０内にＰ+型領域
３２４が形成されている。
構造で提供することもできる。そこで、例として図１８
に、本発明の図５の実施の形態の横方向導通構造を示
す。順方向（カソードに対してアノードが正）において
は、Ｎ型ボディ３１４内にｐチャネルを発生させるため
にアノードに対して十分に負の電圧が絶縁ゲート３１０
に印加されると、電流は、Ｐ++型ソース３１３、Ｎ型ボ
ディ３１４内のｐチャネル、Ｐ型ウェル３１６を通り、
Ｎ-型エピタキシャル層３１８を横切り、Ｐ型ウェル３
１７及びＮ++型領域３２２を通って、アノード３１２か
らカソード３１９へと流れる。逆方向（カソードに対し
てアノードが負）においては、Ｐ型ウェル３１６内にｎ
チャネルを発生させるためにアノードに対して十分に正
の電圧が絶縁ゲート３１０に印加されると、電流は、Ｐ
型ウェル３１７、Ｎ-型エピタキシャル層３１８、Ｐ型
ウェル３１６、及びＮ型ボディ３１５を通って、カソー
ド３１９からアノード３１２へと流れる。このセルをチ
ップ上の他のセルから分離するために、カソード３１９
の下のこのセルの右側のＰ型基板３２０内にＰ+型領域
３２４が形成されている。
【００５１】本発明の横方向導通構造の第２の実施の形
態を図１９に示す。この実施の形態は図１８の実施の形
態に類似しているが、Ｐ+型領域３２４の代わりにトレ
ンチ分離部３３０を有しており、同一チップ上の他のパ
ワーデバイス及び制御デバイスからサイリスタを分離し
なければならないパワーＩＣの用途に特に適している。
態を図１９に示す。この実施の形態は図１８の実施の形
態に類似しているが、Ｐ+型領域３２４の代わりにトレ
ンチ分離部３３０を有しており、同一チップ上の他のパ
ワーデバイス及び制御デバイスからサイリスタを分離し
なければならないパワーＩＣの用途に特に適している。
【００５２】図２０は、図４の垂直導通構造の実施の形
態と同じ構造を持っている本発明の実施の形態を示す
が、これも、集積化されたＭＯＳゲートによる順方向タ
ーンオン・セルを有している。このターンオン・セルは、
ウェハーの上面から下方に延びるＰ型ボディ１７２を取
り囲むＮ型ウェル１７０によって構成され、このＮ型ウ
ェル１７０はＮ型ウェル１５０から間隔をあけて配置さ
れている。補助電極１７４が、ウェハーの上面に設けら
れており、Ｐ型ボディ１７２と接触している。第２の絶
縁ゲート１７６もウェハーの上面に設けられており、ゲ
ート１７６は、ウェハーの上面まで延びるＮ型ウェル１
５０の部分、間隔をあけて配置されたＮ型ウェルの間の
ウェハーの上面まで延びるＰ-型基板１４８の部分、ウ
ェハーの上面まで延びるＮ型ウェル１７０の部分、及
び、ウェハーの上面まで延びるＰ型ボディ１７２の部分
の少なくとも縁を覆っている。
態と同じ構造を持っている本発明の実施の形態を示す
が、これも、集積化されたＭＯＳゲートによる順方向タ
ーンオン・セルを有している。このターンオン・セルは、
ウェハーの上面から下方に延びるＰ型ボディ１７２を取
り囲むＮ型ウェル１７０によって構成され、このＮ型ウ
ェル１７０はＮ型ウェル１５０から間隔をあけて配置さ
れている。補助電極１７４が、ウェハーの上面に設けら
れており、Ｐ型ボディ１７２と接触している。第２の絶
縁ゲート１７６もウェハーの上面に設けられており、ゲ
ート１７６は、ウェハーの上面まで延びるＮ型ウェル１
５０の部分、間隔をあけて配置されたＮ型ウェルの間の
ウェハーの上面まで延びるＰ-型基板１４８の部分、ウ
ェハーの上面まで延びるＮ型ウェル１７０の部分、及
び、ウェハーの上面まで延びるＰ型ボディ１７２の部分
の少なくとも縁を覆っている。
【００５３】図２０のデバイスの動作の際には、補助電
極１７４は、カソード１５８の電位よりも僅かに（例え
ば１ボルト）高い電位にバイアスされる。これにより、
ＭＯＳゲート制御を利用して（すなわち、Ｐ+型ボディ
１５４内にｎチャネルを発生させるためにカソード１５
８に対して十分に正の電位をゲート１６０に印加するこ
とにより、及び、Ｎ型ウェル１７０内にｐチャネルを発
生させるためにカソード１５８に対して十分に負の電位
をゲート１７６に印加することにより）、サイリスタを
順方向（カソードに対してアノードが正）にトリガでき
るようになる。
極１７４は、カソード１５８の電位よりも僅かに（例え
ば１ボルト）高い電位にバイアスされる。これにより、
ＭＯＳゲート制御を利用して（すなわち、Ｐ+型ボディ
１５４内にｎチャネルを発生させるためにカソード１５
８に対して十分に正の電位をゲート１６０に印加するこ
とにより、及び、Ｎ型ウェル１７０内にｐチャネルを発
生させるためにカソード１５８に対して十分に負の電位
をゲート１７６に印加することにより）、サイリスタを
順方向（カソードに対してアノードが正）にトリガでき
るようになる。
【００５４】図２１は、順方向（カソードに対してアノ
ードが正、カソード１５８に対してゲート１６０が正、
及び、アノード１４２に対してゲート１７６が負）への
ＭＯＳ制御によるターンオンを可能にした別の構造の断
面を示している。この構造は、図４の垂直導通構造のサ
イリスタとともに、図１８及び１９の実施の形態のよう
な横方向導通構造のサイリスタを有している。
ードが正、カソード１５８に対してゲート１６０が正、
及び、アノード１４２に対してゲート１７６が負）への
ＭＯＳ制御によるターンオンを可能にした別の構造の断
面を示している。この構造は、図４の垂直導通構造のサ
イリスタとともに、図１８及び１９の実施の形態のよう
な横方向導通構造のサイリスタを有している。
【００５５】単一極性のゲート駆動を利用した他の構造
も可能である。例えば、図２０に示された構造を図２２
に示すように変形することができ、ここでは、Ｎ型ウェ
ル１７０が、隔離配置したＮ型ウェル１７１と１７３と
の対で置き換えられており、Ｎ型ウェル１７３内にＰ型
ボディ１７５が、Ｎ型ウェル１７１内にＮ++型領域１７
７が、それぞれ形成されている。Ｐ型ボディ１７５及び
Ｎ++型領域１７７は、その半導体ウェハーの上面の浮遊
金属ストラップ１７９によって電気的に接続されてい
る。
も可能である。例えば、図２０に示された構造を図２２
に示すように変形することができ、ここでは、Ｎ型ウェ
ル１７０が、隔離配置したＮ型ウェル１７１と１７３と
の対で置き換えられており、Ｎ型ウェル１７３内にＰ型
ボディ１７５が、Ｎ型ウェル１７１内にＮ++型領域１７
７が、それぞれ形成されている。Ｐ型ボディ１７５及び
Ｎ++型領域１７７は、その半導体ウェハーの上面の浮遊
金属ストラップ１７９によって電気的に接続されてい
る。
【００５６】図２２のデバイスの動作の際には、補助電
極１７４は、カソード１５８の電位よりも僅かに（例え
ば１ボルト）高い電位にバイアスされる。これにより、
ＭＯＳゲート制御を利用して（すなわち、Ｐ+型ボディ
１５４内およびＮ型ウェル１７３と１７１との間のＰ-
型領域１４８内にｎチャネルを発生させるためにカソー
ド１５８に対して十分に負の電位をゲート１６０に印加
することにより）、サイリスタを順方向（カソードに対
してアノードが正）にトリガできるようになる。これに
より、Ｐ-型領域１４８は、Ｐ型ボディ１７５を通り、
金属ストラップ１７９を通り、Ｎ++型領域１７７を通
り、Ｎ型ウェル１７３と１７１との間のＰ-型領域１４
８内のｎチャネルを通り、Ｎ++型領域１７７を通って、
補助電極１７４の電位に近い電位に設定される。これに
より、Ｐ-型領域１４８とＮ型ウェル１５０との接合が
順方向にバイアスされてキャリアが注入され、サイリス
タがトリガされる。
極１７４は、カソード１５８の電位よりも僅かに（例え
ば１ボルト）高い電位にバイアスされる。これにより、
ＭＯＳゲート制御を利用して（すなわち、Ｐ+型ボディ
１５４内およびＮ型ウェル１７３と１７１との間のＰ-
型領域１４８内にｎチャネルを発生させるためにカソー
ド１５８に対して十分に負の電位をゲート１６０に印加
することにより）、サイリスタを順方向（カソードに対
してアノードが正）にトリガできるようになる。これに
より、Ｐ-型領域１４８は、Ｐ型ボディ１７５を通り、
金属ストラップ１７９を通り、Ｎ++型領域１７７を通
り、Ｎ型ウェル１７３と１７１との間のＰ-型領域１４
８内のｎチャネルを通り、Ｎ++型領域１７７を通って、
補助電極１７４の電位に近い電位に設定される。これに
より、Ｐ-型領域１４８とＮ型ウェル１５０との接合が
順方向にバイアスされてキャリアが注入され、サイリス
タがトリガされる。
【００５７】電流ターンオン・ゲートを利用した他の構
造もまた可能である。例えば、図２０に示された構造を
図２３に示すように変形することができ、ここでは、Ｎ
型ウェル１７０及びＭＯＳゲート１７６が除去されてい
る。図２３のデバイスの動作の際には、補助電極２７４
が電流をＰ-型基板１４８に注入するために用いられ
る。これにより、Ｎ型ウェル１５０、Ｐ-型基板１４
８、及びＮ型領域１４４によって形成された上部ＮＰＮ
トランジスタにベース駆動電流が供給され、ゲート制御
を利用して（すなわち、Ｐ+型ボディ１５４内にｎチャ
ネルを発生させるためにカソード１５８に対してＭＯＳ
ゲート１６０を十分に正とし、サイリスタをトリガして
オン状態とするためにゲート２７４に電流をＰ-型基板
１４８へ注入させること）により、順方向（カソードに
対してアノードが正）にサイリスタをトリガしてオン状
態にできるようになる。
造もまた可能である。例えば、図２０に示された構造を
図２３に示すように変形することができ、ここでは、Ｎ
型ウェル１７０及びＭＯＳゲート１７６が除去されてい
る。図２３のデバイスの動作の際には、補助電極２７４
が電流をＰ-型基板１４８に注入するために用いられ
る。これにより、Ｎ型ウェル１５０、Ｐ-型基板１４
８、及びＮ型領域１４４によって形成された上部ＮＰＮ
トランジスタにベース駆動電流が供給され、ゲート制御
を利用して（すなわち、Ｐ+型ボディ１５４内にｎチャ
ネルを発生させるためにカソード１５８に対してＭＯＳ
ゲート１６０を十分に正とし、サイリスタをトリガして
オン状態とするためにゲート２７４に電流をＰ-型基板
１４８へ注入させること）により、順方向（カソードに
対してアノードが正）にサイリスタをトリガしてオン状
態にできるようになる。
【００５８】以上では本発明を特定の実施の形態に関連
づけて説明したが、当業者にとっては他の変形や他の用
途が容易にわかるであろう。したがって、本発明は、こ
こでの特定の開示内容によって制限されるものではな
く、添付された請求の範囲によってのみ制限されるべき
である。
づけて説明したが、当業者にとっては他の変形や他の用
途が容易にわかるであろう。したがって、本発明は、こ
こでの特定の開示内容によって制限されるものではな
く、添付された請求の範囲によってのみ制限されるべき
である。
【図１】 米国特許第4,857,983号に開示された従来の
デバイスの断面図である。
デバイスの断面図である。
【図２】 本発明にかかる３端子型双方向サイリスタの
デバイスの構造を示す断面図である。
デバイスの構造を示す断面図である。
【図３】 図２の３端子型双方向サイリスタのデバイス
の特性図である。
の特性図である。
【図４】 ２つの異なるタイプのセルを有する本発明の
一つの実施の形態の断面図である。
一つの実施の形態の断面図である。
【図５】 Ｎ型層を全てＰ型に変えるとともにＰ型層を
全てＮ型に変えた図４のサイリスタの構造の断面図であ
る。
全てＮ型に変えた図４のサイリスタの構造の断面図であ
る。
【図６】 深いウェル拡散部を有する図４のサイリスタ
の構造の断面図である。
の構造の断面図である。
【図７】 深いウェル拡散部を有する図５のサイリスタ
の構造の断面図である。
の構造の断面図である。
【図８】 順方向と逆方向の両方において電流飽和特性
を有する本発明の実施の形態の断面図である。
を有する本発明の実施の形態の断面図である。
【図９】 Ｎ型層を全てＰ型に変えるとともにＰ型層を
全てＮ型に変えた図８のサイリスタの構成の断面図であ
る。
全てＮ型に変えた図８のサイリスタの構成の断面図であ
る。
【図１０】 ウェルの深い部分のための追加の拡散を必
要としない本発明の実施の形態の断面図である。
要としない本発明の実施の形態の断面図である。
【図１１】 Ｎ型層を全てＰ型に変えるとともにＰ型層
を全てＮ型に変えた図１０のサイリスタの構造の断面図
である。
を全てＮ型に変えた図１０のサイリスタの構造の断面図
である。
【図１２】 図２のサイリスタの１セル全体の断面図で
ある。
ある。
【図１３】 深いボディ構造を有する図２のサイリスタ
の１セル全体の断面図である。
の１セル全体の断面図である。
【図１４】 Ｎ型層を全てＰ型に変えるとともにＰ型層
を全てＮ型に変えた深いボディ構造を有する図２のサイ
リスタの１セル全体の断面図である。
を全てＮ型に変えた深いボディ構造を有する図２のサイ
リスタの１セル全体の断面図である。
【図１５】 図１３の導電極性を有する本発明の好まし
いセル構成の広範囲の断面図である。
いセル構成の広範囲の断面図である。
【図１６】 実際のデバイスを構成するためにアレー状
に繰り返し配列してなるセル群の上面図である。
に繰り返し配列してなるセル群の上面図である。
【図１７】 実際のデバイスを構成するためにアレー状
に繰り返し配列してなるいま一つのセル群の上面図であ
る。
に繰り返し配列してなるいま一つのセル群の上面図であ
る。
【図１８】 本発明の横方向導通構造の実施の形態の断
面図である。
面図である。
【図１９】 トレンチ分離部を有する他の横方向導通構
造の実施の形態の断面図である。
造の実施の形態の断面図である。
【図２０】 集積化されたＭＯＳゲート構造の順方向タ
ーンオン・セルを有する本発明の実施の形態の断面図で
ある。
ーンオン・セルを有する本発明の実施の形態の断面図で
ある。
【図２１】 順方向においてＭＯＳ制御ターンオンを行
ういま一つの構成の断面図である。
ういま一つの構成の断面図である。
【図２２】 単一のゲート電極を有する集積化されたＭ
ＯＳゲート構造の順方向ターンオン・セルを有する図２
０の実施の形態の変形された実施の形態の断面図であ
る。
ＯＳゲート構造の順方向ターンオン・セルを有する図２
０の実施の形態の変形された実施の形態の断面図であ
る。
【図２３】 電流ターンオン・ゲートを利用した図２０
の実施の形態の変形された実施の形態の断面図である。
の実施の形態の変形された実施の形態の断面図である。
１１０ 双方向サイリスタ １１２ アノード １１４ Ｎ型ベース層 １１６ Ｐ++型領域 １１８ Ｐ-型基板 １２０ Ｎ型ウェル領域 １２２ Ｐ型ボディ領域 １２４ Ｎ++型領域 １２６ カソード電極 １２８ ゲート １２９ 酸化物層 １４０ 双方向サイリスタ １４２ アノード １４４ Ｎ-型ベース層 １４６ Ｐ++型後方拡散領域 １４８ Ｐ型基板 １５０ Ｎ型ウェル領域 １５２ ボディ領域 １５４ Ｐ+型ボディ領域 １５６ Ｎ++型領域 １５８ カソード １６０ ポリシリコン絶縁ゲート
Claims (10)
- 【請求項１】 ＭＯＳゲートによって制御される双方向
サイリスタにおいて、 間隔をあけて配置された平行で平坦な第１および第２半
導体表面を有する半導体材料のウェハーであって、前記
第１半導体表面から延びるウェハーの厚みの少なくとも
一部分は、相対的に不純物濃度の低い第１導電型の基板
を含み、前記第２半導体表面から延びるウェハーの厚み
の少なくとも一部分は、前記第１導電型とは反対の第２
導電型のベース領域を含んでいる半導体材料のウェハー
と、 前記相対的に不純物濃度の低い基板内に形成され、前記
第１半導体表面から該第１半導体表面の下方に第１深さ
まで延びている前記第２導電型の少なくとも一つのウェ
ル領域と、 前記ウェル領域内に形成され、前記第１半導体表面から
該第１半導体表面の下方に前記第１深さよりも浅い第２
深さまで延びている前記第１導電型の少なくとも一つの
ボディ領域であって、該ボディ領域が前記ウェル領域か
ら前記第１半導体表面に沿って径方向内側に間隔をおい
て配置されることにより、該ボディ領域と前記相対的に
不純物濃度の低い基板との間の前記第１半導体表面に沿
って第１チャネル領域が形成されるボディ領域と、 前記ボディ領域内に形成され、前記第１半導体表面から
該第１半導体表面の下方に前記第２深さよりも浅い第３
深さまで延びている前記第２導電型の少なくとも一つの
ソース領域であって、該ソース領域が前記ウェル領域か
ら前記第１半導体表面に沿って径方向内側に間隔をあけ
て配置されることにより、該ソース領域と前記ウェル領
域との間の前記第１半導体表面に沿って第２チャネル領
域が形成されるソース領域と、 前記第１半導体表面に配置され、前記ボディ領域および
前記ソース領域に接続された第１電極手段と、 少なくとも前記チャネル領域の上に配置された前記第１
半導体表面上のゲート絶縁層手段と、 前記ゲート絶縁層手段の上に配置され、前記チャネル領
域を覆うゲート電極手段と、 前記第２導電型の前記ベース領域内に形成され、前記第
２半導体表面から延びている前記第１導電型の少なくと
も一つの相対的に不純物濃度の高い領域と、 前記第２半導体表面に配置され、前記第１導電型の前記
相対的に不純物濃度の高い領域と前記ベース領域とに接
続された第２電極手段と、を備える双方向サイリスタ。 - 【請求項２】 請求項１に記載の双方向サイリスタにお
いて、 前記ウェル領域内に形成された前記第１導電型の第２ボ
ディ領域であって、前記ウェル領域の一部分によって前
記相対的に不純物濃度の低い基板から間隔をあけて配置
された第２ボディ領域を更に備え、前記第１電極手段は
前記第２ボディ領域と前記第１ボディ領域と前記第１ボ
ディ領域内に形成された前記ソース領域とに接続されて
いる双方向サイリスタ。 - 【請求項３】 請求項１に記載の双方向サイリスタにお
いて、 前記ウェル領域内に形成された前記第１導電型の第２ボ
ディ領域であって、前記ウェル領域の一部分によって前
記相対的に不純物濃度の低い基板から間隔をあけて配置
された第２ボディ領域を更に備え、前記ウェル領域は不
純物濃度の相対的に高い部分と相対的に低い部分とを含
むプロファイルを有し、前記第１電極手段は前記第１ボ
ディ領域と前記第１ボディ領域内に形成された前記ソー
ス領域とに接続されている双方向サイリスタ。 - 【請求項４】 請求項１に記載の双方向サイリスタにお
いて、 並列接続されて対称に配置された多角形状の複数のセル
であって請求項１に記載された構造を有する複数のセル
を更に備え、前記第１電極手段は隣接セルのボディ領域
を覆うグリッドを含む双方向サイリスタ。 - 【請求項５】 請求項４に記載の双方向サイリスタにお
いて、 前記各セルは前記ウェル領域から間隔をあけて配置され
るとともに前記第１半導体表面から延びている相対的に
不純物濃度の高い拡散領域を有し、該相対的に不純物濃
度の高い拡散領域は隣接セルの各々のウェル領域の間に
配置されている双方向サイリスタ。 - 【請求項６】 請求項１に記載の双方向サイリスタにお
いて、 前記相対的に不純物濃度の低い基板内に形成され前記第
１半導体表面から延びている第２導電型の第２ウェル領
域であって、該第２ウェル領域を前記少なくとも一つの
ウェル領域から間隔をあけて横方向に配置して、該間隔
をあけて配置したウェルの間の前記第１半導体表面にま
で前記相対的に不純物濃度の低い第１導電型の基板の一
部分が達するようにした第２ウェル領域と、 前記第２ウェル領域内に形成された前記第１導電型の第
２ボディ領域であって、該第２ボディ領域が前記第２ウ
ェル領域から前記第１半導体表面に沿って径方向内側に
間隔をあけて配置されることにより、前記第２ウェル領
域内の前記第１半導体表面に沿って第２チャネル領域が
形成される第２ボディ領域と、 前記第１半導体表面に配置され、前記第２ボディ領域に
接続された補助電極手段と、 少なくとも前記第２チャネル領域の上と、前記間隔をあ
けて配置されたウェル領域の間の前記第１半導体表面に
まで達する相対的に不純物濃度の低い第１導電型の基板
の前記部分の上とに配置された、前記第１半導体表面上
の第２ゲート絶縁層手段と、 前記第２チャネル領域と、前記間隔をあけて配置された
ウェル領域の間の前記第１半導体表面にまで達する相対
的に不純物濃度の低い第１導電型の基板の前記部分とを
覆う、前記ゲート絶縁層手段の上の第２ゲート電極と、
を有するセルであって集積化されたＭＯＳゲート構造の
ターンオン・セルを更に備える双方サイリスタ。 - 【請求項７】 請求項１に記載の双方向サイリスタにお
いて、 前記相対的に不純物濃度の低い基板内に形成された前記
第１導電型の注入領域と、 前記相対的に不純物濃度の低い基板内に形成され前記第
１半導体表面から延びている前記第２導電型の第２、第
３および第４ウェル領域であって、該第２ウェル領域を
該第３ウェル領域から間隔をあけて横方向に配置して、
該間隔をあけて配置した第２および第３ウェル領域の間
の前記第１半導体表面にまで前記相対的に不純物濃度の
低い第１導電型の基板の一部分が達するようにするとと
もに該間隔をあけて配置した第２および第３ウェル領域
の間に第２チャネル領域を形成するようにし、該第３ウ
ェル領域を該第４ウェル領域から間隔をあけて横方向に
配置して、両者の間の前記相対的に不純物濃度の低い第
１導電型の基板に前記注入領域の一部分が接するように
し、該第４ウェル領域を該第１ウェル領域から間隔をあ
けて横方向に配置して、該間隔をあけて配置した第１お
よび第４ウェル領域の間の前記第１半導体表面にまで前
記相対的に不純物濃度の低い第１導電型の基板の一部分
が達するようにした、第２、第３及び第４ウェル領域
と、 前記第２ウェル領域内に形成された前記第２導電型の第
２ソース領域と、 前記第１半導体表面に配置され、前記第２ソース領域に
接続された補助電極手段と、 前記第３ウェル領域内に形成された前記第２導電型の第
３ソース領域と、 前記第１半導体表面に配置され、前記第３ソース領域及
び注入領域に接続された金属ストラップと、 少なくとも前記第２チャネル領域の上方に配置された、
前記第１半導体表面上の第２ゲート絶縁層手段と、 前記ゲート絶縁層手段の上に配置され、前記第２チャネ
ル領域を覆う第２ゲート電極手段と、 を有するセルであって単一極性ゲート駆動を利用する集
積化されたＭＯＳゲート構造のターンオン・セルを更に
備える双方サイリスタ。 - 【請求項８】 ＭＯＳゲートによって制御される双方向
サイリスタにおいて、 間隔をあけて配置された平行で平坦な第１および第２半
導体表面を有する半導体材料のウェハーであって、前記
第１半導体表面から延びるウェハーの厚みの少なくとも
一部分は、相対的に不純物濃度の低い第１導電型の基板
を含み、前記第２半導体表面から延びるウェハーの厚み
の少なくとも一部分は、前記第１導電型とは反対の第２
導電型のベース領域を含んでいる半導体材料のウェハー
と、 前記相対的に不純物濃度の低い基板内に形成され、前記
第１半導体表面から該第１半導体表面の下方に第１深さ
まで延びている前記第２導電型の第１ウェル領域と、 前記第１ウェル領域内に形成され、前記第１半導体表面
から該第１半導体表面の下方に前記第１深さよりも浅い
第２深さまで延びている前記第１導電型の少なくとも一
つのボディ領域であって、該ボディ領域が前記ウェル領
域から前記第１半導体表面に沿って径方向内側に間隔を
おいて配置されることにより、該ボディ領域と前記相対
的に不純物濃度の低い基板との間の前記第１半導体表面
に沿って第１チャネル領域が形成されるボディ領域と、 前記ボディ領域内に形成され、前記第１半導体表面から
該第１半導体表面の下方に前記第２深さよりも浅い第３
深さまで延びている前記第２導電型の少なくとも一つの
ソース領域であって、該ソース領域が前記第１ウェル領
域から前記第１半導体表面に沿って径方向内側に間隔を
あけて配置されることにより、該ソース領域と前記第１
ウェル領域との間の前記第１半導体表面に沿って第２チ
ャネル領域が形成されるソース領域と、 前記第１半導体表面に配置され、前記ボディ領域および
前記ソース領域に接続された第１電極手段と、 少なくとも前記チャネル領域および前記第１ウェル領域
に配置された、前記第１半導体表面上のゲート絶縁層手
段と、 前記ゲート絶縁層手段の上に配置され、前記チャネル領
域および前記ウェル領域を覆うゲート電極手段と、 前記ウェハーの前記第１半導体表面から延びている第２
導電型の第２ウェル領域であって、前記第１ウェル領域
から間隔をあけて横方向に配置された第２ウェル領域
と、 前記第２ウェル領域内に形成された前記第１導電型の少
なくとも一つの相対的に不純物濃度の高い領域と、 前記第１半導体表面に配置され、前記第１導電型の前記
相対的に不純物濃度の高い領域と前記第２ウェル領域と
に接続された第２電極手段と、を備える双方向サイリス
タ。 - 【請求項９】 請求項８に記載の双方向サイリスタにお
いて、 前記第１ウェル領域に形成された前記第１導電型の第２
ボディ領域であって、前記第１ウェル領域の一部分によ
って前記相対的に不純物濃度の低い基板から間隔をあけ
て配置された第２ボディ領域を更に備え、前記第１電極
手段は前記第２ボディ領域と前記第１ボディ領域と前記
第１ボディ領域内に形成された前記ソース領域とに接続
されている双方向サイリスタ。 - 【請求項１０】 請求項８に記載の双方向サイリスタに
おいて、 前記第１ウェル領域内に形成された前記第１導電型の第
２ボディ領域であって、前記第１ウェル領域の一部分に
よって前記相対的に不純物濃度の低いエピタキシャル成
長領域から間隔をあけて配置された第２ボディ領域を更
に備え、前記第１電極手段は前記第１ボディ領域と前記
第１ボディ領域内に形成された前記ソース領域とに接続
され、前記ウェル領域は前記第１ボディ領域の下に配置
された不純物濃度の相対的に高い部分と相対的に低い部
分とを含むプロファイルを有する双方向サイリスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US272769 | 1994-07-08 | ||
| US08/272,769 US5483087A (en) | 1994-07-08 | 1994-07-08 | Bidirectional thyristor with MOS turn-off capability with a single gate |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08172181A true JPH08172181A (ja) | 1996-07-02 |
Family
ID=23041205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7172282A Pending JPH08172181A (ja) | 1994-07-08 | 1995-07-07 | 双方向サイリスタ |
Country Status (7)
| Country | Link |
|---|---|
| US (3) | US5483087A (ja) |
| JP (1) | JPH08172181A (ja) |
| DE (1) | DE19523172A1 (ja) |
| FR (1) | FR2722335B1 (ja) |
| GB (1) | GB2292007B (ja) |
| IT (1) | IT1275463B (ja) |
| SG (1) | SG64284A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6859074B2 (en) | 2001-01-09 | 2005-02-22 | Broadcom Corporation | I/O circuit using low voltage transistors which can tolerate high voltages even when power supplies are powered off |
| US7138836B2 (en) | 2001-12-03 | 2006-11-21 | Broadcom Corporation | Hot carrier injection suppression circuit |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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