JP2701496B2 - ｐチャネル型絶縁ゲートバイポーラトランジスタ - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、npnバイポーラトランジスタのベース電流
をｐチャネルMOSFETによって供給するｐチャネル型絶縁
ゲートバイポーラトランジスタに関する。

〔従来の技術〕

電力用スイッチング素子としてｎチャネル型絶縁ゲー
トバイポーラトランジスタ（IGBT）が一般に使われ始め
ている。これは、ｎチャネル型の縦型MOSFETのドレイン
領域のドレイン電極側にp⁺層を付加したものと言うこと
ができる。しかし近年、ｐチャネル型IGBTが制御回路の
簡略化が可能およびインテリジェント化が容易というこ
とで開発がさかんに行われている。ｐチャネル型IGBTは
ｎチャネル型IGBTの導電型をすべて逆にしたものであ
る。

すなわち、第１図に示すようにn⁺基板１（第一層）に
バッファ層としての低抵抗のp⁺層２（第二層）を形成
し、その表面に高抵抗層のp^-層３（第三層）を形成し、
このp^-層３に選択的にn⁺層４（第一領域）を、さらにn⁺
層４に選択的にp⁺層５（第二領域）を、さらにこのn⁺層
４のp^-層３とp⁺層５で挟まれた表面領域をチャネル領域
として、この上にゲート絶縁膜６を介してゲート電極７
を形成する。そして、n⁺層４とp⁺層５にソース電極８
を、またn⁺基板１の表面にドレイン電極９を接触させ
る。ソース電極８とゲート電極の間には層間絶縁膜10が
介在している。

この素子は、ソース電極８を接地し、ゲート電極７と
ドレイン電極９に負の電圧を与えると、MOSFETがオンし
てp^-層３に正孔が流れ込む。これに対応してn⁺基板１か
らp^-層３に電子の注入が起こり、p^-層３では伝導度変調
が生じることにより、この領域の抵抗が低くなる。

〔発明が解決しようとする課題〕

ｐチャネル型IGBTをＬ負荷でターンオフする際、Ｌ負
荷逆起電力により、ドレイン電極９に負の高電圧が印加
される。この電圧は、p^-層３とn⁺層４の接合部に逆バイ
アスの形で加わり、その結果、上記接合部には大きな電
界が発生する。さらに、n⁺基板1,p⁺層2,p^-層3,n⁺層４の
npnトランジスタで一定電流を流し続けようとし、その
主電流は電子電流が受け持つ。約10⁵V/cmの高電界印加
時の電子の衝撃イオン化率は、正孔のそれに比べ約100
〜1000倍大きいため、ｐチャネル型IGBTはｎチャネル型
IGBTが寄生サイリスタに起因するラッチアップ耐量特性
に依存することに対し、ラッチアップではなくターンオ
フ時に前記接合部に加わる高電界によるアバランシェ破
壊を起こしやすい。

本発明の目的は、上述の欠点を解消して、ターンオフ
時にアバランシェ破壊を起こしにくいｐチャネル型IGBT
を提供することにある。

〔課題を解決するための手段〕

上記の目的の達成のために、本発明は、高不純物濃度
でｎ形の第一層、高不純物濃度でｐ形の第二層および低
不純物濃度でｐ形の第三層が順に隣接し、この第三層の
表面部に選択的にｎ形の第一領域が、さらにその第一領
域の表面部に選択的にｐ形の第二領域が形成され、第三
層と第二領域にはさまれた第一領域の上に絶縁膜を介し
てゲート電極が設けられるｐチャネル型IGBTにおいて、
第二層の厚さが15μｍ以上で第三層の比抵抗が250Ωcm
以上とする。さらに、第二層，第三層の厚さをそれぞれ
W₂,W₃μｍ、第二層，第三層の比抵抗をそれぞれρ₂,ρ
_３Ωcm、二次降状電圧をV_CEXVとしたとき、W₂ ²/ρ_２×l
n（ρ_３×W₃）（なお、ln（ρ_３×W₃）は、（ρ_３×
W₃）の自然対数）×10^-3の値をＡとすると、直交座標で
ｘ軸にV_CEX,y軸にＡをとり、所定のV_CEXに対して点（45
0,2.4），（900,4.0），（1250,7.1）を通る線と点（45
0,19,8），（900,30.0），（1250,36.6）を通る線の間
の領域にＡがあるものとする。

〔作用〕

第三層の比抵抗を250Ωcm以上とすることにより、第
三層の不純物濃度は大きく減少する。よって、第三層と
第一領域に逆バイアスが印加されるとキャリア分でにな
う電圧が少なくなるため、空乏層を大きく広げることで
それをおぎなう。以上により、第三層が比抵抗が250Ωc
m未満の低比抵抗層である場合に比べ、同一逆バイアス
印加時、接合間の電界強度は弱められ、アバランシェキ
ャリアが生じにくくなる。

しかし、第二層の厚さを薄くすると、ｎ形第一層,p形
第二，第三層およびｎ形第一領域からなるnpnトランジ
スタのエミッタ接地電流増幅率h_fQが大きくなり、全電
流に占める電子電流の比が大きくなるため、アバランシ
ェ破壊が生じやすくなるので、第二層の厚さを15μｍ以
上にする必要がある。

さらに、前記のnpnトランジスタのエミッタ接地電流
増幅率は、第二層の厚さ、第三層の比抵抗のほかに、第
二層の比抵抗，第三層の厚さにも依存する。この依存性
に対しては、第二層の厚さをW₂,比抵抗をρ₂,第三層の
厚さをW₃,比抵抗をρ_３としたときに、 Ａ＝W₂ ²/ρ_２×ln（ρ_３×W₃）×10^-3 で与えられる値Ａを、V_CEX450Vのときに2.4以上、900V
のときに4.0以上、1250Vのときに7.1以上とすることに
より、第一層，第二層，第三層および第一領域で形成さ
れるnpnトランジスタのエミッタ接地電流増幅率が小さ
くなり、それにより全電流に占める電子電流の比が小さ
くなる。これによってアバランシェ破壊が生じにくくな
る。しかし、上記の値Ａが大きくなりすぎると、オン電
圧が高くなるので、V_CEX450Vの素子では19.8以下,900V
の素子では30.0以下,1250Vの素子では36.6以下に抑え
る。

〔実施例〕

第１図に示した構造のIGBTを次の方法で製作した。先
ず、n⁺基板１の表面にエピタキシャル法でp⁺層2,p^-層３
を積層した。p^-層の表面にゲート酸化膜６を形成後に多
結晶シリコンからなるゲート電極７をその上に形成し、
次にゲート電極７をマスクとしてn⁺層４を形成するため
のイオン注入を行った。n⁺層４の熱拡散を行った後、同
じくゲート電極７をマスクとしてp⁺層５をイオン注入法
と熱拡散法により形成した。このあと、絶縁膜10で被覆
し、パターニングし、次いでソース電極８とドレイン電
極９を形成することによって素子を完成した。

このように製作したｐチャネル型IGBTにおいて、p⁺層
２の厚さをパラメータとしたときの二次降状電圧V_CEXの
p^-層３の比抵抗依存性を第２図に示す。ここでV_CEXは、
Ｌ負荷ターンオフにおける素子波形電圧を示す。この場
合、p⁺層２の比抵抗は0.3Ωcmに、p^-層３の厚さは55μ
ｍに固定した。図中に記入された数値がp⁺層２の厚さで
あるが、いずれの場合もp^-層３の比抵抗が高いほどV_CEX
が上昇し、アバランシェ破壊しにくいことがわかる。20
0V系電源で使用する600V級素子で、電流導通時の安定動
作領域の上限として規定されているV_CE＝−500V,I_CE＝
−100Aの条件でＬ負荷でターンオフする際にアバランシ
ェ破壊が生じないためには、第２図よりp⁺層２の厚さが
15μｍ以上でp^-層３の比抵抗が250Ωcm以上必要である
ことがわかる。

第３図はp^-層３の厚さを78μｍに厚くした1200V級IGB
TでのV_CEXのp^-層３の比抵抗依存性をp⁺層２の厚さをパ
ラメータとして示す。ここで、1200V級素子の安全動作
領域の上限値V_CE＝−1000V,I_CE＝−50Aでのアバランシ
ェ破壊が生じない条件も、第３図よりp⁺層２の厚さが15
μｍ以上でp^-層３の比抵抗が250Ωcm以上必要であるこ
とがわかった。

第４図はp^-層３の厚さをさらに87μｍに厚くした1500
V級IGBTでのV_CEXのp^-層３の比抵抗依存性を同様にp⁺層
２の厚さをパラメータとして示す。ここで、1500V級素
子の安全動作領域の上限値V_CE＝−1250V,I_CE＝−67Aで
アバランシェ破壊しない条件も、第４図よりp⁺層２の厚
さが15μｍ以上でp^-層３の比抵抗が250Ωcm以上必要で
あることがわかった。

第５図は、p^-層３の比抵抗が300Ωcm,p⁺層２の厚さが
15μｍの600V級素子においてp⁺層２の比抵抗を変えた時
の二次降伏電圧V_CEXの変化を示す図である。この図から
わかるように、V_CEXは、p⁺層２の比抵抗に大きく依存
し、比抵抗が低いほどV_CEXは上昇する。そしてV_CE＝−5
00Vでアバランシェ破壊しない条件はp⁺層２の比抵抗が
0.3Ωcm以下であることがわかる。また、第５図にはオ
ン電圧V_onのp⁺層２の比抵抗依存性もあわせて示した。
ここでオン電圧とは素子定格電流導通時、すなわち、60
0V級素子においてはI_CE＝50Aの時の電位降下である。第
５図よりわかるように、オン電圧V_onはV_CEXと逆の特性
を示し比抵抗が高くなるにつれて減少する。そしてパワ
ーデバイス一般のオン電圧規定値V_on＝3.0V以下を満足
させる条件は、p⁺層２の比抵抗は0.1Ωcm以上であるこ
とがわかる。

第６図は、p^-層３の比抵抗が330Ωcm,p⁺層２の比抵抗
が0.3Ωcmの600V級素子においてp⁺層２の厚さを変えた
時のV_CEXの変化を示す図である。また、あわせてV_onの
変化も示した。p⁺層２の比抵抗に対するのと同様、V_CEX
とV_onはp⁺層２の厚さに対し反対の特性を示し、p⁺層２
の厚さが増すにつれV_CEXは向上するが逆にV_onは劣化す
る方向にある。そして、V_CE＝−500Vでアバランシェ破
壊しない条件は、p⁺層２の厚さ15μｍ以上，またV_onが
3.0V以下という条件は厚さ25μｍ以下ということがわか
る。

さらに、1200V級,1500V級の素子について前記実施例
と同様の評価を行った。そしてあらゆる素子においてV
_onとV_CEXはトレードオフの関係にあることがわかった。
前記実施例からもわかるようにV_on,V_CEXに影響をおよぼ
すデバイスパラメータとしてp⁺層２の比抵抗と厚さ，お
よびp^-層３の比抵抗と厚さがあることは明らかである。
以上４つのパラメータを用い、次式を導く。

Ａ＝W₂ ²/ρ_２×ln（ρ_３×W₃）×10^-3 ここで W₂ :p⁺層２の厚さ（μｍ） ρ₂:p⁺層２の比抵抗（Ωcm） W₃ :p^-層３の厚さ（μｍ） ρ₂:p^-層３の比抵抗（Ωcm） 第７図は、600V級,1200V級,1500V級のｐチャネル型IG
BTにおいて、上記のＡの値を横軸にとったときのV_CEXと
V_onの変化をそれぞれ示す図である。600V級素子で、V_CE
＝−500Vでアバランシェ破壊せず、V_onが3.0V以下の条
件を満たすのは2.4≦Ａ≦19.8の場合であることがわか
る。1200V級素子でV_CE＝−1000Vでアバランシェ破壊せ
ず、V_onが3.0V以下の条件を満たすのは4.0≦Ａ≦30.0の
場合であることがわかる。また、1500V級素子でV_CE＝−
1250Vでアバランシェ破壊せず、V_onが3.0V以下の条件を
満たすのは7.1≦Ａ≦36.6の場合であることがわかる。
このようなＡのとるべき範囲をV_CEXを横軸にして示した
のが第８図である。すなわち、線81を下限とし、線82を
上限とするＡの値をとればよい。

〔発明の効果〕

本発明によれば、高抵抗のｐ形第三層の比抵抗を250
Ωcm以上で、かつ、第二層の厚さを15μｍ以上とするこ
とによりＬ負荷接続におけるターンオフ時のアバランシ
ェ破壊耐量の向上を満足するｐチャネル型IGBTを得るこ
とができた。

【図面の簡単な説明】

第１図は本発明の実施されるｐチャネル型IGBTの断面
図、第２図は600V級素子における二次降伏電圧とp^-層比
抵抗との関係線図、第３図は1200V級素子における二次
降伏電圧とp^-層比抵抗との関係線図、第４図は1500V級
素子における二次降伏電圧とp^-層比抵抗との関係線図、
第５図は600V級素子における二次降伏電圧およびオン電
圧とp⁺層比抵抗との関係線図、第６図は600V級素子にお
ける二次降伏電圧およびオン電圧とp⁺層厚さとの関係線
図、第７図は各級素子における二次降伏電圧およびオン
電圧と本発明に基づくＡ値との関係線図、第８図はＡ値
の上，下限値と二次降伏電圧との関係線図である。 1:n⁺第一層、2:p⁺第二層、3:p^-第三層、4:n⁺第一領域、
5:p⁺第二領域、6:ゲート絶縁膜、7:ゲート電極、8:ソー
ス電極、9:ドレイン電極。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】高不純物濃度でｎ形の第一層、高不純物濃
   度でｐ形の第二層および低不純物濃度でｐ形の第三層が
   順に隣接し、この第三層の表面部に選択的にｎ形の第一
   領域が、さらにその第一領域の表面部に選択的にｐ形の
   第二領域が形成され、第三層と第二領域にはさまれた第
   一領域の上に絶縁膜を介してゲート電極が設けられるも
   のにおいて、第二層の厚さが15μｍ以上で第三層の比抵
   抗が250Ωcm以上であることを特徴とするｐチャネル型
   絶縁ゲートバイポーラトランジスタ。
2. 【請求項２】請求項１記載のｐチャネル型絶縁ゲートバ
   イポーラトランジスタにおいて、前記第二層，前記第三
   層の厚さをそれぞれW₂,W₃μｍ、前記第二層，前記第三
   層の比抵抗をそれぞれρ₂,ρ_３Ωcm、二次降伏電圧をV
   _CEXVとしたとき,W₂ ²/ρ_２×ln（ρ_３×W₃）×10^-3の値
   をＡとすると、直交座標でｘ軸にV_CEX,y軸にＡをとり、
   所定のV_CEXに対して点（450,2.4），（900,4.0），（12
   50,7.1）を通る線と点（450,19.8），（900,30.0），
   （1250,36.6）を通る線の間の領域にＡがあることを特
   徴とするｐチャネル型絶縁ゲートバイポーラトランジス
   タ。