JPS60164359A - 半導体装置 - Google Patents
半導体装置Info
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- JPS60164359A JPS60164359A JP2028784A JP2028784A JPS60164359A JP S60164359 A JPS60164359 A JP S60164359A JP 2028784 A JP2028784 A JP 2028784A JP 2028784 A JP2028784 A JP 2028784A JP S60164359 A JPS60164359 A JP S60164359A
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- JP
- Japan
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- layer
- electrode
- gate
- voltage
- electrodes
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 230000035945 sensitivity Effects 0.000 abstract description 5
- 238000007599 discharging Methods 0.000 abstract 1
- 238000000034 method Methods 0.000 abstract 1
- 230000001960 triggered effect Effects 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/749—Thyristor-type devices, e.g. having four-zone regenerative action with turn-on by field effect
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
イ、産業上の利用分野
本発明は、ｐｌ、Ｎ□ｔ Ｐ ２ ＋ Ｎｔの４層から
なる制御整流装置、いわゆるサイリスタのうち。
なる制御整流装置、いわゆるサイリスタのうち。
従来の電流制御に代わシ発展しつつある、電圧制御型の
整流用半導体装置に関する。
整流用半導体装置に関する。
口、従来技術
一般のサイリスタは、よく知られているように。
Ｐｌ、Ｎ１．Ｂ７．Ｎ、の４層構造からなシ１通常はｈ
Ｐ ２ ｐ Ｎ２の順接ミツ−） ） リガ電流は流
し込むことによりＮｔ−Ｐｔの阻止接合をＩｌＮバイア
ス状態にし＋Ｐｌ 層に設けたアノード正極とＮ。
Ｐ ２ ｐ Ｎ２の順接ミツ−） ） リガ電流は流
し込むことによりＮｔ−Ｐｔの阻止接合をＩｌＮバイア
ス状態にし＋Ｐｌ 層に設けたアノード正極とＮ。
層に設けたカソード電極との間が低抵抗の導ｉ（＋状態
になる動作をする。
になる動作をする。
このようなトリガ電流を流すことによシ導通開始を制御
するサイリスタに代わり、最近 Ｂ１．圧を与えること
によシトリガするサイリスタが出現している。これは、
縦型のパワーＭＯ８＠ｌ！”ＥＴから発展したもので、
第１図の断面図に示すように。
するサイリスタに代わり、最近 Ｂ１．圧を与えること
によシトリガするサイリスタが出現している。これは、
縦型のパワーＭＯ８＠ｌ！”ＥＴから発展したもので、
第１図の断面図に示すように。
Ｐ型のＰ、層１の上にＮ型のＮ０層２が形成され。
Ｎ１層２の表面側には多数の基本単位のＰｔ１ｒＬ３゜
３、・・・が選択的に形成され、各ＰｔＮ３の表面側に
はＮｖＲ４がそれぞれ形成されている。そして、Ｐｚｌ
砦３の表面を間にはさんで、Ｎ２１〜４とＮ。
３、・・・が選択的に形成され、各ＰｔＮ３の表面側に
はＮｖＲ４がそれぞれ形成されている。そして、Ｐｚｌ
砦３の表面を間にはさんで、Ｎ２１〜４とＮ。
Ｎ２の表面にまたがυ、ゲート絶縁膜７を介してＭＯＳ
型のゲート電極８が設けられている。また、Ｐ１′Ｌ＠
１の下面側には共通のアノード電極５が設けられ、各Ｎ
２層と２２層にまたが゛シ、ショートエミッタ型のカソ
ード電極６が各基本単位のＮ２゜２８層毎に設けられて
いる。なお、９は絶縁用酸化膜である。
型のゲート電極８が設けられている。また、Ｐ１′Ｌ＠
１の下面側には共通のアノード電極５が設けられ、各Ｎ
２層と２２層にまたが゛シ、ショートエミッタ型のカソ
ード電極６が各基本単位のＮ２゜２８層毎に設けられて
いる。なお、９は絶縁用酸化膜である。
この型のサイリスクは、主電源から、アノード電極５に
正の電圧、カソード電極６に負の電圧を印加した状態で
ゲート電極８に正の電圧を印加すると、トリガ電、流Ｉ
Ｇがアノード電極５からＰ。
正の電圧、カソード電極６に負の電圧を印加した状態で
ゲート電極８に正の電圧を印加すると、トリガ電、流Ｉ
Ｇがアノード電極５からＰ。
層表面のチャネルを通ってＮ２層４．：ｈソード電極６
へと流れ、その結果Ｎ、、ｐ、層の阻止接合が順バイア
ス状態にされ′ＣＰ １ ｐ ＮＩ ＋ Ｐ ２’ ｔ
Ｎ２層は低抵抗の導通状態になＬ主電流工。が流れる
。この場合、ゲート電極８には、ゲート容量を充電する
微小電流が流れるだけでアシ、ゲート駆動電力としては
ごく僅かの電力しか消費しない。
へと流れ、その結果Ｎ、、ｐ、層の阻止接合が順バイア
ス状態にされ′ＣＰ １ ｐ ＮＩ ＋ Ｐ ２’ ｔ
Ｎ２層は低抵抗の導通状態になＬ主電流工。が流れる
。この場合、ゲート電極８には、ゲート容量を充電する
微小電流が流れるだけでアシ、ゲート駆動電力としては
ごく僅かの電力しか消費しない。
また、このタイプの電圧トリガ型サイリスタは基本単位
は小さく、それぞれがいわゆるショートエミッタ構造と
なっているため、急激な印加電圧の立上りによってトリ
ガされてしまう現象に対する強さ、すなわち、 ｄｖ／
ｄｔ耐量は太きい。さらに１ｄ ｖ／ ｄ を耐量と両
立し難いゲートトリガ感度も高いという長所を有する。
は小さく、それぞれがいわゆるショートエミッタ構造と
なっているため、急激な印加電圧の立上りによってトリ
ガされてしまう現象に対する強さ、すなわち、 ｄｖ／
ｄｔ耐量は太きい。さらに１ｄ ｖ／ ｄ を耐量と両
立し難いゲートトリガ感度も高いという長所を有する。
ハ０発明の目的
本発明の目的は、上記のような、従来の電流制御型に比
べ勝れた特性を有する電圧制御型整流用半導体装置にお
いて、さ°らに、制御電流によシ、導通状態（オン状態
）から非導通状態（オフ状態）に容易に制御可能とした
制御整流用半導体装置を提供するにある。
べ勝れた特性を有する電圧制御型整流用半導体装置にお
いて、さ°らに、制御電流によシ、導通状態（オン状態
）から非導通状態（オフ状態）に容易に制御可能とした
制御整流用半導体装置を提供するにある。
二０発明の構成
本発明の電圧制御型整流用半導体装置でｌｌ−ｉ、従来
のショートエミッタ型のカソード電極’ｋ、Ｐｔ層、Ｎ
７層にそれぞれ独立させ、オン状態時ＶＣＰｔ層に集積
された電荷を２２層の電極から取シ去ることによりオフ
状態にする。
のショートエミッタ型のカソード電極’ｋ、Ｐｔ層、Ｎ
７層にそれぞれ独立させ、オン状態時ＶＣＰｔ層に集積
された電荷を２２層の電極から取シ去ることによりオフ
状態にする。
ホ、実施例
つぎに本発明を実施例によシ説明する。
第２図は本発明の一実施例の断面図でおる。第２図にお
いて、これを第１図の従来例と比べると。
いて、これを第１図の従来例と比べると。
第１図において、２３層３とＮ、層４にまたがり設けら
れていたショートエミッタ型のカソード電極６に対し、
第２図においては、２１層だけの補助電極６ｂとＮ７層
だけの主カソード電極６ａに分けており、その他は従来
例と同じ構成となっている。
れていたショートエミッタ型のカソード電極６に対し、
第２図においては、２１層だけの補助電極６ｂとＮ７層
だけの主カソード電極６ａに分けており、その他は従来
例と同じ構成となっている。
このような本発明の電圧制御型整流用半導体装置では、
アノード電極５とカソード電極６ａとの間に主電線から
電圧を加えておいた状態で、電極６ｂも電極６ａと同電
位（一般に接地電位）とし。
アノード電極５とカソード電極６ａとの間に主電線から
電圧を加えておいた状態で、電極６ｂも電極６ａと同電
位（一般に接地電位）とし。
ゲート８に、このゲート８を含むＮ、＋脅２、Ｐ２１脅
３．Ｎ、ｊ＠４からなるＭＯＳ−ＦＢ’ｌ’を十分オン
させる電圧を加えることによりアノード・カソード間は
導通となる。それから、これをオフとするには、補助電
極６ｂを負とし、カソード電極６ａを正とする電圧を加
えて２７層３の過剰なキャリアを電流Ｉｏｆで補助電極
６ｂより引抜く。
３．Ｎ、ｊ＠４からなるＭＯＳ−ＦＢ’ｌ’を十分オン
させる電圧を加えることによりアノード・カソード間は
導通となる。それから、これをオフとするには、補助電
極６ｂを負とし、カソード電極６ａを正とする電圧を加
えて２７層３の過剰なキャリアを電流Ｉｏｆで補助電極
６ｂより引抜く。
＋ ＩＦＩＩＩＩＩ口ｎ）六Ｊ、田
従来の電流制御型のサイリスクのうち、ゲート電流によ
シオフ動作のできるゲートターンオフサイリスタ（ＧＴ
Ｏ）では、ゲートターンオフ感度（導通している主電流
に対し、これをオフさせるために流すゲート電流の比）
とゲートトリガ感度を両立させることは困難であったが
、本発明のものは、多数基本単位素子が並列接続した構
造のために、電流によるトリガ感度は低い代わシに、オ
フのために引き抜かなければならない電流が小さくてよ
く、結果的には高いゲートターンオフ感度が得られる。
シオフ動作のできるゲートターンオフサイリスタ（ＧＴ
Ｏ）では、ゲートターンオフ感度（導通している主電流
に対し、これをオフさせるために流すゲート電流の比）
とゲートトリガ感度を両立させることは困難であったが
、本発明のものは、多数基本単位素子が並列接続した構
造のために、電流によるトリガ感度は低い代わシに、オ
フのために引き抜かなければならない電流が小さくてよ
く、結果的には高いゲートターンオフ感度が得られる。
また、多数の基本単位素子の並列は、２２層からの電荷
引き抜きバスが短くなっていることもゲートターンオフ
特性に有効に作用する効果も得られる。
引き抜きバスが短くなっていることもゲートターンオフ
特性に有効に作用する効果も得られる。
第１図は従来の電、圧制御型整流用半導体装１〜の断面
図、第２図は本発明の一実施例の断面図である。 １・・・・・・Ｐ、１脅、２・・・・・・Ｎ７層、３・
・・・・・２２層、４・−・・・・Ｎ２層、５・・・・
・・アノード、電極、５，６ａ・・・・・・カソード電
極、６ｂ・・・・・・補助電極、７・・・・・・ゲート
酸化膜、８・・・・・・ゲート電極、９・・・・・・酸
化膜。 ％１ 閲
図、第２図は本発明の一実施例の断面図である。 １・・・・・・Ｐ、１脅、２・・・・・・Ｎ７層、３・
・・・・・２２層、４・−・・・・Ｎ２層、５・・・・
・・アノード、電極、５，６ａ・・・・・・カソード電
極、６ｂ・・・・・・補助電極、７・・・・・・ゲート
酸化膜、８・・・・・・ゲート電極、９・・・・・・酸
化膜。 ％１ 閲
Claims (1)
- ２１層の上にＮ１層が形成され、とのＮ８層の表面側に
多数の２７層が選択的に形成され、さらにとの２７層の
それぞれの表面側にＮ７層が形成され、また、前記それ
ぞれのＮ、＃と２２層およびこれを含むＮ１層の表面に
またがｊ５ＭＯ８型のゲー）ｌｉｔ、極が設けられてな
る電圧制御型の整流用半導体装置において、前記Ｎ７層
と２２層からそれぞれ独立した電極が取出されているこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2028784A JPS60164359A (ja) | 1984-02-07 | 1984-02-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2028784A JPS60164359A (ja) | 1984-02-07 | 1984-02-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60164359A true JPS60164359A (ja) | 1985-08-27 |
Family
ID=12022949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2028784A Pending JPS60164359A (ja) | 1984-02-07 | 1984-02-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60164359A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61214470A (ja) * | 1985-03-20 | 1986-09-24 | Toshiba Corp | 半導体装置 |
| EP0280536A2 (en) * | 1987-02-26 | 1988-08-31 | Kabushiki Kaisha Toshiba | Turn-on driving technique for insulated gate thyristor |
-
1984
- 1984-02-07 JP JP2028784A patent/JPS60164359A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61214470A (ja) * | 1985-03-20 | 1986-09-24 | Toshiba Corp | 半導体装置 |
| EP0280536A2 (en) * | 1987-02-26 | 1988-08-31 | Kabushiki Kaisha Toshiba | Turn-on driving technique for insulated gate thyristor |
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