JPH0624246B2 - 積層型論理ゲート - Google Patents
積層型論理ゲートInfo
- Publication number
- JPH0624246B2 JPH0624246B2 JP60504546A JP50454685A JPH0624246B2 JP H0624246 B2 JPH0624246 B2 JP H0624246B2 JP 60504546 A JP60504546 A JP 60504546A JP 50454685 A JP50454685 A JP 50454685A JP H0624246 B2 JPH0624246 B2 JP H0624246B2
- Authority
- JP
- Japan
- Prior art keywords
- fet
- drain
- source
- load element
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 18
- 239000012212 insulator Substances 0.000 claims description 7
- 230000008878 coupling Effects 0.000 claims description 4
- 238000010168 coupling process Methods 0.000 claims description 4
- 238000005859 coupling reaction Methods 0.000 claims description 4
- 239000003990 capacitor Substances 0.000 claims 1
- 108091006146 Channels Proteins 0.000 description 19
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 5
- 239000000758 substrate Substances 0.000 description 4
- 230000005669 field effect Effects 0.000 description 3
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 2
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000001451 molecular beam epitaxy Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Logic Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔発明の背景〕 本発明は半導体論理ゲート装置に関する。特に、本発明
は電界効果形トランジスタ（FET）タイプの論理ゲート
に関するものである。
は電界効果形トランジスタ（FET）タイプの論理ゲート
に関するものである。
CMOS論理ゲートを利用した集積回路は低電力消費の利点
を有している。しかし、ＮチャンネルとＰチャンネルの
両方が必要となるため、CMOS集積回路は比較的多数の処
理ステップが必要になる。さらに、CMOS論理の速度は、
“遅い”キャリア（ホール）の輸送量（tranaport prop
erty）によって制限される。
を有している。しかし、ＮチャンネルとＰチャンネルの
両方が必要となるため、CMOS集積回路は比較的多数の処
理ステップが必要になる。さらに、CMOS論理の速度は、
“遅い”キャリア（ホール）の輸送量（tranaport prop
erty）によって制限される。
集積回路FET論理の他のタイプは、一般にCMOS論理より
も大きな速度で動作する直接結合電界効果型トランジス
タ論理（DCFL）である。このDCFL論理ゲートは、抵抗ま
たは（ノーマル−オンのディプレッションモードFETで
形成された）能動負荷のいずれか一方と直列に接続され
ているエンハンスメントモードのFETを使用している。D
CFL論理ゲートの入力はFETのゲートに接続され、その出
力はFETのドレインに接続されている（このFETはまた負
荷のソースに接続されている）。DCFL論理は、入力電圧
が高い時、該FETがオンにされ、電流がFETと負荷の両方
を通って流れるために、CMOS論理より大きな電力を消費
する。さらに、DCFL論理ゲートは二つの安定な出力状態
の間で比較的小さい出力電圧振幅する。
も大きな速度で動作する直接結合電界効果型トランジス
タ論理（DCFL）である。このDCFL論理ゲートは、抵抗ま
たは（ノーマル−オンのディプレッションモードFETで
形成された）能動負荷のいずれか一方と直列に接続され
ているエンハンスメントモードのFETを使用している。D
CFL論理ゲートの入力はFETのゲートに接続され、その出
力はFETのドレインに接続されている（このFETはまた負
荷のソースに接続されている）。DCFL論理は、入力電圧
が高い時、該FETがオンにされ、電流がFETと負荷の両方
を通って流れるために、CMOS論理より大きな電力を消費
する。さらに、DCFL論理ゲートは二つの安定な出力状態
の間で比較的小さい出力電圧振幅する。
本発明は、“積層型”ゲート（“folded"gate）を用い
た新規な論理構造に関するものであり、安定状態で非常
に小さな電力消費であり、通常のDCFL回路の速度と同程
度かあるいはこれより大きな速度で動作し、さらに、今
までのもの以上に大きな出力電圧振幅を有する多数キヤ
リア装置を提供するものである。
た新規な論理構造に関するものであり、安定状態で非常
に小さな電力消費であり、通常のDCFL回路の速度と同程
度かあるいはこれより大きな速度で動作し、さらに、今
までのもの以上に大きな出力電圧振幅を有する多数キヤ
リア装置を提供するものである。
本発明の論理ゲートは第１の半導体層によって形成され
たFETスイッチングエレメントと、該第１の半導体層の
下に配置された第２の半導体層によって形成された負荷
エレメントと、該第１および第２の半導体層の間に配置
された絶縁体層を含み、該絶縁体層は、FETスイッチン
グエレメントと負荷エレメントとの間で大きな容量結合
が生ずるように十分な薄さに形成されている。その結
果、スイッチングエレメントは負荷エレメントのための
ゲートとして働き、負荷エレメントなスイッチングエレ
メントの第２のゲートとしての働きをする。
たFETスイッチングエレメントと、該第１の半導体層の
下に配置された第２の半導体層によって形成された負荷
エレメントと、該第１および第２の半導体層の間に配置
された絶縁体層を含み、該絶縁体層は、FETスイッチン
グエレメントと負荷エレメントとの間で大きな容量結合
が生ずるように十分な薄さに形成されている。その結
果、スイッチングエレメントは負荷エレメントのための
ゲートとして働き、負荷エレメントなスイッチングエレ
メントの第２のゲートとしての働きをする。
論理ゲートの入力はFETスイッチングエレメントのゲー
トに接続されている。負荷エレメントのソース側は、物
理的に、スイッチングFETのソース側の下方に配置され
なければならず、スイッチングFETのドレインに接続さ
れなければならない。論理ゲートの出力は、FETスイッ
チングエレメントのドレインに接続されている。負荷エ
レメントのチャンネルがスイッチングFETドレイン電圧
Ｖdの大きな値に対してはソース端部で完全に空にな
り、Ｖdの小さな値に対してはドレイン端部で完全に空
になり、Ｖdの中間の大きさの値に対してはチャンネル
に沿ったあらゆる場所で一部のみが空になるように、バ
イアス電圧が負荷エレメントのドレインに印加される。
その結果、負荷エレメントの電流−電圧特性は、低およ
び高出力状態の両方において非常に小さな電力消費を有
するベルタイプになる。
トに接続されている。負荷エレメントのソース側は、物
理的に、スイッチングFETのソース側の下方に配置され
なければならず、スイッチングFETのドレインに接続さ
れなければならない。論理ゲートの出力は、FETスイッ
チングエレメントのドレインに接続されている。負荷エ
レメントのチャンネルがスイッチングFETドレイン電圧
Ｖdの大きな値に対してはソース端部で完全に空にな
り、Ｖdの小さな値に対してはドレイン端部で完全に空
になり、Ｖdの中間の大きさの値に対してはチャンネル
に沿ったあらゆる場所で一部のみが空になるように、バ
イアス電圧が負荷エレメントのドレインに印加される。
その結果、負荷エレメントの電流−電圧特性は、低およ
び高出力状態の両方において非常に小さな電力消費を有
するベルタイプになる。
第１図は本発明の積層型ゲートFET論理ゲート構造の一
実施例を示す。
実施例を示す。
第２Ａ，２Ｂおよび２Ｃ図は、積層型ゲートのFET負荷
中の空乏領域の定性的形状をそれぞれ、低、中、および
大ドレイン電圧Ｖdに対応させて示す図である。
中の空乏領域の定性的形状をそれぞれ、低、中、および
大ドレイン電圧Ｖdに対応させて示す図である。
第３図は、スイッチングFETの電流−電圧特性、およ
び、通常のDCFLゲート（実線）のための負荷と本発明の
積層型ゲートのための負荷の電流電圧特性を、縦軸に出
力電流、横軸にスイッチングFETドレイン電圧Vdをとっ
て示すものであり、これと共に次の段（点線）のゲート
ダイオードの電流−電圧特性をも示すものである。
び、通常のDCFLゲート（実線）のための負荷と本発明の
積層型ゲートのための負荷の電流電圧特性を、縦軸に出
力電流、横軸にスイッチングFETドレイン電圧Vdをとっ
て示すものであり、これと共に次の段（点線）のゲート
ダイオードの電流−電圧特性をも示すものである。
第１図において、積層型論理ゲート（folded logic gat
e）１０はスイッチングFET１２、負荷要素１４および絶
縁層１６を有している。FETスイッチング要素１２は上
面にマウントされ、絶縁層１６によって負荷要素１４か
ら分離されている。
e）１０はスイッチングFET１２、負荷要素１４および絶
縁層１６を有している。FETスイッチング要素１２は上
面にマウントされ、絶縁層１６によって負荷要素１４か
ら分離されている。
第１図の実施例において、スイッチングFET１２はエン
ハンスメント型のＮチャンネルショットキーゲートFET
であり、これは絶縁層１６の上面に作られている第１の
半導体層１８の中に形成されている。スイッチングFET
１２はＮ型チャンネル２０、Ｎ＋ソース領域２２、Ｎ＋
ドレイン領域２４および第１の半導体層１８の上面に形
成されたショットキーバリアゲート又は金属絶縁体半導
体ゲート２６を含んでいる。抵抗接触２８および３０
は、それぞれ、ソース２２とドレイン２４の上面に接触
するように形成されている。
ハンスメント型のＮチャンネルショットキーゲートFET
であり、これは絶縁層１６の上面に作られている第１の
半導体層１８の中に形成されている。スイッチングFET
１２はＮ型チャンネル２０、Ｎ＋ソース領域２２、Ｎ＋
ドレイン領域２４および第１の半導体層１８の上面に形
成されたショットキーバリアゲート又は金属絶縁体半導
体ゲート２６を含んでいる。抵抗接触２８および３０
は、それぞれ、ソース２２とドレイン２４の上面に接触
するように形成されている。
負荷要素１４は、絶縁層１６の下でかつ半絶縁基板（se
mi−insulating substrate）３２の中に設けられてい
る。負荷要素１４はＮ型チャンネル３４、Ｎ＋ソース領
域３６およびＮ＋ドレイン領域３８を含んでいる。抵抗
接触４０と４２は、それぞれソース領域３６とドレイン
領域３８に接触させられている。
mi−insulating substrate）３２の中に設けられてい
る。負荷要素１４はＮ型チャンネル３４、Ｎ＋ソース領
域３６およびＮ＋ドレイン領域３８を含んでいる。抵抗
接触４０と４２は、それぞれソース領域３６とドレイン
領域３８に接触させられている。
第１図に示されているように、負荷要素１４のチャンネ
ル３４は絶縁層１６の下方に設けられ、スイッチングFE
T１２のチャンネル２０は絶縁層１６によってチャンネ
ル３４から離され、実質的にチャンネル３４の中央部分
の上方に置かれている。
ル３４は絶縁層１６の下方に設けられ、スイッチングFE
T１２のチャンネル２０は絶縁層１６によってチャンネ
ル３４から離され、実質的にチャンネル３４の中央部分
の上方に置かれている。
第１図に示されているように、論理ゲート１０の入力端
子４４はスイッチングFET１２のゲート１６に接続され
ている。（図示されていない）次の論理ゲート段に接続
されている出力端４６は、好ましい実施例では、スイッ
チング要素１２のドレイン接触３０は負荷要素１４のソ
ース接触４０に接続されている。このため、スイッチン
グ要素１２のドレイン電圧Ｖdは出力電圧ＶOUT′とな
り、また負荷要素１４のソース３６に印加される電圧に
もなっている。バイアス電圧ＶDDは接触４２を通ってド
レイン３８に印加され、ソース２２は接触２８を通って
接地されている。
子４４はスイッチングFET１２のゲート１６に接続され
ている。（図示されていない）次の論理ゲート段に接続
されている出力端４６は、好ましい実施例では、スイッ
チング要素１２のドレイン接触３０は負荷要素１４のソ
ース接触４０に接続されている。このため、スイッチン
グ要素１２のドレイン電圧Ｖdは出力電圧ＶOUT′とな
り、また負荷要素１４のソース３６に印加される電圧に
もなっている。バイアス電圧ＶDDは接触４２を通ってド
レイン３８に印加され、ソース２２は接触２８を通って
接地されている。
絶縁層１６は十分に薄く形成されており、スイッチング
FET１２と負荷要素１４の間に強い容量結合が形成され
ている。それゆえ、この場合には、スイッチングFET１
２は負荷要素１４のために、ゲートの働きをしている。
同時に、負荷要素１４はスイッチングFET１２のため
に、第２のゲートの働きをしている。負荷要素１４のポ
テンシャルはスイッチングFET１２のチャンネル２０の
ポテンシャルより正方向に大きいので、該スイッチング
FET１２はチャンネル２０の中に余分のキャリアを誘起
している。他方、負荷要素１４のチャンネル３４はスイ
ッチングFET１２によって誘起される電荷によって空（d
eplete）にされている。
FET１２と負荷要素１４の間に強い容量結合が形成され
ている。それゆえ、この場合には、スイッチングFET１
２は負荷要素１４のために、ゲートの働きをしている。
同時に、負荷要素１４はスイッチングFET１２のため
に、第２のゲートの働きをしている。負荷要素１４のポ
テンシャルはスイッチングFET１２のチャンネル２０の
ポテンシャルより正方向に大きいので、該スイッチング
FET１２はチャンネル２０の中に余分のキャリアを誘起
している。他方、負荷要素１４のチャンネル３４はスイ
ッチングFET１２によって誘起される電荷によって空（d
eplete）にされている。
負荷要素１４のチャンネル３４中のドナーの合計の電荷
（total charge）とバイアス電圧ＶDDとは、チャンネル
３４が小さなドレイン電圧Ｖdに対してはそのドレイン
の端部で空になり（第２Ａ図参照）、中間の大きさの値
Ｖdに対しては全部の長さにわたって一部が空になり
（第２Ｂ図参照）、大きな値のＶdに対してはソース端
で空になる（第２Ｃ図参照）ように、選択されている。
（total charge）とバイアス電圧ＶDDとは、チャンネル
３４が小さなドレイン電圧Ｖdに対してはそのドレイン
の端部で空になり（第２Ａ図参照）、中間の大きさの値
Ｖdに対しては全部の長さにわたって一部が空になり
（第２Ｂ図参照）、大きな値のＶdに対してはソース端
で空になる（第２Ｃ図参照）ように、選択されている。
結果的に、論理ゲート１０の負荷電流特性は、第３図に
点線で示されているように、ベル形をしている。零に近
いＶdおよびＶDD′に近いＶdに対しては大変小さい電流
であり、中間の領域の値に対してはずつと大きな電流で
ある。
点線で示されているように、ベル形をしている。零に近
いＶdおよびＶDD′に近いＶdに対しては大変小さい電流
であり、中間の領域の値に対してはずつと大きな電流で
ある。
また、スイッチングFET１２の電流−電圧特性は点線で
示されている。ゲート２６に印加された入力ゲート電圧
ＶINが（スイッチングFET１２の閾値電圧より）小さい
とき、FET１２はオフになり、ハイ（high）状態の出力
電圧が得られ、この出力電圧の大きさは負荷の電流電圧
特性および（第３図に点線で示されている）次段のショ
ットキーダイオードの電流電圧特性の交点によって決定
される。この交点は第３図中に、Ｈ１点として示されて
いる。
示されている。ゲート２６に印加された入力ゲート電圧
ＶINが（スイッチングFET１２の閾値電圧より）小さい
とき、FET１２はオフになり、ハイ（high）状態の出力
電圧が得られ、この出力電圧の大きさは負荷の電流電圧
特性および（第３図に点線で示されている）次段のショ
ットキーダイオードの電流電圧特性の交点によって決定
される。この交点は第３図中に、Ｈ１点として示されて
いる。
入力ゲート電圧ＶINが（前記閾値電圧より）高い時に
は、次段はオフになり、ロウ（low）状態の出力電圧が
得られる。この出力電圧の大きさは負荷の電流−電圧特
性とオン状態にあるスイッチングFETの電流−電圧特性
との交点によって決定される。これは第３図の点Ｌ１で
表わされており、実質的に零である。
は、次段はオフになり、ロウ（low）状態の出力電圧が
得られる。この出力電圧の大きさは負荷の電流−電圧特
性とオン状態にあるスイッチングFETの電流−電圧特性
との交点によって決定される。これは第３図の点Ｌ１で
表わされており、実質的に零である。
比較のために、通常のDCFLのスイッチングFETおよび負
荷の電流−電圧特性が第３図に実線で示されている。第
３図に示されているように、DCFLゲートの負荷を流れる
電流は、Ｖd＝０の時最大であり、Ｖd＝ＶDDのとき実質
的に零に減少する。通常のDCFLゲートにおいて、ハイ状
態の出力電圧はゲートへ印加される入力電圧ＶINがロウ
の時起こり、負荷の電流−電圧特性と次段のゲートの電
流−電圧特性との交点によって決定される。これは第３
図の点Ｈ２により示されている。
荷の電流−電圧特性が第３図に実線で示されている。第
３図に示されているように、DCFLゲートの負荷を流れる
電流は、Ｖd＝０の時最大であり、Ｖd＝ＶDDのとき実質
的に零に減少する。通常のDCFLゲートにおいて、ハイ状
態の出力電圧はゲートへ印加される入力電圧ＶINがロウ
の時起こり、負荷の電流−電圧特性と次段のゲートの電
流−電圧特性との交点によって決定される。これは第３
図の点Ｈ２により示されている。
ロウ状態の出力電圧はDCFLゲートに印加される入力電圧
ＶINがハイの時起こり、負荷電流−電圧特性と、オン状
態にあるスイッチングFETの電流−電圧特性との交点に
よって決定される。これは第３図中に、点Ｌ２として示
されている。
ＶINがハイの時起こり、負荷電流−電圧特性と、オン状
態にあるスイッチングFETの電流−電圧特性との交点に
よって決定される。これは第３図中に、点Ｌ２として示
されている。
第３図は本発明の積層型ゲートとDCFLゲートの特性の顕
著な違いを二つ示している。第１に、ロウ状態の出力電
圧値は積層型ゲートではより小さく、ハイ状態の出力電
圧とロウ状態の出力電圧の間隔がDCFLゲートのそれより
大きい出力電圧振幅を発生する。
著な違いを二つ示している。第１に、ロウ状態の出力電
圧値は積層型ゲートではより小さく、ハイ状態の出力電
圧とロウ状態の出力電圧の間隔がDCFLゲートのそれより
大きい出力電圧振幅を発生する。
第２に、積層型ゲートの負荷電流は二つの安定出力状態
において大変に小さい。反対に、DCFLゲートはロウの出
力状態において無視できない負荷電流（significant lo
ad current）を示している。
において大変に小さい。反対に、DCFLゲートはロウの出
力状態において無視できない負荷電流（significant lo
ad current）を示している。
第３に、ベル形の負荷電流−電圧特性のために、負荷電
流は中程度の電圧において、DCFLゲート中の通常の負荷
に対するより一層高くすることができる。これは同等の
特性容量（comparable characteristic capacitances）
に対して、同等かあるいはそれ以上の動作速度を提供す
る。
流は中程度の電圧において、DCFLゲート中の通常の負荷
に対するより一層高くすることができる。これは同等の
特性容量（comparable characteristic capacitances）
に対して、同等かあるいはそれ以上の動作速度を提供す
る。
第１図に示されている実施例において、ゲート６はショ
ットキーダイオードゲートである。他の実施例において
は、金属−絶縁体−半導体（MIS）ゲートが使われてい
る。高（ハイ）出力状態における電力消費は殆んど０で
ある（第３図の点Ｈ３）。これはCMOSと同様の動作に相
当する。
ットキーダイオードゲートである。他の実施例において
は、金属−絶縁体−半導体（MIS）ゲートが使われてい
る。高（ハイ）出力状態における電力消費は殆んど０で
ある（第３図の点Ｈ３）。これはCMOSと同様の動作に相
当する。
本発明の一実施例において、積層型ゲート１０は金属−
GaAs−AlGaAs−GaAs半導体装置である。基板３２はGaAs
半絶縁基板である。絶縁体層１６はドープをしないAlGa
Asであり、これは分子ビームエピタキシ（moleeular be
am epitaxy）によって成長させられる。半導体層１８は
GaAs層であり、これはまた絶縁体層１６の上面に分子ビ
ームエピタキシによって成長させられている。チャンネ
ル２０と３４、ソース２２と３６、およびドレイン２４
と３８は、「IEEE Electron Device Letters」Vo.EDL−
5,No.４pp.129−131，４月,1984，において、エヌ・シ
ー・シリロ，ジェー・アール，ジェー・ケー・アプロク
ワおよびエム・エス・シャーによって書かれた“自己整
列（Self-aligned）変調ドープ（Modulation-Doped)(A
l,Ga)As/GaAs電界効果トランジスタ”の中に記載されて
いるのと同様の自己整列イオン注入処理を用いて形成さ
れている。
GaAs−AlGaAs−GaAs半導体装置である。基板３２はGaAs
半絶縁基板である。絶縁体層１６はドープをしないAlGa
Asであり、これは分子ビームエピタキシ（moleeular be
am epitaxy）によって成長させられる。半導体層１８は
GaAs層であり、これはまた絶縁体層１６の上面に分子ビ
ームエピタキシによって成長させられている。チャンネ
ル２０と３４、ソース２２と３６、およびドレイン２４
と３８は、「IEEE Electron Device Letters」Vo.EDL−
5,No.４pp.129−131，４月,1984，において、エヌ・シ
ー・シリロ，ジェー・アール，ジェー・ケー・アプロク
ワおよびエム・エス・シャーによって書かれた“自己整
列（Self-aligned）変調ドープ（Modulation-Doped)(A
l,Ga)As/GaAs電界効果トランジスタ”の中に記載されて
いるのと同様の自己整列イオン注入処理を用いて形成さ
れている。
第３図に示されている各曲線は、金属−GaAs−AlGaAs−
GaAs構造に対するものであり、「Electronics Letter
s」Vol. 18,No. 21,pp.909−910，1982において、エム
・エス・シャーによって書かれた“サブミクロンGaAs M
ESFETの低電界易動度、有効浸透速度および動作”の中
に記載されているモデルに類似する電荷制御モデルを用
いて計算された。チャンネル２０の長さに１ミクロン、
チャンネル３４の長さは３．５ミクロン、装置の幅は１
０ミクロン、チャンネル２０のドナーレベルはＮ1＝
１．５×１０17cm-3およびチャンネル３４のドナーレベ
ルはＮ2＝２×１０17cm-3であった。チャンネル２０の
厚さは0.08ミクロン、チャンネル３４の厚さは0.08ミク
ロン、絶縁層１６の厚さは0.05ミクロン、電子飽和速度
は１．５×１０５ｍ／ｓ、低電界電子易動度は０．３ｍ
2／vs、接触抵抗は５０オーム、ゲートダイオード飽和
電流は１０-12Ａ、理想フアクタ（ideality factor）は
ｎ＝１．４、およびダイオード直列抵抗は５０オームで
あった。標準的なDCFLゲートの各曲線はＮ2が１．７×
１０17cm-3に選ばれたのを除いて、同じパラメータを用
いて計算された。
GaAs構造に対するものであり、「Electronics Letter
s」Vol. 18,No. 21,pp.909−910，1982において、エム
・エス・シャーによって書かれた“サブミクロンGaAs M
ESFETの低電界易動度、有効浸透速度および動作”の中
に記載されているモデルに類似する電荷制御モデルを用
いて計算された。チャンネル２０の長さに１ミクロン、
チャンネル３４の長さは３．５ミクロン、装置の幅は１
０ミクロン、チャンネル２０のドナーレベルはＮ1＝
１．５×１０17cm-3およびチャンネル３４のドナーレベ
ルはＮ2＝２×１０17cm-3であった。チャンネル２０の
厚さは0.08ミクロン、チャンネル３４の厚さは0.08ミク
ロン、絶縁層１６の厚さは0.05ミクロン、電子飽和速度
は１．５×１０５ｍ／ｓ、低電界電子易動度は０．３ｍ
2／vs、接触抵抗は５０オーム、ゲートダイオード飽和
電流は１０-12Ａ、理想フアクタ（ideality factor）は
ｎ＝１．４、およびダイオード直列抵抗は５０オームで
あった。標準的なDCFLゲートの各曲線はＮ2が１．７×
１０17cm-3に選ばれたのを除いて、同じパラメータを用
いて計算された。
結論的には、積層型ゲートは種々の異なる技術および異
なる材料を使用して製作されることのできる多数キャリ
ア装置である。GaAs−AlGaAs−GaAs構造が特別に記述さ
れたが、本発明はシリコンを含む他の半導体にも等しく
適用できる。本発明は、安定状態において、非常に小さ
な電力消費でCMOSと同様の動作をし、通常のDCFLゲート
の速度と同じ位か、あるいはそれ以上の速度で動作し、
DCFLゲートよりも大きな出力電圧振幅を提供する。
なる材料を使用して製作されることのできる多数キャリ
ア装置である。GaAs−AlGaAs−GaAs構造が特別に記述さ
れたが、本発明はシリコンを含む他の半導体にも等しく
適用できる。本発明は、安定状態において、非常に小さ
な電力消費でCMOSと同様の動作をし、通常のDCFLゲート
の速度と同じ位か、あるいはそれ以上の速度で動作し、
DCFLゲートよりも大きな出力電圧振幅を提供する。
本発明は好ましい実施例について説明されたが、当業者
が本発明の精神および範囲を逸脱することなく変更でき
るものは本発明に含まれることは明らかであろう。
が本発明の精神および範囲を逸脱することなく変更でき
るものは本発明に含まれることは明らかであろう。
Claims (10)
- 【請求項１】ゲート・ドレイン・ソースおよびチャンネ
ルを有するＦＥＴスイッチングエレメントと、 ドレイン・ソースおよびチヤンネルを有する負荷エレメ
ントであって、該負荷エレメントのソースとドレイン
は、それぞれ前記ＦＥＴスイッチングエレメントのソー
スおよびドレインと一部重なるかまたは重ならないよう
に配置され、その負荷エレメントのチャンネルは、前記
ＦＥＴスイッチングエレメントのチャンネルとはその全
部と重なり、該ＦＥＴスイッチングエレメントのソース
およびドレインとはそれらの少くとも一部と重なるよう
に配置され、該負荷エレメントのソースが前記ＦＥＴス
イッチングエレメントのドレインに接続されている負荷
エレメントと、 前記ＦＥＴスイッチングエレメントが該負荷エレメント
のゲートとして動作し、前記負荷エレメントが該ＦＥＴ
スイッチングエレメントの第２のゲートとして動作する
ように、該ＦＥＴスイッチングエレメントと負荷エレメ
ントを分離する絶縁体層およびこれらを結合する容量と
からなる積層型論理ゲート。 - 【請求項２】前記スイッチングエレメントのゲートに接
続された入力、および 前記スイッチングエレメントのドレインおよび前記負荷
エレメントのソースに接続された出力をさらに備えたこ
とを特徴とする前記請求の範囲第１項記載の積層型論理
ゲート。 - 【請求項３】前記負荷エレメントのドレインをバイアス
電圧に接続するための手段をさらに備えたことを特徴と
する前記請求の範囲第２項記載の積層型論理ゲート。 - 【請求項４】前記負荷エレメントのチャンネルは、該Ｆ
ＥＴスイッチングエレメントの０に近いドレイン電圧Ｖ
ｄに対して該チャンネルの一方の端部が完全に空にな
り、バイアス電圧に近いＶｄに対しては該チャンネルの
反対の端部が完全に空になり、Ｖｄの中間の大きさの値
に対しては、該チャンネルの全長にわたって一部が空に
なるようなキャリアの濃度をもつようにしたことを特徴
とする前記請求の範囲第３項記載の積層型論理ゲート。 - 【請求項５】前記ＦＥＴスイッチングエレメントはエン
ハンスメントモードのＦＥＴであることを特徴とする前
記請求の範囲第１項記載の積層型論理ゲート。 - 【請求項６】前記ＦＥＴスイッチングエレメントがノー
マリオン(normally on) のＦＥＴであることを特徴とす
る前記請求の範囲第１項記載の積層型論理ゲート。 - 【請求項７】第１の半導体層と、 該第１の半導体層の下に置かれた第２の半導体層と、 該第１および第２の半導体層の間に置かれた絶縁体層
と、 該第１の半導体層の中に形成されたＦＥＴであって、該
ＦＥＴがゲート・ソース・ドレインおよび該ソースとド
レインの間にチャンネルを有するＦＥＴと、 前記第２の半導体層の中に形成された負荷エレメントで
あって、該負荷エレメントがソース、ドレインおよび該
ソースとドレインの間に形成されたチャンネルをもち、
該負荷エレメントのソースとドレインは、それぞれ前記
ＦＥＴのソースおよびドレインと一部重なるかまたは重
ならないように配置され、その負荷エレメントのチャン
ネルは、前記ＦＥＴのチャンネルとはその全部と重な
り、該ＦＥＴのソースおよびドレインとはそれらの少く
とも一部と重なるように配置され、該負荷エレメントの
ソースは該ＦＥＴのドレインに接続され、該負荷エレン
メントは容量的に該ＦＥＴに結合され、これによって該
ＦＥＴのチャンネルが負荷エレメントのためのゲートと
して動作し、該負荷エレメントはＦＥＴのための第２の
ゲートとして動作するようにした前記負荷エレメントか
らなる積層型論理ゲート。 - 【請求項８】前記ＦＥＴのゲートに接続された入力、お
よび 前記ＦＥＴのドレインに接続された出力とをさらに備え
たことを特徴とする前記請求の範囲第７項記載の積層型
論理ゲート。 - 【請求項９】前記負荷エレメントのドレインをバイアス
電圧に接続するための手段をさらに備えたことを特徴と
する前記請求の範囲第８項記載の積層型論理ゲート。 - 【請求項１０】前記負荷エレメントのソースがＦＥＴの
ソースの下側に配置されていることを特徴とする前記請
求の範囲第７項記載の積層型論理ゲート。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/666,897 US4593300A (en) | 1984-10-31 | 1984-10-31 | Folded logic gate |
| US666897 | 1984-10-31 | ||
| PCT/US1985/001906 WO1986002778A1 (en) | 1984-10-31 | 1985-10-04 | Folded logic gate |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62500696A JPS62500696A (ja) | 1987-03-19 |
| JPH0624246B2 true JPH0624246B2 (ja) | 1994-03-30 |
Family
ID=24675961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60504546A Expired - Lifetime JPH0624246B2 (ja) | 1984-10-31 | 1985-10-04 | 積層型論理ゲート |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4593300A (ja) |
| EP (1) | EP0200747A4 (ja) |
| JP (1) | JPH0624246B2 (ja) |
| WO (1) | WO1986002778A1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4821093A (en) * | 1986-08-18 | 1989-04-11 | The United States Of America As Represented By The Secretary Of The Army | Dual channel high electron mobility field effect transistor |
| SE464949B (sv) * | 1989-11-09 | 1991-07-01 | Asea Brown Boveri | Halvledarswitch |
| SE513283C2 (sv) * | 1996-07-26 | 2000-08-14 | Ericsson Telefon Ab L M | MOS-transistorstruktur med utsträckt driftregion |
| US11309412B1 (en) * | 2017-05-17 | 2022-04-19 | Northrop Grumman Systems Corporation | Shifting the pinch-off voltage of an InP high electron mobility transistor with a metal ring |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2503864C3 (de) * | 1975-01-30 | 1981-09-24 | Siemens AG, 1000 Berlin und 8000 München | Halbleiterbauelement |
| US4476475A (en) * | 1982-11-19 | 1984-10-09 | Northern Telecom Limited | Stacked MOS transistor |
| US4554572A (en) * | 1983-06-17 | 1985-11-19 | Texas Instruments Incorporated | Self-aligned stacked CMOS |
| US4502202A (en) * | 1983-06-17 | 1985-03-05 | Texas Instruments Incorporated | Method for fabricating overlaid device in stacked CMOS |
-
1984
- 1984-10-31 US US06/666,897 patent/US4593300A/en not_active Expired - Fee Related
-
1985
- 1985-10-04 EP EP19850905160 patent/EP0200747A4/en not_active Withdrawn
- 1985-10-04 JP JP60504546A patent/JPH0624246B2/ja not_active Expired - Lifetime
- 1985-10-04 WO PCT/US1985/001906 patent/WO1986002778A1/en not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| US4593300A (en) | 1986-06-03 |
| JPS62500696A (ja) | 1987-03-19 |
| EP0200747A4 (en) | 1987-03-03 |
| EP0200747A1 (en) | 1986-11-12 |
| WO1986002778A1 (en) | 1986-05-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5808344A (en) | Single-transistor logic and CMOS inverters | |
| US4242595A (en) | Tunnel diode load for ultra-fast low power switching circuits | |
| US4701642A (en) | BICMOS binary logic circuits | |
| JP2773474B2 (ja) | 半導体装置 | |
| US4994886A (en) | Composite MOS transistor and application to a free-wheel diode | |
| US4816705A (en) | Bi-CMOS logic circuit | |
| EP0222369B1 (en) | Gate circuit | |
| GB1595143A (en) | Fet inverter circuits | |
| US4907045A (en) | Resonant-tunneling functional device using multiple negative differential resistances | |
| JP2746771B2 (ja) | 半導体装置 | |
| US5374862A (en) | Super buffer and DCFL circuits with Schottky barrier diode | |
| JPH0624246B2 (ja) | 積層型論理ゲート | |
| US5336949A (en) | Logic circuit with enhancement type FET and Schottky gate | |
| JPS6312392B2 (ja) | ||
| JPH07161965A (ja) | 半導体装置及び多値論理回路 | |
| US4713676A (en) | Logic circuit arrangement with field effect transistors matched thereto | |
| JP2000516769A (ja) | 超低電力―遅延積ｎｎｎ／ｐｐｐロジック装置 | |
| JPH01817A (ja) | 論理回路 | |
| Shur | Folded gate—A novel logic gate structure | |
| US6064263A (en) | DTCMOS differential amplifier | |
| US3959807A (en) | Planar transferred electron device with integral nonlinear load resistor | |
| JP3280558B2 (ja) | 半導体装置 | |
| Prost et al. | InP-based HFETs and RTDs for high speed digital circuitry | |
| JPH0730130A (ja) | 微分負性抵抗ダイオードとスタティックメモリー | |
| WATANABE et al. | Monolithic integration of resonant tunneling diode and HEMT for low-voltage, low-power digital circuits |