KR20200101494A - 나노선 트랜지스터 및 이를 포함하는 다치 논리 소자 - Google Patents

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KR20200101494A
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Abstract

나노선 트랜지스터 및 이를 포함하는 다치 논리 소자가 개시된다. 나노선 트랜지스터는 직경 30 nm 내지 100 nm인 원기둥 형태이고, 불순물이 도핑된 나노선 코어, 나노선 코어의 외부에 위치하는 전자트랩층 및 전자트랩층의 외부에 위치하는 게이트를 포함한다.

Description

나노선 트랜지스터 및 이를 포함하는 다치 논리 소자{NANOWIRE TRANSISTOR AND MULTI VALUE LOGIC DEVICE INCLUDED THEREIN}
본 개시는 나노선 트랜지스터 및 이를 포함하는 다치 논리 소자에 관한 것으로, 더욱 상세하게는 멀티 레벨 값을 출력하는 나노선 트랜지스터 및 이를 포함하는 다치 논리 소자에 관한 것이다.
전자 기기의 전력소모를 최소화하면서 성능을 향상시키기 위해 소자의 빠른 스위칭 속도, 양의 문턱 전압 및 회로 소형화 등의 요소가 중요하다. 그러나 반도체의 물리적인 한계에 부딪히면서 기존의 2진 논리 연산을 하는 반도체 소자가 아닌 3진 이상의 논리 연산을 하는 다치 논리 소자에 대한 연구가 활발하게 진행되고 있으며 이를 위해서는 negative transconductance(NT) 혹은 negative differential resistance(NDR) 동작이 요구된다. 하지만 발표된 대부분의 소자들은 수십 K의 저온에서만 NDR 동작이 가능하여 상용화에 큰 어려움을 겪고 있다. 또한, 기존의 다치 논리 소자는 2개의 포트를 가지는 다이오드 기반의 소자여서 회로 및 시스템 구성이 복잡하고 커질 수 있는 단점이 존재한다.
따라서, 상온에서 NT 동작을 하며 3개의 포트를 가지는 소자에 대한 필요성이 존재한다.
본 개시는 상술한 문제점을 해결하기 위한 것으로, 본 개시의 목적은 상온에서 NT 동작을 수행하고, 3개의 포트를 가지는 나노선 트랜지스터 및 이를 포함하는 다치 논리 소자를 제공하는 것이다.
본 개시의 일 실시 예에 따른 나노선 트랜지스터는 직경 30 nm 내지 100 nm인 원기둥 형태이고, 불순물이 도핑된 나노선 코어. 상기 나노선 코어의 외부에 위치하는 전자트랩층 및 상기 전자트랩층의 외부에 위치하는 게이트를 포함한다.
그리고, 상기 나노선 코어는 GaN, SiGe, Si 또는 GaAs이고, 상기 전자트랩층은 SiO2, HfO2, SiN 또는 Al2O3일 수 있다.
한편, 상기 나노선 코어에 흐르는 전류는 상기 게이트에 상기 나노선 코어의 바디 전류가 흐르는 제1 문턱 전압보다 큰 전압이 인가되는 경우, 상기 인가되는 전압의 증가에 따라 증가할 수 있다.
그리고, 상기 나노선 코어에 흐르는 전류는 상기 게이트에 플랫 밴드(flat band) 전압보다 큰 전압이 인가되는 경우, 상기 나노선 코어의 전자가 상기 전자트랩층에 포획되고, 상기 전자의 포획에 따라 상기 나노선 코어의 표면 전류가 흐르는 제2 문턱 전압이 기 설정된 크기만큼 증가하여 상기 인가되는 전압의 증가에 따라 감소할 수 있다.
또한, 상기 나노선 코어에 흐르는 전류는 상기 게이트에 상기 제2 문턱 전압보다 큰 전압이 인가되는 경우, 상기 인가되는 전압의 증가에 따라 다시 증가할 수 있다.
한편, 나노선 트랜지스터는 상기 나노선 코어와 상기 전자트랩층 사이에 위치하는 터널링 산화막층 및 상기 전자트랩층과 상기 게이트 사이에 위치하는 게이트 유전체층을 더 포함할 수 있다.
그리고, 상기 터널링 산화막층은 Al2O3이고, 상기 게이트 유전체층은 SiO2일 수 있다.
본 개시의 일 실시 예에 따른 다치 논리 소자는 상술한 나노선 트랜지스터를 포함하고, 상기 나노선 트랜지스터는 상기 게이트에 인가되는 전압이 바디 전류가 흐르는 제1 문턱 전압 영역인 경우 제1 디지털 값에 대응되는 제1 범위의 전압 값을 출력하고, 나노선 코어의 표면 전류가 흐르는 제2 문턱 전압 영역인 경우 제2 디지털 값에 대응되는 제2 범위의 전압 값을 출력하며, 최대 인가전압 영역인 경우 제3 디지털 값에 대응되는 제3 범위의 전압 값을 출력한다.
이상 설명한 바와 같이, 본 개시의 다양한 실시 예에 따르면, 나노선 트랜지스터는 3개의 포트를 가지고, 상온에서 NT 동작을 수행할 수 있다.
그리고, 나노선 트랜지스터를 포함하는 다치 논리 소자는 상온에서 멀티 레벨 값을 출력할 수 있다.
또한, 나노선 트랜지스터 및 이를 포함하는 다치 논리 소자는 회로 및 시스템의 구성을 단순화할 수 있고, 부품 실장의 집적도를 높일 수 있다.
본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해 될 수 있을 것이다.
도 1a는 본 개시의 일 실시 예에 따른 나노선 트랜지스터를 나타내는 도면이다.
도 1b는 본 개시의 일 실시 예에 따른 오프상태의 드레인 전류와 게이트 전압 간의 관계를 나타내는 도면이다.
도 2a는 본 개시의 일 실시 예에 따른 바디 전류가 흐르는 문턱 전압(threshold voltage) 이상에서 나노선 트랜지스터의 동작을 설명하는 도면이다.
도 2b는 본 개시의 일 실시 예에 따른 바디 전류가 흐르는 문턱 전압 이상에서 드레인 전류와 게이트 전압 간의 관계를 나타내는 도면이다.
도 3a는 본 개시의 일 실시 예에 따른 플랫 밴드(flat band) 전압 부근에서 나노선 트랜지스터의 동작을 설명하는 도면이다.
도 3b는 본 개시의 일 실시 예에 따른 플랫 밴드 전압 부근에서 드레인 전류와 게이트 전압 간의 관계를 나타내는 도면이다.
도 4a는 본 개시의 일 실시 예에 따른 플랫 밴드 전압 이상에서 나노선 트랜지스터의 동작을 설명하는 도면이다.
도 4b는 본 개시의 일 실시 예에 따른 플랫 밴드 전압 이상에서 드레인 전류와 게이트 전압 간의 관계를 나타내는 도면이다.
도 5a는 본 개시의 일 실시 예에 따른 표면 전류가 흐르는 문턱 전압 이상에서 나노선 트랜지스터의 동작을 설명하는 도면이다.
도 5b는 본 개시의 일 실시 예에 따른 표면 전류가 흐르는 문턱 전압 이상에서 드레인 전류와 게이트 전압 간의 관계를 나타내는 도면이다.
도 6은 본 개시의 다른 실시 예에 따른 나노선 트랜지스터를 설명하는 도면이다.
도 7a는 본 개시의 일 실시 예에 따른 다치 논리 소자의 회로를 나타내는 도면이다.
도 7b는 본 개시의 일 실시 예에 따른 다치 논리 소자의 동작을 설명하는 도면이다.
이하에서는 첨부된 도면을 참조하여 다양한 실시 예를 보다 상세하게 설명한다. 본 명세서에 기재된 실시 예는 다양하게 변형될 수 있다. 특정한 실시 예가 도면에서 묘사되고 상세한 설명에서 자세하게 설명될 수 있다. 그러나, 첨부된 도면에 개시된 특정한 실시 예는 다양한 실시 예를 쉽게 이해하도록 하기 위한 것일 뿐이다. 따라서, 첨부된 도면에 개시된 특정 실시 예에 의해 기술적 사상이 제한되는 것은 아니며, 발명의 사상 및 기술 범위에 포함되는 모든 균등물 또는 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 이러한 구성요소들은 상술한 용어에 의해 한정되지는 않는다. 상술한 용어는 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 명세서에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
그 밖에도, 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그에 대한 상세한 설명은 축약하거나 생략한다. 한편, 각 실시 예는 독립적으로 구현되거나 동작될 수도 있지만, 각 실시 예는 조합되어 구현되거나 동작될 수도 있다.
도 1a는 본 개시의 일 실시 예에 따른 나노선 트랜지스터를 나타내는 도면이다.
도 1a를 참조하면, 나노선 트랜지스터(100)는 나노선 코어(110), 전자트랩층(120) 및 게이트(130)를 포함한다.
나노선 코어(110)는 직경이 약 100nm 이하의 원기둥 형태로 형성될 수 있다. 일 실시 예로서, 나노선 코어(110)는 직경이 약 30 nm 내지 100 nm인 원기둥 형태로 형성될 수 있다. 예를 들어, 나노선 코어(110)는 나노선 코어(110) 물질을 직경이 대략 수 um인 원기둥 형태로 형성하는 건식 식각 공정과 수 um인 원기둥 형태의 물질을 직경이 약 30 nm 내지 100 nm인 나노선 코어로 형성하는 습식 식각 공정을 통해 만들어질 수 있다. 일 실시 예로서, 나노선 코어(110)는 GaN, SiGe, Si 또는 GaAs 등일 수 있지만, 대부분의 반도체 물질로 구현될 수 있다.
그리고, 나노선 코어(110)에는 불순물이 도핑될 수 있다. 예를 들어, 불순물은 3족 원소일 수 있고, 5족 원소일 수 있다. 나노선 코어(110)에 도핑되는 불순물이 3족 원소인 경우 나노선 코어(110)는 p 타입일 수 있고, 도핑되는 불순물이 5족 원소인 경우 나노선 코어(110)는 n 타입일 수 있다. 설명의 편의를 위해 아래에서는 5족 원소로 도핑된 나노선 코어(110)(n 타입 나노선 코어)인 예로 설명한다.
나노선 코어(110) 외부에는 전자트랩층(120)이 배치된다. 전자트랩층(120)은 나노선 코어(110)를 감싼 형태로 형성될 수 있다. 예를 들어, 전자트랩층(120)은 SiO2, HfO2, SiN 또는 Al2O3 등일 수 있다. 전자트랩층(120)은 일정한 조건에서 나노선 코어(110) 내부의 전자를 포획하는 역할을 수행할 수 있다. 전자트랩층(120)이 나노선 코어(110) 내부의 전자를 포획함으로써 나노선 트랜지스터(100)는 NT(negative transconductance) 동작을 수행할 수 있고, 복수의 값을 가지는 다치 논리 소자(multi-valued logic device)를 구현할 수 있다. 나노선 트랜지스터(100)의 구체적인 동작은 아래에서 자세히 설명한다.
전자트랩층(120)의 외부에는 게이트(130)가 배치된다. 게이트(130)는 전자트랩층(120)을 감싼 형태로 형성될 수 있다. 예를 들어, 게이트(130)는 Cu, Cr, Mo, Ag, Au, Pt, Ti, Sn, Zn, Al 또는 이들의 합금일 수 있다. 게이트(130)에 전압이 인가됨에 따라 나노선 트랜지스터(100)의 나노선 코어(110)에 전류가 흐를 수 있다.
한편, 도 1에서는 도시되지 않았으나 나노선 코어(110)의 양 끝단에는 드레인 및 소스가 형성될 수 있다.
아래에서는 게이트(130)에 인가되는 전압에 따른 나노선 트랜지스터(100)의 동작에 대해 설명한다.
도 1b는 본 개시의 일 실시 예에 따른 오프상태의 드레인 전류와 게이트 전압 간의 관계를 나타내는 도면이다.
게이트에 전압이 인가되지 않거나 게이트에 바디 전류가 흐르는 제1 문턱 전압 이하의 전압이 게이트에 인가되는 경우, 나노선 코어의 바디에는 전류가 흐르지 않는다. 즉, 도 1b에 도시된 바와 같이 제1 문턱 전압 이하에서 드레인 전류는 0일 수 있다.
제1 문턱 전압은 반도체 물질이 도핑농도, 나노선 직경 및 반도체 물질의 전자친화도와 게이트의 일함수 등에 따라 달라질 수 있다. 일 실시 예로서, 도핑농도 1016 cm-3, 직경 50 nm, Cr 게이트(일함수 4.5 eV)인 경우, GaN 나노선 코어(전자친화도 4.1 eV)의 제1 문턱 전압은 약 ~ 0.9 내지 1 V 정도일 수 있고, SiGe 나노선 코어(전자친화도 4.05 eV)의 제1 문턱 전압은 약 0.95 내지 1.05 V 정도일 수 있다. 그리고, Si 나노선 코어(전자친화도 4.05 eV)의 제1 문턱 전압은 약 1.05 V 정도이고, GaAs 나노선 코어(전자친화도 4.07 eV)의 제1 문턱 전압은 약 1.03 V 정도일 수 있다.
게이트에 제1 문턱 전압 이상의 전압이 인가되면 드레인에 전류가 흐를 수 있다.
도 2a는 본 개시의 일 실시 예에 따른 바디 전류가 흐르는 문턱 전압(threshold voltage) 이상에서 나노선 트랜지스터의 동작을 설명하는 도면이고, 도 2b는 본 개시의 일 실시 예에 따른 바디 전류가 흐르는 문턱 전압 이상에서 드레인 전류와 게이트 전압 간의 관계를 나타내는 도면이다. 아래에서는 도 2a 및 도 2b를 참조하여 설명한다.
나노선 코어(110)는 오프 상태에서 전체 영역이 공핍 영역일 수 있다. 바디 전류가 흐르는 제1 문턱 전압(Vtb) 이상의 전압이 게이트(130)에 인가되면, 나노선 코어(110)에는 바디 전류(11)가 흐르기 시작할 수 있다.
게이트(130)에 제1 문턱 전압(Vtb) 이상의 전압이 인가되고 게이트(130)에 인가되는 전압이 점차 증가되는 경우, 도 2a에 도시된 바와 같이 나노선 코어(110)의 공핍 영역이 점차 줄어들면서 바디 전류(11)가 증가할 수 있다.
즉, 게이트 전압이 제1 문턱 전압(Vtb) 이상인 영역에서 드레인 전류(ID)는 인가되는 게이트 전압에 비례하여 증가할 수 있다. 드레인 전류(ID)는 게이트(130)에 인가되는 전압이 플랫 밴드 전압(또는, 일반적인 상태에서 표면 전류가 흐르는 문턱 전압)(Vts)이 될 때까지 증가할 수 있다.
도 3a는 본 개시의 일 실시 예에 따른 플랫 밴드(flat band) 전압 부근에서 나노선 트랜지스터의 동작을 설명하는 도면이고, 도 3b는 본 개시의 일 실시 예에 따른 플랫 밴드 전압 부근에서 드레인 전류(ID)와 게이트 전압(VG) 간의 관계를 나타내는 도면이다. 아래에서는 도 3a 및 도 3b를 참조하여 설명한다.
상술한 바와 같이, 제1 문턱 전압(Vtb) 이상인 영역에서 게이트에 인가되는 전압이 증가되면, 나노선 코어의 공핍 영역이 줄어들면서 게이트 인가 전압에 비례하여 바디 전류(11)가 증가할 수 있다. 바디 전류(11)는 나노선 코어의 공핍 영역이 모두 없어질 때까지 증가할 수 있다. 나노선 코어의 공핍 영역이 모두 없어지는 시점에 바디 전류(11)는 최대가 되고, 바디 전류(11)가 최대가 되는 게이트 전압(VG)은 플랫 밴드(flat band) 전압일 수 있다.
즉, 드레인 전류(ID)는 게이트에 인가되는 전압이 플랫 밴드 전압이 될 때까지 증가할 수 있다. 그리고, 게이트에 인가되는 전압이 플랫 밴드 전압 이상인 경우, 드레인 전류(ID)는 감소할 수 있다.
도 4a는 본 개시의 일 실시 예에 따른 플랫 밴드 전압 이상에서 나노선 트랜지스터의 동작을 설명하는 도면이고, 도 4b는 본 개시의 일 실시 예에 따른 플랫 밴드 전압 이상에서 드레인 전류와 게이트 전압 간의 관계를 나타내는 도면이다. 아래에서는 도 4a 및 도 4b를 참조하여 설명한다.
게이트에 인가되는 전압이 플랫 밴드 전압 이상인 경우, 나노선 코어 내부의 전자(1)는 전자트랩층(120)에 포획될 수 있다. 나노선 코어 내부 전자(1)의 포획은 나노선 코어의 표면 전류가 흐르는 문턱 전압(Vts)을 증가시키고, 전자이동도를 감소시키기 때문에 드레인 전류(ID)는 감소할 수 있다. 즉, 게이트에 플랫 밴드 전압 이상의 전압이 인가되는 경우, 나노선 코어 내부의 전자(1)가 전자트랩층에 포획되고, 전자(1)의 포획에 따라 나노선 코어의 표면 전류가 흐르는 문턱 전압(Vts)은 증가하여 새로운 제2 문턱 전압(V'ts)으로 변경될 수 있다. 표면 전류가 흐르는 문턱 전압(Vts)의 증가와 전자이동도의 감소에 따라 드레인 전류(ID)는 감소할 수 있다. 전자트랩층에 전자가 모두 포획된 경우, 드레인 전류는 다시 증가할 수 있다.
도 5a는 본 개시의 일 실시 예에 따른 표면 전류가 흐르는 문턱 전압 이상에서 나노선 트랜지스터의 동작을 설명하는 도면이고, 도 5b는 본 개시의 일 실시 예에 따른 표면 전류가 흐르는 문턱 전압 이상에서 드레인 전류와 게이트 전압 간의 관계를 나타내는 도면이다. 아래에서는 도 5a 및 도 5b를 참조하여 설명한다.
나노선 코어 내부의 전자가 전자트랩층에 포획되는 동안, 전자의 포획에 따라 표면 전류가 흐르는 문턱 전압은 증가하고 전자이동도는 감소하기 때문에 바디 전류(11)는 감소하고 표면 전류는 흐르지 않을 수 있다. 따라서, 전체적인 드레인 전류(ID)도 감소할 수 있다. 즉, 플랫 밴드 전압 이상인 영역에서 게이트 전압(VG)의 증가에 따라 드레인 전류(ID)는 감소할 수 있다.
전자트랩층이 포획할 수 있는 전자를 모두 포획한 경우(전자트랩층의 전자가 포화되는 경우), 드레인 전류(ID)는 다시 증가할 수 있다. 즉, 전자트랩층이 전자를 모두 포획하면 전자트랩층이 더 이상 전자를 포획할 수 없기 때문에 바디 전류의 감소는 멈추고 나노선 코어의 표면 전류가 유도될 수 있다. 따라서, 드레인 전류(ID)는 다시 증가할 수 있다.
도 5b에 도시된 바와 같이, 전자트랩층이 전자를 모두 포획하는 시점은 드레인 전류(ID) 감소 곡선이 증가된 제2 문턱 전압(V'ts)과 드레인 전류(ID)간의 특성 곡선과 만나는 시점일 수 있다.
지금까지 나노선 코어가 n 타입인 경우를 중심으로 설명하였으나, 나노선 코어가 p 타입인 경우에도 나노선 트랜지스터는 상술한 동작과 유사하게 동작할 수 있다. 즉, 나노선 코어가 p 타입일 때, 게이트 전압을 (-) 방향으로 증가시키면서 인가해 주는 경우, 나노선 트랜지스터는 상술한 동작과 유사하게 동작할 수 있다.
일반적인 트랜지스터는 문턱 전압 이상에서 게이트 전압에 비례하여 포화될 때까지 드레인 전류가 증가하는 특성을 나타낸다. 따라서, 일반적인 트랜지스터를 포함하는 논리 소자는 문턱 전압 영역에서 제1 값, 포화 영역에서 제2 값만을 출력할 수 있다. 논리 소자가 3개 이상의 논리 값을 출력하기 위해서는 본 개시의 상술한 바와 같이, 게이트 전압이 증가하더라도 일정 범위 내에서 드레인 전류가 유지되는 구간이 필요하다. 즉, 다치 논리 소자가 구현되기 위해서는 반도체 소자는 상술한 NT(negative transconductance) 동작을 수행해야 한다.
지금까지 NDR(egative differential resistance) 동작을 수행함으로써 다치 논리 소자를 구현할 수 있는 반도체 소자에 대한 연구가 진행되었다. 그러나, 기존 반도체 소자는 2개의 포트를 가지는 다이오드 기반의 소자이기 때문에 회로 및 시스템 구성이 복잡하고 커질 수 있는 단점을 가지고 있지만, 본 개시는 3개의 포트를 가지는 트랜지스터이기 때문에 회로 및 시스템을 간편하게 구성할 수 있는 장점이 있다.
또한, 기존의 반도체 소자는 상온에서 NDR/NT 동작을 수행할 수 없었다. 그러나, 본 개시의 나노선 트랜지스터는 나노선 형태로 구현되고 나노선 코어의 직경이 약 30 nm 내지 100 nm로 형성됨으로써 상온에서 NT 동작을 수행할 수 있다.
한편, 나노선 트랜지스터는 다른 구조로 형성될 수도 있다.
도 6은 본 개시의 다른 실시 예에 따른 나노선 트랜지스터를 설명하는 도면이다.
도 6을 참조하면, 다른 실시 예에 따른 나노선 트랜지스터(100a)가 도시되어 있다. 나노선 트랜지스터(100a)는 나노선 코어(110), 터널링 산화막층(140), 전자트랩층(120), 게이트 유전체층(150) 및 게이트(130)를 포함할 수 있다.
나노선 코어(110)는 직경이 약 30 nm 내지 100 nm인 원기둥 형태로 형성된다. 그리고, 나노선 코어(110)에는 불순물이 도핑될 수 있다. 예를 들어, 불순물은 3족 원소일 수 있고, 5족 원소일 수 있다. 나노선 코어(110)에 도핑되는 불순물이 3족 원소인 경우 나노선 코어(110)는 p 타입일 수 있고, 도핑되는 불순물이 5족 원소인 경우 나노선 코어(110)는 n 타입일 수 있다. 그리고, 나노선 코어(110)는 GaN, SiGe, Si 또는 GaAs일 수 있다.
터널링 산화막층(140)은 나노선 코어(110)를 감싼 형태로 형성될 수 있다. 예를 들어, 터널링 산화막층(140)은 SiO2를 포함하는 실리콘반도체에서 사용되는 물질 중 적어도 하나로 구현될 수 있다. 터널링 산화막층(140)은 나노선 코어(110)와 전자트랩층(120)을 전기적으로 차단시키는 역할을 수행할 수 있다.
전자트랩층(120)은 터널링 산화막층(140)을 감싼 형태로 형성될 수 있다. 예를 들어, 전자트랩층(120)은 Al2O3일 수 있다. 전자트랩층(120)은 일정한 조건에서 나노선 코어(110) 내부의 전자를 포획하는 역할을 수행할 수 있다. 전자트랩층(120)이 나노선 코어(110) 내부의 전자를 포획함으로써 나노선 트랜지스터(100a)는 NT(negative transconductance) 동작을 수행할 수 있고, 복수의 값을 가지는 다치 논리 소자(multi-valued logic device)를 구현할 수 있다.
게이트 유전체층(150)은 전자트랩층(120)을 감싼 형태로 형성될 수 있다. 예를 들어, 게이트 유전체층(150)은 SiO2일 수 있다.
게이트(130)는 게이트 유전체층(150)을 감싼 형태로 형성될 수 있다. 예를 들어, 게이트(130)는 Cr, Mo 또는 Al일 수 있다. 게이트(130)에 전압이 인가됨에 따라 나노선 트랜지스터(100a)의 나노선 코어(110)에 전류가 흐를 수 있다.
상술한 바와 유사하게 바디 전류가 흐르는 제1 문턱 전압(Vtb) 이상의 전압이 게이트(130)에 인가되는 경우, 플랫 전압까지 게이트 인가 전압에 따라 드레인 전류는 증가할 수 있다. 플랫 전압 이상의 전압 영역에서 게이트 인가 전압이 증가되는 경우, 나노선 코어 내부의 전자(1)가 전자트랩층(120)에 포획되면서 드레인 전류는 감소할 수 있다. 전자의 포획에 따라 표면 전류가 흐르는 제2 문턱 전압(Vts)은 증가할 수 있다. 증가된 제2 문턱 전압(V'ts) 이상의 전압 영역에서 게이트 인가 전압이 증가되는 경우, 드레인 전류는 다시 증가할 수 있다.
상술한 다양한 실시 예의 나노선 트랜지스터를 이용하여 다치 논리 소자가 구현될 수 있다.
도 7a는 본 개시의 일 실시 예에 따른 다치 논리 소자의 회로를 나타내는 도면이고, 도 7b는 본 개시의 일 실시 예에 따른 다치 논리 소자의 동작을 설명하는 도면이다. 도 7a 및 도 7b를 참조하여 설명한다.
도 7a를 참조하면 본 개시의 나노선 트랜지스터(100)를 포함하는 인버터 회로가 도시되어 있다. 도 7a에 도시된 바와 같이, 나노선 트랜지스터(100)의 드레인은 VDD와 연결되고, 소스는 그라운드와 연결될 수 있다. 그리고, 게이트에 인가되는 입력 전압(VIN)에 따라 출력 전압(VOUT)이 출력되고, 출력 전압 값에 따라 논리 값이 식별될 수 있다.
상술한 바와 같이, 본 개시의 나노선 트랜지스터(100)는 NT 동작을 수행할 수 있고, 나노선 트랜지스터(100)를 포함하는 논리 소자는 NT 동작에 대응하는 값을 출력할 수 있다.
일 실시 예로서, 도 7b에 도시된 바와 같이, 입력 전압이 약 0 내지 1 V인 경우, 인버터는 약 0.8 내지 1 V를 출력할 수 있다. 논리 소자에서 입력 전압 약 0 내지 1 V는 입력 논리값 0에 대응되고, 출력 전압 약 0.8 내지 1 V는 출력 논리값 2에 대응될 수 있다. 입력 전압이 약 1 내지 3 V인 경우, 인버터는 약 0.4 내지 0.8 V를 출력할 수 있다. 논리 소자에서 입력 전압 약 1 내지 3 V는 입력 논리값 1에 대응되고, 출력 전압 약 0.4 내지 0.8 V는 출력 논리값 1에 대응될 수 있다. 입력 전압이 약 3.5 V 이상인 경우, 인버터는 약 0 내지 0.4 V를 출력할 수 있다. 논리 소자에서 입력 전압 약 3.5 V 이상은 입력 논리값 2에 대응되고, 출력 전압 약 0 내지 0.4 V는 출력 논리값 0에 대응될 수 있다.
다치 논리 소자(100)는 다치 논리 소자(100)에 포함된 나노선 트랜지스터의 게이트에 인가되는 전압에 따라 복수의 값을 논리 값을 출력할 수 있다. 즉, 다치 논리 소자(100)는 인가되는 전압이 바디 전류가 흐르는 제1 문턱 전압 영역(21)인 경우 제1 디지털 값에 대응되는 제1 범위의 전압 값을 출력하고, 나노선 코어의 표면 전류가 흐르는 제2 문턱 전압 영역(22)인 경우 제2 디지털 값에 대응되는 제2 범위의 전압 값을 출력하며, 최대 인가전압 영역(23)인 경우 제3 디지털 값에 대응되는 제3 범위의 전압 값을 출력할 수 있다.
도 7a 내지 도 7b는 인버터의 실시 예를 설명하였으나, 본 개시의 나노선 트랜지스터는 오실레이터, 반사 증폭기 및 메모리(SRAM 및 DRAM) 등의 다양한 분야에도 응용될 수 있다.
또한, 이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.
100, 100a: 나노선 트랜지스터
110: 나노선 코어 120: 전자트랩층
130: 게이트 140: 터널링 산화막층
150: 게이트 유전체층

Claims (8)

  1. 직경 30 nm 내지 100 nm인 원기둥 형태이고, 불순물이 도핑된 나노선 코어;
    상기 나노선 코어의 외부에 위치하는 전자트랩층; 및
    상기 전자트랩층의 외부에 위치하는 게이트;를 포함하는 나노선 트랜지스터.
  2. 제1항에 있어서,
    상기 나노선 코어는 GaN, SiGe, Si 또는 GaAs이고,
    상기 전자트랩층은 SiO2, HfO2, SiN 또는 Al2O3인, 나노선 트랜지스터.
  3. 제1항에 있어서,
    상기 나노선 코어에 흐르는 전류는,
    상기 게이트에 상기 나노선 코어의 바디 전류가 흐르는 제1 문턱 전압보다 큰 전압이 인가되는 경우, 상기 인가되는 전압의 증가에 따라 증가하는, 나노선 트랜지스터.
  4. 제3항에 있어서,
    상기 나노선 코어에 흐르는 전류는,
    상기 게이트에 플랫 밴드(flat band) 전압보다 큰 전압이 인가되는 경우, 상기 나노선 코어의 전자가 상기 전자트랩층에 포획되고, 상기 전자의 포획에 따라 상기 나노선 코어의 표면 전류가 흐르는 제2 문턱 전압이 기 설정된 크기만큼 증가하여 상기 인가되는 전압의 증가에 따라 감소하는, 나노선 트랜지스터.
  5. 제4항에 있어서,
    상기 나노선 코어에 흐르는 전류는,
    상기 게이트에 상기 제2 문턱 전압보다 큰 전압이 인가되는 경우, 상기 인가되는 전압의 증가에 따라 다시 증가하는, 나노선 트랜지스터.
  6. 제1항에 있어서,
    상기 나노선 코어와 상기 전자트랩층 사이에 위치하는 터널링 산화막층; 및
    상기 전자트랩층과 상기 게이트 사이에 위치하는 게이트 유전체층;을 더 포함하는 나노선 트랜지스터.
  7. 제6항에 있어서,
    상기 터널링 산화막층은 Al2O3이고,
    상기 게이트 유전체층은 SiO2인, 나노선 트랜지스터.
  8. 제1항의 나노선 트랜지스터;를 포함하고,
    상기 나노선 트랜지스터는,
    상기 게이트에 인가되는 전압이 바디 전류가 흐르는 제1 문턱 전압 영역인 경우 제1 디지털 값에 대응되는 제1 범위의 전압 값을 출력하고, 나노선 코어의 표면 전류가 흐르는 제2 문턱 전압 영역인 경우 제2 디지털 값에 대응되는 제2 범위의 전압 값을 출력하며, 최대 인가전압 영역인 경우 제3 디지털 값에 대응되는 제3 범위의 전압 값을 출력하는, 다치 논리 소자.
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