JPS5989465A - タ−ンオフ能力を有するサイリスタ - Google Patents
タ−ンオフ能力を有するサイリスタInfo
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- JPS5989465A JPS5989465A JP18322783A JP18322783A JPS5989465A JP S5989465 A JPS5989465 A JP S5989465A JP 18322783 A JP18322783 A JP 18322783A JP 18322783 A JP18322783 A JP 18322783A JP S5989465 A JPS5989465 A JP S5989465A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7404—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device
- H01L29/742—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device the device being a field effect transistor
-
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- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
- H01L29/745—Gate-turn-off devices with turn-off by field effect
- H01L29/7455—Gate-turn-off devices with turn-off by field effect produced by an insulated gate structure
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
関連出願の説明
本発明は、いずれもヴイー・エイ・ケイ・テンプル（Ｖ
、 Ａ、 Ｋ、 Ｔｅｍｐｌｅ ） （Ｄ名Ｉで提出サ
レかつ本発明の譲受人に譲渡された１９８２年６月２４
日付の米国特許出願第３９１６２０号、１９連するもの
である。上記特許出願の開示内容（よ弓ｉ用によって本
明細書中に併合されるものとする。
、 Ａ、 Ｋ、 Ｔｅｍｐｌｅ ） （Ｄ名Ｉで提出サ
レかつ本発明の譲受人に譲渡された１９８２年６月２４
日付の米国特許出願第３９１６２０号、１９連するもの
である。上記特許出願の開示内容（よ弓ｉ用によって本
明細書中に併合されるものとする。
発明の背景
本発明はサイリスタに関するものであって、更に詳しく
言えば、サイリスタのターンオフを容易にするために金
属−酸化物一半導体構造（すなわちＭＯ８構造）を組込
んだサイリスタに関する。
言えば、サイリスタのターンオフを容易にするために金
属−酸化物一半導体構造（すなわちＭＯ８構造）を組込
んだサイリスタに関する。
サイリスタは公知の凹領域（たとえばＰＮＰＮ）半導体
素子であって、陽極および陰極を有している。陽極と陰
極との間に導電率の高い電流路が形成されるとサイリス
タはターンオンし、また両極間の電流路が高い抵抗また
は非導電性を示すようになるとサイリスタはターンオフ
する。通例、サイリスタはＰ＋形（すなわち高ドーパン
ト濃・度のＰ形）エミッタ領域、Ｎ−形（すなわち低ド
ーパント濃度のＮ形）ベース領域、Ｐ形（すなわち基準
ドーパント濃度のＰ形）ベース領域およびＮ＋形エミッ
タ領域を含んでいる。上記の米国特許出願第３９１６２
号明細書中には、「正孔」 （すなわち正孔電流キャリ
ヤ）を素子のＰ形ベース領域から陰極へ輸送することに
よって素子をターンオフさせるためのＭＯＳターンオフ
構造を含んだサイリスタが記載されている。このＭＯＳ
ターンオフ構造が上記のようにして有効に正孔を輸送し
得るのは、それの制御電極が閾値（すなわち、ＭＯＳタ
ーンオフ構造が導通状態から非導通状態への変化または
逆の変化を示す値）を越える電圧でバイアスされている
場合に限られる。換言すれば、かかるＭＯＳターンオフ
構造は常時オフ形のものである。また、上記バイアス電
圧の極性は素子の陰極に対して負であり、従う、て素子
の陽極・陰極間電圧からそれを誘導することは容易でな
い。素子の陽極・陰極間電圧から適当な電圧を誘導する
には、パルス状の負電圧を発生させるための複雑な回路
の使用が通例必要となる。かかる複雑な回路の必要性が
回避できるとすれば、それは望ましいことである。
素子であって、陽極および陰極を有している。陽極と陰
極との間に導電率の高い電流路が形成されるとサイリス
タはターンオンし、また両極間の電流路が高い抵抗また
は非導電性を示すようになるとサイリスタはターンオフ
する。通例、サイリスタはＰ＋形（すなわち高ドーパン
ト濃・度のＰ形）エミッタ領域、Ｎ−形（すなわち低ド
ーパント濃度のＮ形）ベース領域、Ｐ形（すなわち基準
ドーパント濃度のＰ形）ベース領域およびＮ＋形エミッ
タ領域を含んでいる。上記の米国特許出願第３９１６２
号明細書中には、「正孔」 （すなわち正孔電流キャリ
ヤ）を素子のＰ形ベース領域から陰極へ輸送することに
よって素子をターンオフさせるためのＭＯＳターンオフ
構造を含んだサイリスタが記載されている。このＭＯＳ
ターンオフ構造が上記のようにして有効に正孔を輸送し
得るのは、それの制御電極が閾値（すなわち、ＭＯＳタ
ーンオフ構造が導通状態から非導通状態への変化または
逆の変化を示す値）を越える電圧でバイアスされている
場合に限られる。換言すれば、かかるＭＯＳターンオフ
構造は常時オフ形のものである。また、上記バイアス電
圧の極性は素子の陰極に対して負であり、従う、て素子
の陽極・陰極間電圧からそれを誘導することは容易でな
い。素子の陽極・陰極間電圧から適当な電圧を誘導する
には、パルス状の負電圧を発生させるための複雑な回路
の使用が通例必要となる。かかる複雑な回路の必要性が
回避できるとすれば、それは望ましいことである。
ところで、サイリスタに含まれるターンオン構造のゲー
ト電極は、素子のターンオンを達成するために正の電圧
でバイアスしなければならないのが通例である。か、か
るサイリスタがＭＯＳターンオフ構造をも含む場合、タ
ーンオン構造およびＭＯＳターンオフ構造の両方の制御
電極をそれぞれの閾値より高い単一極性（この場合には
正）の電圧でバイアスすることができるとすれば望まし
いことである。
ト電極は、素子のターンオンを達成するために正の電圧
でバイアスしなければならないのが通例である。か、か
るサイリスタがＭＯＳターンオフ構造をも含む場合、タ
ーンオン構造およびＭＯＳターンオフ構造の両方の制御
電極をそれぞれの閾値より高い単一極性（この場合には
正）の電圧でバイアスすることができるとすれば望まし
いことである。
発明の概要
従って本発明の目的の１つは、ＭＯＳターンオフ構造を
有するサイリスタにおいて、かかるターンオフ構造の制
御電極をサイリスタの陽極・陰極間電圧から容易に誘導
し得る電圧でバイアスすることのできるようなサイリス
タを提供することにある。
有するサイリスタにおいて、かかるターンオフ構造の制
御電極をサイリスタの陽極・陰極間電圧から容易に誘導
し得る電圧でバイアスすることのできるようなサイリス
タを提供することにある。
また、ＭＯＳターンオフ構造およびターンオン構造を有
するサイリスタにおいて、両方の構造の制御電極をそれ
ぞれの閾値より高い単一極性の電圧でバイアスし得るよ
うなサイリスタを提供することも本発明の目的の１つで
ある。
するサイリスタにおいて、両方の構造の制御電極をそれ
ぞれの閾値より高い単一極性の電圧でバイアスし得るよ
うなサイリスタを提供することも本発明の目的の１つで
ある。
本発明の上記目的を達成するため、１つの実施の態様に
従えば、Ｐ＋形エミッタ領域、Ｎ＝形ベース領域、Ｐ形
ベース領域およびＮ＋形エミッタ領域を有する半導体材
料の基板を含んだサイリス夕が提供される。Ｐ＋形エミ
ッタ領域には陽極がオーム接続されてｄ５す、まＩｃ
Ｎ＋形エミッタ領域には陰極がオーム接続されている。
従えば、Ｐ＋形エミッタ領域、Ｎ＝形ベース領域、Ｐ形
ベース領域およびＮ＋形エミッタ領域を有する半導体材
料の基板を含んだサイリス夕が提供される。Ｐ＋形エミ
ッタ領域には陽極がオーム接続されてｄ５す、まＩｃ
Ｎ＋形エミッタ領域には陰極がオーム接続されている。
上記の基板中にはまた、Ｎ＋形エミッタ領域に隣接して
追加のＰ影領域が含まれ、そして陰極とオーム接触を成
している。更に、Ｐ形ベース領域から追加のＰ影領域へ
正孔を輸送するためのＭＯＳターンオフ構造が含まれて
いる。かかるＭＯＳターンオフ構造は常時オン形のもの
であって、素子の陽極・陰極間電圧から容易に誘導し得
る正の電圧によりバイアスして動作させることができる
。
追加のＰ影領域が含まれ、そして陰極とオーム接触を成
している。更に、Ｐ形ベース領域から追加のＰ影領域へ
正孔を輸送するためのＭＯＳターンオフ構造が含まれて
いる。かかるＭＯＳターンオフ構造は常時オン形のもの
であって、素子の陽極・陰極間電圧から容易に誘導し得
る正の電圧によりバイアスして動作させることができる
。
以後、上記のようなサイリスタを簡単にＭＯＳターンオ
フサイリスタ（ＭＯ８ＴＯＴ）と呼ぶことがある。
フサイリスタ（ＭＯ８ＴＯＴ）と呼ぶことがある。
好適な実施の態様の説明
本発明の要旨は前記特許請求の範囲中に詳細かつ明確に
記述されているとは言え、添付の図面を参照しながら以
下の説明を読むことによって本発明は一層良く理解され
るものと信じる。
記述されているとは言え、添付の図面を参照しながら以
下の説明を読むことによって本発明は一層良く理解され
るものと信じる。
先ず第１図を見ると、本発明に基づくオフ形セル（すな
わち、素子をターンオフさせるための手段を具備したセ
ル）１２および１４並びにオン形セル（すなわち、素子
をターンオフさせるための手段を具備したセル）を含む
ＭＯ８ＴＯＴ１０の一部分が断面図によって示されてい
る。完全なＭＯ８ＴＯＴＩＯは多数のオフ形セルおよび
多数のオン形セル（たとえば１６）を含むのであって、
その場合のオフ形セルは互いに同じ構造を有することが
好ましい。オフ形セル１２および１４は上方から見た場
合に円形または長方形を成すのが通例であるのに対し、
オン形セル１６は長方形を成すのが通例であって、（断
面図で見た場合に）狭い幅を有することが好ましい。Ｍ
Ｏ８ＴＯＴＩ Ｏは半導体材料（好ましくはシリコン）
から成る基板１０を含んでいる。図示のごとき好適な実
施例の場合、半導体基板１８はＰ＋形エミッタ領ｊｊ！
！２０、Ｎ−形ベース領域２２、Ｐ形ベース領域２４並
びにＮ＋形エミッタ領域２６および２８を有している。
わち、素子をターンオフさせるための手段を具備したセ
ル）１２および１４並びにオン形セル（すなわち、素子
をターンオフさせるための手段を具備したセル）を含む
ＭＯ８ＴＯＴ１０の一部分が断面図によって示されてい
る。完全なＭＯ８ＴＯＴＩＯは多数のオフ形セルおよび
多数のオン形セル（たとえば１６）を含むのであって、
その場合のオフ形セルは互いに同じ構造を有することが
好ましい。オフ形セル１２および１４は上方から見た場
合に円形または長方形を成すのが通例であるのに対し、
オン形セル１６は長方形を成すのが通例であって、（断
面図で見た場合に）狭い幅を有することが好ましい。Ｍ
Ｏ８ＴＯＴＩ Ｏは半導体材料（好ましくはシリコン）
から成る基板１０を含んでいる。図示のごとき好適な実
施例の場合、半導体基板１８はＰ＋形エミッタ領ｊｊ！
！２０、Ｎ−形ベース領域２２、Ｐ形ベース領域２４並
びにＮ＋形エミッタ領域２６および２８を有している。
領域２０．２２．２４および２６を縦方向に沿って見た
場合、半導体基板１８のドーパント潤度分布は良好なサ
イリスタ性能を生み出すように選定される。実例を挙げ
れば、適当なドーパント）は度分布はニス・エム・セ（
Ｓ、Ｍ、５ｚｅ）著［フィジックス・オフ・セミコンダ
クタ・デバイシズ（ｐ ｈｙｓｉｃｓ ｏｆ ３
ｅｍｉｃｏｎｄｕｃｔｏｒ ［） ｅｖｉｃｅｓ）Ｊ
にューヨーク・ワイリー・インターサイエンス社、１９
６９年）３２２頁の第２（ａ）図中に示されている。Ｍ
Ｏ８ＴＣ）ＴＩ Ｏはまた、Ｐ＋形エミッタ領域２０に
隣接した陽極３２並びにＮ＋形エミッタ領域２４および
２６に隣接した陰極３４をも含んでいる。 □ 当業者には自明の通り、Ｐ形ベース領域２４に十分な強
さの正孔電流が供給されればＭＯ８ＴＯＴ １０はター
ンオンする。これはオン形セル１６の動作によって達成
されるが、それ自体は当業界にＪ５いて公知である。オ
ン形セル１６は、たとえばＰ形ベース領域２４に隣接し
た金属被膜から成るオンゲート３０を含んでいる。（陰
極３４に対して）正の゛重圧でオンゲート３０がバイア
スされた場合、オンゲート３０を通してＰ形ベース領域
２４に正孔電流が供給される。かかる正孔電流が十分に
強ければ、オン形セル１６に近接したヒルが（直近のオ
フ形セル１２および１４から始まって）ターンオンする
。通例はＭＯ８ＴＯＴ１０中のその他のオン形セルがオ
ン形セル１６と一緒に動作するから、ＭＯ８ＴＯＴＩ
Ｏは一層迅速にターンオンする。少なくともＭＯ８ＴＯ
Ｔ１０が通常の構造のオン形セルを含む場合には、オン
ゲート３０をバイアスしてＭＯ８ＴＯＴ１０をターンオ
ンさせるために必要な電圧はＭＯ８ＴＯＴ１０の陽極３
２・陰極３４間電圧から容易に誘導できるので有利であ
る。
場合、半導体基板１８のドーパント潤度分布は良好なサ
イリスタ性能を生み出すように選定される。実例を挙げ
れば、適当なドーパント）は度分布はニス・エム・セ（
Ｓ、Ｍ、５ｚｅ）著［フィジックス・オフ・セミコンダ
クタ・デバイシズ（ｐ ｈｙｓｉｃｓ ｏｆ ３
ｅｍｉｃｏｎｄｕｃｔｏｒ ［） ｅｖｉｃｅｓ）Ｊ
にューヨーク・ワイリー・インターサイエンス社、１９
６９年）３２２頁の第２（ａ）図中に示されている。Ｍ
Ｏ８ＴＣ）ＴＩ Ｏはまた、Ｐ＋形エミッタ領域２０に
隣接した陽極３２並びにＮ＋形エミッタ領域２４および
２６に隣接した陰極３４をも含んでいる。 □ 当業者には自明の通り、Ｐ形ベース領域２４に十分な強
さの正孔電流が供給されればＭＯ８ＴＯＴ １０はター
ンオンする。これはオン形セル１６の動作によって達成
されるが、それ自体は当業界にＪ５いて公知である。オ
ン形セル１６は、たとえばＰ形ベース領域２４に隣接し
た金属被膜から成るオンゲート３０を含んでいる。（陰
極３４に対して）正の゛重圧でオンゲート３０がバイア
スされた場合、オンゲート３０を通してＰ形ベース領域
２４に正孔電流が供給される。かかる正孔電流が十分に
強ければ、オン形セル１６に近接したヒルが（直近のオ
フ形セル１２および１４から始まって）ターンオンする
。通例はＭＯ８ＴＯＴ１０中のその他のオン形セルがオ
ン形セル１６と一緒に動作するから、ＭＯ８ＴＯＴＩ
Ｏは一層迅速にターンオンする。少なくともＭＯ８ＴＯ
Ｔ１０が通常の構造のオン形セルを含む場合には、オン
ゲート３０をバイアスしてＭＯ８ＴＯＴ１０をターンオ
ンさせるために必要な電圧はＭＯ８ＴＯＴ１０の陽極３
２・陰極３４間電圧から容易に誘導できるので有利であ
る。
ＭＯ８ＴＯＴ１０のターンオフが所望される場合には、
Ｐ形ベース領域２４から十分な強さの正孔電流を取出す
ことによってそれが達成される。
Ｐ形ベース領域２４から十分な強さの正孔電流を取出す
ことによってそれが達成される。
オフ形セル１２および１４を動作させれば、Ｐ形ベース
領域２４から正孔電流を取出して陰極３４に導・くこと
ができる。ところで、オフ形セル１２および１４は互い
に同じ構造を有するのが適当であるから、説明を簡単に
するため、以下の記載はもっばらオフ形セル１２のみに
ついて行う。第１図に示される通り、オフ形セル１２の
左半分は右半分と対称的である。それ故、理解を容易に
するため、オフ形セル１２の両半分に現われる部分には
同じ番号が付けである。オフ形セル１２はＰ＋形領領域
３６よびＭＯＳターンオフ構造３８を含んでいる。Ｐ＋
形領領域３６Ｎ十形エミッタ領域２６に隣接し、かつ高
いドーパント濃度を有することによって領域３４とオー
ム接触を成している。
領域２４から正孔電流を取出して陰極３４に導・くこと
ができる。ところで、オフ形セル１２および１４は互い
に同じ構造を有するのが適当であるから、説明を簡単に
するため、以下の記載はもっばらオフ形セル１２のみに
ついて行う。第１図に示される通り、オフ形セル１２の
左半分は右半分と対称的である。それ故、理解を容易に
するため、オフ形セル１２の両半分に現われる部分には
同じ番号が付けである。オフ形セル１２はＰ＋形領領域
３６よびＭＯＳターンオフ構造３８を含んでいる。Ｐ＋
形領領域３６Ｎ十形エミッタ領域２６に隣接し、かつ高
いドーパント濃度を有することによって領域３４とオー
ム接触を成している。
ＭＯＳターンオフ構造３８は、好ましくは高濃度のドー
パントを添加したポリシリコンまたはその他の導電性耐
熱材料からなる制御電極またはオフゲート４０、好まし
くはオフゲート４０の回りにスリーブを形成する半導体
材料の酸化物から成る絶縁層４２、並びに半導体材料か
ら成るＰ影領域４４を含んでいる。Ｐ影領域４４は絶縁
層４２によって覆われており、そしてＰ＋形領領域３６
Ｐ形ベース領域２４とを接続している。従って、ＭＯＳ
ターンオフ構造３８は常時オン形または常時導通形のも
のである。すなわち、正の閾値より低い任意のバイアス
電圧（たとえばＯＶ）がオフゲート４０に印加されてい
る場合、ＭＯＳターンオフ構造３８はオン状態または導
通状態にあるわけで、Ｐ形ベース領域２４からの正孔は
分布電流路４６に沿いながらＰ＋形領領域３６経て陰極
３４へ輸送される。しかるに、オフゲート４０が閾値を
越える正の電圧でバイアスされると、ＭＯＳターンオフ
構造３８はオフ状態に変わる。すなわち、Ｐ影領域４４
は分布電流路４６内の正孔をもはや伝導することができ
なくなり、それによってＭＯ８ＴＯＴＩＯのターンオン
に対する障害が取除かれることになる。
パントを添加したポリシリコンまたはその他の導電性耐
熱材料からなる制御電極またはオフゲート４０、好まし
くはオフゲート４０の回りにスリーブを形成する半導体
材料の酸化物から成る絶縁層４２、並びに半導体材料か
ら成るＰ影領域４４を含んでいる。Ｐ影領域４４は絶縁
層４２によって覆われており、そしてＰ＋形領領域３６
Ｐ形ベース領域２４とを接続している。従って、ＭＯＳ
ターンオフ構造３８は常時オン形または常時導通形のも
のである。すなわち、正の閾値より低い任意のバイアス
電圧（たとえばＯＶ）がオフゲート４０に印加されてい
る場合、ＭＯＳターンオフ構造３８はオン状態または導
通状態にあるわけで、Ｐ形ベース領域２４からの正孔は
分布電流路４６に沿いながらＰ＋形領領域３６経て陰極
３４へ輸送される。しかるに、オフゲート４０が閾値を
越える正の電圧でバイアスされると、ＭＯＳターンオフ
構造３８はオフ状態に変わる。すなわち、Ｐ影領域４４
は分布電流路４６内の正孔をもはや伝導することができ
なくなり、それによってＭＯ８ＴＯＴＩＯのターンオン
に対する障害が取除かれることになる。
Ｐ影領域４４の正孔電流伝導能力が失われることは、第
２図に詳細に示されたＰ影領域４４およびそれの周囲の
構造を考案することによって一層良く理解できる。オフ
ゲート４０が閾値を越える正の電圧でバイアスされた場
合には、絶縁層４２からＮ十形エミッタ領域２６にまで
達しかつオフ形セル１２内にＰ＋形領領域３６包囲する
ような閉鎖ループを形成するＰ影領域４４の縦方向断片
５０中から正孔が除去される結果、電流路４６内の正孔
電流の強さは無視できる程度（たとえばゼロ）にまで低
下する。このようにＭＯＳターンオフ構造３８がオフ状
態にある場合、オフ形セル１２はターンオンさせること
ができる。なお、オフゲート４０をバイアスするために
使用される正の電圧はＭＯ３ＴＯＴ１０の陽極３２・陰
極３４間電圧から容易に誘導できるので有利である。か
がる正の電圧はまたオンゲート３０をバイアスするため
にも使用できるが、その場合には、オンゲート３０に向
かって流れる電流を制限するために限流抵抗器（図示せ
ず）のごとき適当な回路部品を使用することが必要であ
る。
２図に詳細に示されたＰ影領域４４およびそれの周囲の
構造を考案することによって一層良く理解できる。オフ
ゲート４０が閾値を越える正の電圧でバイアスされた場
合には、絶縁層４２からＮ十形エミッタ領域２６にまで
達しかつオフ形セル１２内にＰ＋形領領域３６包囲する
ような閉鎖ループを形成するＰ影領域４４の縦方向断片
５０中から正孔が除去される結果、電流路４６内の正孔
電流の強さは無視できる程度（たとえばゼロ）にまで低
下する。このようにＭＯＳターンオフ構造３８がオフ状
態にある場合、オフ形セル１２はターンオンさせること
ができる。なお、オフゲート４０をバイアスするために
使用される正の電圧はＭＯ３ＴＯＴ１０の陽極３２・陰
極３４間電圧から容易に誘導できるので有利である。か
がる正の電圧はまたオンゲート３０をバイアスするため
にも使用できるが、その場合には、オンゲート３０に向
かって流れる電流を制限するために限流抵抗器（図示せ
ず）のごとき適当な回路部品を使用することが必要であ
る。
転流（すなわち、ＭＯ３ＴＯＴ１０の陽極３２・陰極３
４間電圧の逆転）に頼ることなくＭＯ８ＴＯＴＩＯのタ
ーンオフを達成するためには、分布電流路４６の正孔に
対する電気抵抗が十分に低くなければならない。詳しく
言えば、Ｐ形ベース領域２４とＮ十形エミッタ領域２６
との間のＰＮ接合４８が電流路４６内を俸れる正孔電流
のためにＰＮ接合４８を梠成する半導体材料のエネルギ
ーギャップ電圧（すなわち、シリコンの場合には通例約
１．０Ｖ）の約１／２を越える順方向バイアスを受ける
ことがないようにしなければならないのである。勿論、
ＭＯ８ＴＯＴＩ Ｏ中に含まれるその信金てのオフ形セ
ルの分布電流路に対しても同様な制約が適用される。
４間電圧の逆転）に頼ることなくＭＯ８ＴＯＴＩＯのタ
ーンオフを達成するためには、分布電流路４６の正孔に
対する電気抵抗が十分に低くなければならない。詳しく
言えば、Ｐ形ベース領域２４とＮ十形エミッタ領域２６
との間のＰＮ接合４８が電流路４６内を俸れる正孔電流
のためにＰＮ接合４８を梠成する半導体材料のエネルギ
ーギャップ電圧（すなわち、シリコンの場合には通例約
１．０Ｖ）の約１／２を越える順方向バイアスを受ける
ことがないようにしなければならないのである。勿論、
ＭＯ８ＴＯＴＩ Ｏ中に含まれるその信金てのオフ形セ
ルの分布電流路に対しても同様な制約が適用される。
電流路４６の抵抗を低下させる方法の１つは、Ｐ影領域
４４のドーパント濃度を増大させてそれの導電率を上昇
させることである。しかしながら、この方法ではＰ影領
域４４の断片５０から正孔を除去するためオフゲート４
０に高い電圧を印加することが必要となり、その結果と
して絶縁層４２中の電界強度が増大する。断片５０の正
味ドーパント濃度に関する限界は、絶縁層４２が絶縁破
壊を起こす（すなわち、絶縁能力を失う）際の臨界電界
強度によって規定される。また、Ｐ影領域４４から正孔
を除去するためオフゲート４０に印加される電圧はそれ
を発生させるために必要な回路を簡単にするために約１
０Ｖより低いことが望ましい。絶縁層４２を薄くすれば
、かかる電圧の値および絶縁層４２中の電界強度の値を
共に小さくすることができる。しかしながら、絶縁層４
２の製造上の欠陥（たとえばピンホール）を回避すると
同時に、オフゲート４０の静電容量の著しい増大によっ
てバイアス時にオフゲート４０に供給すべき電荷の量が
増加するのを防止するため、絶縁層４２は過度に薄くす
べきでない。なお、絶縁層４２の厚さは通例０．０２〜
０．４μの範囲内にある。分布電流路４６の抵抗に関す
るその他の設計上の考慮事項は前述の米国特許出願第３
９１６２０号明細書中に記載されている。
４４のドーパント濃度を増大させてそれの導電率を上昇
させることである。しかしながら、この方法ではＰ影領
域４４の断片５０から正孔を除去するためオフゲート４
０に高い電圧を印加することが必要となり、その結果と
して絶縁層４２中の電界強度が増大する。断片５０の正
味ドーパント濃度に関する限界は、絶縁層４２が絶縁破
壊を起こす（すなわち、絶縁能力を失う）際の臨界電界
強度によって規定される。また、Ｐ影領域４４から正孔
を除去するためオフゲート４０に印加される電圧はそれ
を発生させるために必要な回路を簡単にするために約１
０Ｖより低いことが望ましい。絶縁層４２を薄くすれば
、かかる電圧の値および絶縁層４２中の電界強度の値を
共に小さくすることができる。しかしながら、絶縁層４
２の製造上の欠陥（たとえばピンホール）を回避すると
同時に、オフゲート４０の静電容量の著しい増大によっ
てバイアス時にオフゲート４０に供給すべき電荷の量が
増加するのを防止するため、絶縁層４２は過度に薄くす
べきでない。なお、絶縁層４２の厚さは通例０．０２〜
０．４μの範囲内にある。分布電流路４６の抵抗に関す
るその他の設計上の考慮事項は前述の米国特許出願第３
９１６２０号明細書中に記載されている。
ＭＯ３ＴＯＴ１０はまた、オフ形セルの分布電流路（た
とえばオフ形セル１２の電流路４６）が高い抵抗を有し
、そのためにかかる電流路中に電流が流れただけではＭ
Ｏ８ＴＯＴＩＯのターンオフは達成されないような形態
に変形することも可能である。このような変形ＭＯ８Ｔ
ＯＴ１０は同時に転流（すなわち素子の陽極・隘極間電
圧の逆転）を行うことを必要とするが、それでも転流の
みによるターンオフに比べれば逃かに早いターンオフが
可能となる。
とえばオフ形セル１２の電流路４６）が高い抵抗を有し
、そのためにかかる電流路中に電流が流れただけではＭ
Ｏ８ＴＯＴＩＯのターンオフは達成されないような形態
に変形することも可能である。このような変形ＭＯ８Ｔ
ＯＴ１０は同時に転流（すなわち素子の陽極・隘極間電
圧の逆転）を行うことを必要とするが、それでも転流の
みによるターンオフに比べれば逃かに早いターンオフが
可能となる。
ＭＯ８ＴＯＴ１０の製造に当っては、通常のサイリスタ
製造技術に従ってＰ＋十形ミッタ領域２０、Ｎ−形ベー
ス領域２２およびＰ形ベース領域２４が適宜に形成され
る。次いで、通常の電界効果１〜ランジスタ製造技術に
従ってＰ＋形領領域３６よびＮ十形領域２６．２８並び
にＭＯＳターンオフ構造３８が適宜に形成される。その
後、下記のようにしてＰ影領域４４が適宜に形成される
。
製造技術に従ってＰ＋十形ミッタ領域２０、Ｎ−形ベー
ス領域２２およびＰ形ベース領域２４が適宜に形成され
る。次いで、通常の電界効果１〜ランジスタ製造技術に
従ってＰ＋形領領域３６よびＮ十形領域２６．２８並び
にＭＯＳターンオフ構造３８が適宜に形成される。その
後、下記のようにしてＰ影領域４４が適宜に形成される
。
Ｐ影領域４４はＰ＋形領領域３６形成後に形成すること
が好ましい。Ｐ影領域４４の形成は、Ｎ“影領域２６の
部分５２はＰ形に変えないがＮ十形領域２６の部分４４
はＰ形に変えるようなブランケットイオン注入操作によ
って行うことが好ましい。
が好ましい。Ｐ影領域４４の形成は、Ｎ“影領域２６の
部分５２はＰ形に変えないがＮ十形領域２６の部分４４
はＰ形に変えるようなブランケットイオン注入操作によ
って行うことが好ましい。
Ｐ影領域４４を形成するためのイオン注入操作は高エネ
ルギ一方式のものであることが好ましい。
ルギ一方式のものであることが好ましい。
この場合には、絶縁層４２によって包囲されたオフゲー
ト４０を拡散マスクの一部として使用することによりＰ
＋形領領域３６形成できるので好都合である。従って、
Ｐ影領域４４を形成するためのイオンは絶縁層４２を通
過できなければならないわけである。他方、オフゲート
４０が金属材料から成る場合には、オフゲート４０用の
金属被膜を設置するのに先立って低エネルギーのイオン
注入操作によりＰ影領域４４を形成することが望ましい
。
ト４０を拡散マスクの一部として使用することによりＰ
＋形領領域３６形成できるので好都合である。従って、
Ｐ影領域４４を形成するためのイオンは絶縁層４２を通
過できなければならないわけである。他方、オフゲート
４０が金属材料から成る場合には、オフゲート４０用の
金属被膜を設置するのに先立って低エネルギーのイオン
注入操作によりＰ影領域４４を形成することが望ましい
。
前述の通り、転流路４６の抵抗を低下させるためにＰ影
領域４４の正味のドーパント濃度を高くする必要がある
。とは言え、かかるドーパント濃度はＰ影領域４４の断
片５０から正孔を除去することができないほどに高くて
はならない。Ｐ影領域４４の適当な正味のドーパント濃
度は当業者により容易に決定しうるであろう。Ｐ影領域
４４のドーパント濃度はまた、陰極３４に隣接したＮ＋
エミッタ領域部分５２中のＮ形ドーパント濃度を中和低
下させる結果として、Ｎ十形エミッタ領域２６が陰極３
４とオーム接触を成し得なくなるほどに高くないことが
好ましい。さもなければ、Ｎ“形エミッタ領域２６の一
部が陰ｆｆ１３４とオーム接触を成すようにするだめの
余分の加工工程が必要となる。
領域４４の正味のドーパント濃度を高くする必要がある
。とは言え、かかるドーパント濃度はＰ影領域４４の断
片５０から正孔を除去することができないほどに高くて
はならない。Ｐ影領域４４の適当な正味のドーパント濃
度は当業者により容易に決定しうるであろう。Ｐ影領域
４４のドーパント濃度はまた、陰極３４に隣接したＮ＋
エミッタ領域部分５２中のＮ形ドーパント濃度を中和低
下させる結果として、Ｎ十形エミッタ領域２６が陰極３
４とオーム接触を成し得なくなるほどに高くないことが
好ましい。さもなければ、Ｎ“形エミッタ領域２６の一
部が陰ｆｆ１３４とオーム接触を成すようにするだめの
余分の加工工程が必要となる。
断片５０から正孔を除去するためオフゲート４０に印加
すべきバイアス電圧は約１０〜２０Ｖの範囲内に制限さ
れることが望ましい。所要のバイアス電圧がこの範囲よ
りも高いことが判明したならば、Ｐ影領域４４の縦方向
深さをおよそ１５％だけ増大させるような短時間の拡散
処理を少なくとも１回実施することによってバイアス電
圧をある程度低下させることができる。そのためには、
上記のようにして製造されたＭＯ８ＴＯＴＩ Ｏから全
ての金属被膜を取除いた後、短かい時間（これは当業者
により容易に決定しうる。）にわたってｉ ｏｏｏ〜１
２００℃の温度に加熱すればよい。
すべきバイアス電圧は約１０〜２０Ｖの範囲内に制限さ
れることが望ましい。所要のバイアス電圧がこの範囲よ
りも高いことが判明したならば、Ｐ影領域４４の縦方向
深さをおよそ１５％だけ増大させるような短時間の拡散
処理を少なくとも１回実施することによってバイアス電
圧をある程度低下させることができる。そのためには、
上記のようにして製造されたＭＯ８ＴＯＴＩ Ｏから全
ての金属被膜を取除いた後、短かい時間（これは当業者
により容易に決定しうる。）にわたってｉ ｏｏｏ〜１
２００℃の温度に加熱すればよい。
Ｐ影領域４４の縦方向深さが増大すると、Ｎ十形エミッ
タ領域２６に由来するＮ形ドーパントの増加のために断
片５０中の正味のＰ形ドーパント濃度は低下する。Ｐ影
領域中に所望のドーパント濃度を達成するためのその他
の技術としては、トリム（ｔｒｉｍ）注入操作（すなわ
ち、低濃度のＮ形またはＰ形ドーパントのイオン注入操
作）の使用によってＰ影領域４４中のドーパント濃度を
調整することが挙げられる。
タ領域２６に由来するＮ形ドーパントの増加のために断
片５０中の正味のＰ形ドーパント濃度は低下する。Ｐ影
領域中に所望のドーパント濃度を達成するためのその他
の技術としては、トリム（ｔｒｉｍ）注入操作（すなわ
ち、低濃度のＮ形またはＰ形ドーパントのイオン注入操
作）の使用によってＰ影領域４４中のドーパント濃度を
調整することが挙げられる。
次に第３図を見ると、本発明の別の実施例を成すＭＯ８
ＴＯＴ１００のオフ形セルが示されている。ＭＯ８ＴＯ
Ｔ１００のオフ形セルはＭＯ８ＴＯＴ１０のオフ形鴬ル
１２（第１図）とほぼ同様な構造を有している。両者の
相違点は、ＭＯ８ＴＯＴ１００のオフ形セルが上部のＭ
ＯＳターンオフ構造３８′に対して相補的なＭＯＳター
ンオフ構造１０２並びに上部のＰ＋形領領域３６′よび
Ｐ影領域４４′に対してそれぞれ相補的なＮ＋形領領域
１０４よびＮ影領域１０５を下部に含んでいることだけ
である。ＭＯＳターンオフ構造１０２はＭＯＳターンオ
フ構造３８′に対して相補的に動作する。すなわち、Ｍ
ＯＳターンオフ構造３８′が正孔をＰ形ベース領域２４
′から陰極３４′へ輸送するのに有効であるのに対し、
ＭＯＳターンオフ構造１０２は電子をＮ−形ベース領域
１０６から陽極１０８へ分布電流路１１０経出で輸送す
−るのに有効である。ＭＯ８ＴＯＴ１００中においてＭ
ＯＳターンオフ構造３８′および１０２が同時に動作す
れば、ＭＯ８丁Ｏ丁１００のターンオフ速度はＭＯ８Ｔ
ＯＴ１０ （第１図）の場合に比べて一層増大する。電
流路１１０中における電子の流れを停止させるためＭＯ
Ｓターンオフ構造１０２のオフゲート１１２に印加すべ
きバイアス電圧は、ＭＯ８ＴＯ王１００の陽極１０８・
陰極３４′間電圧から容易に誘導することができる。
ＴＯＴ１００のオフ形セルが示されている。ＭＯ８ＴＯ
Ｔ１００のオフ形セルはＭＯ８ＴＯＴ１０のオフ形鴬ル
１２（第１図）とほぼ同様な構造を有している。両者の
相違点は、ＭＯ８ＴＯＴ１００のオフ形セルが上部のＭ
ＯＳターンオフ構造３８′に対して相補的なＭＯＳター
ンオフ構造１０２並びに上部のＰ＋形領領域３６′よび
Ｐ影領域４４′に対してそれぞれ相補的なＮ＋形領領域
１０４よびＮ影領域１０５を下部に含んでいることだけ
である。ＭＯＳターンオフ構造１０２はＭＯＳターンオ
フ構造３８′に対して相補的に動作する。すなわち、Ｍ
ＯＳターンオフ構造３８′が正孔をＰ形ベース領域２４
′から陰極３４′へ輸送するのに有効であるのに対し、
ＭＯＳターンオフ構造１０２は電子をＮ−形ベース領域
１０６から陽極１０８へ分布電流路１１０経出で輸送す
−るのに有効である。ＭＯ８ＴＯＴ１００中においてＭ
ＯＳターンオフ構造３８′および１０２が同時に動作す
れば、ＭＯ８丁Ｏ丁１００のターンオフ速度はＭＯ８Ｔ
ＯＴ１０ （第１図）の場合に比べて一層増大する。電
流路１１０中における電子の流れを停止させるためＭＯ
Ｓターンオフ構造１０２のオフゲート１１２に印加すべ
きバイアス電圧は、ＭＯ８ＴＯ王１００の陽極１０８・
陰極３４′間電圧から容易に誘導することができる。
本発明の更に別の実施例としては、上部のＭＯＳターン
オフ構造３８′を含まない点を除けばＭＯ８ＴＯＴ１０
０と同じ構造を持ったＭＯ８ＴＯＴ（図示せず）が挙げ
られる。
オフ構造３８′を含まない点を除けばＭＯ８ＴＯＴ１０
０と同じ構造を持ったＭＯ８ＴＯＴ（図示せず）が挙げ
られる。
以上、素子の陽極・陰極間電圧から容易に誘導し得る電
圧で制御電極をバイアスすることのできるようなＭＯＳ
ターンオフ構造を含んだサイリスタの一形態が記載され
た。その上、少なくともＭＯＳターンオフ構造が素子の
上部に形成されている場合には、かかるサイリスタのＭ
ＯＳターンオフ構造およびターンオン構造の両方を単一
の電圧でバイアスすることも可能である。
圧で制御電極をバイアスすることのできるようなＭＯＳ
ターンオフ構造を含んだサイリスタの一形態が記載され
た。その上、少なくともＭＯＳターンオフ構造が素子の
上部に形成されている場合には、かかるサイリスタのＭ
ＯＳターンオフ構造およびターンオン構造の両方を単一
の電圧でバイアスすることも可能である。
特定の実施例に関連して本発明が記載されたとは言え、
それ以外にも多数の変形実施例が可能であることは当業
者にとって自明であろう。たとえば、Ｎ形材料の代りに
Ｐ形材料を使用しかつＰ形材料の代りにＮ形拐料を使用
することによって相補的なサイリスタを製造することが
できる。また、上記のごとき特定のターンオン構造以外
のターンオン手段を具備したサイリスタを製造すること
もできる。更にまた、本明細書中に記載されたＭＯＳ
Ｔ ＯＴ ４を拡散領域ＭＯ８（ＤＭＯ８）形のもので
あるが、食刻Ｖ字溝ＭＯ８（ＶＭＯ８）形のＭＯ８ＴＯ
Ｔも製造可能である。ＤＭＯ８形素子およびその実例の
記載は、ディー・カーノ（Ｄ、 Ｋａｈｎａ）ｍｒシリ
コン・インテグレーテッド・サーキッツーパートＢ（Ｓ
ｉｌｉｃｏｎ ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ
ｓ −Ｐ ａｒｔ Ｂ ） Ｊの２０９〜２１１頁に
見出される。更にまた、当業者には自明のことながら、
本明細書中に記載されたようなＭＯＳターンオフ構造の
範囲内には、金属の代りに導電性の非金属材料（たとえ
ば高濃度のドーパントを添加したポリシリコン）を使用
しかつ半導体材料の酸化物の代りにその他の絶縁材料を
使用した構造も包含される。それ故、前記特許請求の範
囲は本発明の真の範囲内に包含される上記のごとき変形
実施例の全てを包括するように意図されていることを理
解すべきである。
それ以外にも多数の変形実施例が可能であることは当業
者にとって自明であろう。たとえば、Ｎ形材料の代りに
Ｐ形材料を使用しかつＰ形材料の代りにＮ形拐料を使用
することによって相補的なサイリスタを製造することが
できる。また、上記のごとき特定のターンオン構造以外
のターンオン手段を具備したサイリスタを製造すること
もできる。更にまた、本明細書中に記載されたＭＯＳ
Ｔ ＯＴ ４を拡散領域ＭＯ８（ＤＭＯ８）形のもので
あるが、食刻Ｖ字溝ＭＯ８（ＶＭＯ８）形のＭＯ８ＴＯ
Ｔも製造可能である。ＤＭＯ８形素子およびその実例の
記載は、ディー・カーノ（Ｄ、 Ｋａｈｎａ）ｍｒシリ
コン・インテグレーテッド・サーキッツーパートＢ（Ｓ
ｉｌｉｃｏｎ ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ
ｓ −Ｐ ａｒｔ Ｂ ） Ｊの２０９〜２１１頁に
見出される。更にまた、当業者には自明のことながら、
本明細書中に記載されたようなＭＯＳターンオフ構造の
範囲内には、金属の代りに導電性の非金属材料（たとえ
ば高濃度のドーパントを添加したポリシリコン）を使用
しかつ半導体材料の酸化物の代りにその他の絶縁材料を
使用した構造も包含される。それ故、前記特許請求の範
囲は本発明の真の範囲内に包含される上記のごとき変形
実施例の全てを包括するように意図されていることを理
解すべきである。
第１図は本発明の一実施例を成すＭＯ８ＴＯＴの一部分
を示す略断面図、第２図は第１図のＭＯ８ＴＯＴの動作
を説明するための拡大図、そして第３図ば本発明の別の
実施例を成すＭＯ８ＴＯＴを示す第１図と同様な略断面
図である。 図中、１０はＭＯＳターンオフサイリスタ、１２および
１４はオフ形セル、１６はオン形セル、１８は基板、２
０はＰ＋形エミッタ領域、２２はＮ−形ベース領域、２
４はＰ形ベース領域、２６および２８はＮ＋形エミッタ
領域、３０はオンゲ−ト、３２は陽極、３４は陰極、３
６はＰ＋形領領域３８はＭＯＳターンオフ構造、４０は
オフゲート、４２は絶縁層、４４はＰ影領域、そして４
６は分布電流路を表わす。 特許出願人
を示す略断面図、第２図は第１図のＭＯ８ＴＯＴの動作
を説明するための拡大図、そして第３図ば本発明の別の
実施例を成すＭＯ８ＴＯＴを示す第１図と同様な略断面
図である。 図中、１０はＭＯＳターンオフサイリスタ、１２および
１４はオフ形セル、１６はオン形セル、１８は基板、２
０はＰ＋形エミッタ領域、２２はＮ−形ベース領域、２
４はＰ形ベース領域、２６および２８はＮ＋形エミッタ
領域、３０はオンゲ−ト、３２は陽極、３４は陰極、３
６はＰ＋形領領域３８はＭＯＳターンオフ構造、４０は
オフゲート、４２は絶縁層、４４はＰ影領域、そして４
６は分布電流路を表わす。 特許出願人
Claims (1)
- 【特許請求の範囲】 １、導電形が交互に配置されるようにして順次に接合さ
れた第１、第２、第３および第４の領域並びに前記第１
および第４の領域にそれぞれ接続された第１および第２
の電極を有する半導体材料の基板を含んだサイリスタに
おいて、（ａ）前記基板中に形成されかつ前記第２の電
極とオーム接触を成す、前記第１の領域と同じ導電形の
第５の領域および（ｂ）前記第３の領域から前記第５の
領域へ多数キャリヤを輸送するための第１の常時オン形
ＭＯ８手段が追加包含されることを特徴とするサイリス
タ。 ２、 前記第１の常時オン形ＭＯ８手段が（ａ）前記基
板中に形成されかつ前記第３の領域と前記第５の領域と
の間の接続手段を成す、前記第５の領域と同じ導電形の
第６の領域および（ｂ）前記第６の領域の上方に位置し
かつ絶縁層によって前記基板から隔離された制御電極を
含む特許請求の範囲第１項記載のサイリスタ。 ３、 前記第１の領域の導電形がＰ形である特許請求の
範囲第２項記載のサイリスタ。 ４、 前記半導体材料がシリコンである特許請求の範囲
第３項記載のサイリスタ。 ５、 前記制御電極が導電性耐熱材料から成る特許請求
の範囲第２項記載のサイリスタ。 ６、 前記制御電極が高濃度のドーパントを添加したポ
リシリコンから成る特許請求の範囲第２項記載のサイリ
スタ。 ７、 前記基板がウェーハから成りかつ前記第１、第２
、第３および第４の領域が前記ウェーへの主面に平行な
それぞれの層から成る特許請求の範囲第４項記載のサイ
リスタ。 ８、 前記第６の領域がイオン注入領域から成る特許請
求の範囲第５項記載のサイリスタ。 ９、 （ａ）前記基板中に形成されかつ前記第１の
電極とオーム接触を成す、前記第１の領域と反対の導電
形の第７の領域および（ｂ）前記第２の領域から前記第
７の領域へ多数キャリヤを輸送するための第２の常時オ
ン形ＭＯ８手段が追カロ包含される特許請求の範囲第１
項記載のサイ舊ノスタ。 １０、 前記第２の常時オン形ＭＯ８手段が＜ ａ−
＞前記基板中に形成されかつ前記第２の領域と前工己第
７の領域との間の接続手段を成す、前ｚ己第１の領域と
反対の導電形の第８の領域および（ｂ ） ｎｎ記第８
の領域の上方に位置しかつ絶縁層によって前記基板から
隔離された制御電極を含む特許請求の範囲第９項記載の
サイリスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US43261582A | 1982-10-04 | 1982-10-04 | |
| US432615 | 1982-10-04 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5989465A true JPS5989465A (ja) | 1984-05-23 |
Family
ID=23716887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18322783A Pending JPS5989465A (ja) | 1982-10-04 | 1983-10-03 | タ−ンオフ能力を有するサイリスタ |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0106147A1 (ja) |
| JP (1) | JPS5989465A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5428229A (en) * | 1991-04-23 | 1995-06-27 | Mitsubishi Denki Kabushiki Kaisha | Pressure contact type MOS semiconductor device and fabrication method of the same |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4760432A (en) * | 1985-11-04 | 1988-07-26 | Siemens Aktiengesellschaft | Thyristor having controllable emitter-base shorts |
| GB2190539A (en) * | 1986-05-16 | 1987-11-18 | Philips Electronic Associated | Semiconductor devices |
Citations (1)
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|---|---|---|---|---|
| JPS5683067A (en) * | 1979-11-09 | 1981-07-07 | Siemens Ag | Thyristor |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE392783B (sv) * | 1975-06-19 | 1977-04-18 | Asea Ab | Halvledaranordning innefattande en tyristor och en felteffekttransistordel |
| US4199774A (en) * | 1978-09-18 | 1980-04-22 | The Board Of Trustees Of The Leland Stanford Junior University | Monolithic semiconductor switching device |
| DE2945335A1 (de) * | 1979-11-09 | 1981-06-04 | Siemens AG, 1000 Berlin und 8000 München | Lichtzuendbarer thyristor |
| DE2945380A1 (de) * | 1979-11-09 | 1981-05-21 | Siemens AG, 1000 Berlin und 8000 München | Triac mit einem mehrschichten-halbleiterkoerper |
| DE2945366A1 (de) * | 1979-11-09 | 1981-05-14 | Siemens AG, 1000 Berlin und 8000 München | Thyristor mit steuerbaren emitter-kurzschluessen |
-
1983
- 1983-09-10 EP EP83108962A patent/EP0106147A1/en not_active Withdrawn
- 1983-10-03 JP JP18322783A patent/JPS5989465A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5683067A (en) * | 1979-11-09 | 1981-07-07 | Siemens Ag | Thyristor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5428229A (en) * | 1991-04-23 | 1995-06-27 | Mitsubishi Denki Kabushiki Kaisha | Pressure contact type MOS semiconductor device and fabrication method of the same |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0106147A1 (en) | 1984-04-25 |
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