KR102425131B1 - 그래핀 트랜지스터 및 이를 이용한 3진 논리 소자 - Google Patents

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Abstract

그래핀을 채널 영역으로 이용하는 그래핀 트랜지스터 및 이를 이용하는 논리소자가 개시된다. 그래핀 트랜지스터의 그래핀 채널 상부에는 도핑 금속층이 구비된다. 도핑 금속층은 그래핀보다 높은 일함수를 가지거나 낮은 일함수를 가진다. 도핑 금속층이 그래핀보다 낮은 일함수를 가지면 하부의 그래핀은 n형으로 도핑된다. 또한, 도핑 금속층이 그래핀보다 높은 일함수를 가지면 하부의 그래핀은 p형으로 도핑된다. 이를 통해 하나의 그래핀 채널에서 다양한 접합의 양상을 구현할 수 있으며, 하나의 트랜지스터에서 3개의 상태를 얻을 수 있다.

Description

그래핀 트랜지스터 및 이를 이용한 3진 논리 소자{Graphene Transistor and Ternary Logic Device using the same}
본 발명은 그래핀 트랜지스터 및 이를 이용하는 논리 소자에 관한 것으로, 더욱 상세하게는 채널 영역을 형성하는 그래핀을 특정의 도전형으로 도핑한 트랜지스터 및 이들을 조합하여 3진 데이터를 형성할 수 있는 논리 소자에 관한 것이다.
그래핀은 SP2 혼성 결합 구조를 가지는 탄소의 결합체이다. 그래핀은 통상의 고체 물리학에서 설명하는 물질들과 다른 거동을 보이는데, 대표적인 것이 제로 밴드 오버랩(zero band overlap) 현상이다. 즉, 밴드갭이 거의 0에 가까운 반도체 측성을 가지며, 페르미 레벨에 대해 극히 낮은 범위 내에서 전도대와 가전자대가 원뿔 형상을 형성한다. 이를 디락 원뿔(Dirac cones)이라 지칭한다.
한편, 그래핀을 이용하여 전자 소자를 제작하는데는 일정한 한계가 있다. 가장 대표적인 걸림돌은 클래인 터널링(Klein Tunneling)인 바, 이는 그래핀 내의 전자의 거동을 설명하는 이론으로 에너지 장벽이 있다하더라도 그래핀 내의 전자는 장벽의 조건과 무관하게 터널링에 의해 이동할 수 있는 현상을 지칭한다. 따라서, 다이오드 등을 구성하여 정류 동작을 일으키기에 곤란한 특징을 가진다. 또한, p-n 접합을 기본으로 하는 트랜지스터의 제작에도 일정한 한계로 작용한다.
또한, 실리콘 등을 기반으로 한 기존의 반도체를 이용한 트랜지스터는 크게 2가지 영역에서 동작이 수행된다.
첫째는 선형 영역에서 스위치로 동작한다. 즉, 게이트 전압이 인가되어 채널 영역에서 강한 반전(strong inversion)이 일어나고, 소스-드레인 사이의 전류량이 작은 경우, 트랜지스터는 온/오프 동작을 수행하는 스위치로 작용한다.
둘째는 포화 영역에서 전류원으로 동작한다. 전류원으로 사용하는 경우, 이는 소신호 영역에서 액티브 로드 등으로 사용된다.
통상적인 디지털 반도체 소자에서 트랜지스터는 스위치로 사용된다. 따라서, 인버터 또는 버퍼를 구성하면, 온/오프 동작에 의한 두가지 형태의 신호만이 출력된다. 즉, 디지털 신호에서는 "0"과 "1"이라는 2진 논리만이 출력되는 특징이 있다.
최근, 동일한 면적에 많은 정보량을 처리해야 하는 반도체 소자는 전통적인 2진 논리의 사용만으로는 그 한계를 가지고 있다. 따라서, 메모리 등에서는 2가지 상태 이외에 다른 상태를 구현하여 하나의 논리 소자 또는 메모리 단위에서 더 많은 정보를 처리하고, 더 많은 정보를 저장하고자 하는 요구가 증가하고 있다.
본 발명이 이루고자 하는 제1 기술적 과제는 게이트 인가 전압에 따라 3 단계의 전기적 특성을 가지는 그래핀 트랜지스터를 제공하는데 있다.
또한, 본 발명이 이루고자 하는 제2 기술적 과제는 상기 제1 기술적 과제의 달성에 의해 제공되는 그래핀 트랜지스터를 이용한 논리 소자를 제공하는데 있다.
상기 제1 기술적 과제를 달성하기 위한 본 발명은, 도전성을 가지는 게이트 전극; 상기 게이트 전극 상에 형성된 유전층; 상기 유전층 상에 형성된 단일층의 그래핀을 가지는 그래핀 채널; 상기 그래핀 채널을 중심으로 상기 그래핀 채널의 양말단부에 형성되고, 상기 유전층 상에 형성된 소스 전극 및 드레인 전극; 상기 그래핀 채널의 선택 영역에 형성되고, 하부의 그래핀 채널을 특정의 도전형으로 도핑하는 도핑 금속층; 및 상기 그래핀 채널 상에 형성되고, 상기 그래핀 채널과 상기 도핑 금속층을 차폐하는 패시베이션층을 포함하고, 상기 그래핀 채널은, 상기 도핑 금속층의 하부에 배치되어 특정의 도전형을 가지는 도핑된 그래핀 영역; 상기 도핑된 그래핀 영역의 일측에 형성되고, 상기 도핑된 그래핀 영역과 다른 페르미 레벨을 가지는 제1 그래핀 영역; 및 상기 도핑된 그래핀 영역을 중심으로 상기 제1 그래핀 영역과 대향하고, 상기 도핑된 그래핀 영역과 다른 페르미 레벨을 가지는 제2 그래핀 영역을 포함하는 그래핀 트랜지스터를 제공한다.
상기 제2 기술적 과제를 달성하기 위한 본 발명은, 양의 전원 전압에 연결된 제1 그래핀 트랜지스터; 및 접지 또는 음의 전원 전압에 연결된 제2 그래핀 트랜지스터를 포함하고, 상기 제1 그래핀 트랜지스터는 제1 그래핀 채널의 상부가 그래핀 보다 낮은 일함수를 가지는 제1 도핑 금속층을 가지고, 상기 제2 그래핀 트랜지스터는 제2 그래핀 채널의 상부가 그래핀 보다 높은 일함수를 가지는 제2 도핑 금속층을 포함하며, 상기 제1 그래핀 트랜지스터 및 상기 제2 그래핀 트랜지스터의 게이트 단자들은 입력 신호에 공통 연결되고, 상기 제1 그래핀 트랜지스터 및 상기 제2 그래핀 트랜지스터의 드레인 단자는 출력 신호에 공통 연결되는 것을 특징으로 하는 인버터를 제공한다.
상술한 본 발명에 따르면, 그래핀 트랜지스터는 특정의 도전형으로 도핑된 그래핀 영역을 가진다. 또한, 도핑되지 않은 그래핀 영역에서의 디락 지점에서 저항의 극대값을 가지고, 도핑된 그래핀 영역의 디락 지점에서도 저항의 극대값을 가진다. 이를 이용하여 3개의 상태를 구현할 수 있다. 즉, 2개의 디락 지점 이외에 낮은 채널 저항을 가지는 영역, 도핑된 그래핀 영역의 디락 지점에 따른 저항의 극대값을 가지는 영역 및 도핑되지 않은 그래핀 영역에 따른 저항의 극대값을 가지는 영역을 통해 3개의 출력 상태를 얻을 수 있다.
또한, 그래핀 트랜지스터를 이용하여 형성된 인버터는, 3개의 출력 상태를 구현할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 그래핀 트랜지스터를 도시한 단면도이다.
도 2는 본 발명의 제1 실시예에 따른 그래핀 트랜지스터의 동작을 설명하는 그래프이다.
도 3은 본 발명의 제1 실시예에 따라 상기 도 2의 그래프 상의 동작을 추가적으로 설명하기 위한 밴드 다이어그램이다.
도 4 및 도 5는 본 발명의 제1 실시예에 따라 상기 도 2 및 도 3의 그래핀 트랜지스터의 특성을 비교하기 위한 그래프들이다.
도 6 및 도 7은 본 발명의 제1 실시예에 따른 수소 어닐링의 효과를 도시한 그래프들이다.
도 8은 본 발명의 제2 실시예에 따라 그래핀 트랜지스터를 이용한 인버터를 도시한 회로도이다.
도 9는 본 발명의 제2 실시예에 따라 상기 도 8의 인버터의 동작을 설명하기 위한 특성 그래프이다.
도 10은 본 발명의 제2 실시예에 따라 상기 도 8 및 도 9의 인버터의 입출력 특성을 도시한 그래프이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
제1 실시예
도 1은 본 발명의 제1 실시예에 따른 그래핀 트랜지스터를 도시한 단면도이다.
도 1을 참조하면, 그래핀 트랜지스터는 게이트 전극(100), 유전층(120), 그래핀 채널(140), 도핑 금속층(160), 소스 전극(170), 드레인 전극(180) 및 패시베이션층(190)을 가진다.
먼저, 게이트 전극(100) 상부에 유전층(120)이 형성된다. 게이트 전극(100)은 고농도로 도핑된 반도체층 또는 금속 재질로 형성될 수 있다.
게이트 전극(100)이 고농도로 도핑된 반도체층인 경우, 상기 반도체층은 실리콘 재질을 가짐이 바람직하다. 또한, 상기 반도체층은 실리콘 기판일 수 있으며, p형 또는 n형으로 고농도로 도핑됨이 바람직하다.
상기 게이트 전극(100) 상부에 형성되는 유전층(120)은 절연성 재질로서 실리콘 산화물 또는 실리콘 질화물로 구성될 수 있다. 다만, 상기 유전층(120)은 게이트 전극(100)으로부터 그래핀 채널(140)로 전계를 인가할 수 있고, 게이트 전극(100)과 그래핀 채널(140) 사이의 전기적 절연을 달성할 수 있는 재질이라면 어느 것이나 가능할 것이다.
상기 유전층(120) 상부에는 그래핀 채널(140)이 형성된다. 상기 그래핀 채널(140)은 단일층 그래핀으로 구성됨이 바람직하다. 단일층 그래핀이 구비되는 경우, 클래인 터널링 현상을 이용할 수 있다. 만일, 복수개의 그래핀들이 그래핀 채널로 형성되는 경우, 클래인 터널링 현상은 효과적으로 발생되지 않을 수 있다.
상기 그래핀 채널(140) 상부에는 도핑 금속층(160)이 구비된다. 상기 도핑 금속층(160)은 하부 영역의 그래핀 채널(140)을 특정의 도전형으로 도핑하는 효과를 가져온다. 즉, 도핑 금속층(160)의 일함수가 그래핀의 일함수보다 높은 경우, 도핑 금속층/그래핀으로 구성된 일종의 채널 영역은 양의 값의 일함수를 가지는 것으로 해석되고, 이는 외부에서 정공이 도핑된 채널로 해석될 수 있다. 또한, 도핑 금속층(160)의 일함수가 그래핀의 일함수보다 낮은 경우, 도핑 금속층/그래핀으로 구성된 일종의 채널 영역은 음의 값의 일함수를 가지는 것으로 해석되고, 자유 전자가 형성된 전자 도핑된 채널 영역으로 해석될 수 있다.
다만, 상기 도핑 금속층(160)은 그래핀 채널(140) 전체에 형성되지 않으며, 그래핀 채널(140)의 중심부에 형성될 수 있다. 따라서, 그래핀 채널(140)은 도핑 금속층(160)이 형성되지 않은 영역/도핑 금속층(160)이 형성된 영역/도핑 금속층(160)이 형성되지 않은 영역으로 구분될 수 있다. 도핑 금속층(160)이 형성된 그래핀 채널(140)을 도핑된 그래핀 영역(143)이라 지칭하고, 이를 중심으로 좌우에 형성된 그래핀 채널(140)을 각각 제1 그래핀 영역(141) 및 제2 그래핀 영역(142)이라 지칭한다. 따라서, 제1 그래핀 영역(141) 및 제2 그래핀 영역(142)은 게이트 전극(100)에서 바이어스가 인가되지 않는 조건에서는 특정의 도전형을 나타내지 않는 진성 영역을 형성할 수 있다. 또한, 제1 그래핀 영역(141) 및 제2 그래핀 영역(142)은 게이트 전극(100)에서 바이어스가 인가되지 않는 조건에서 도핑된 그래핀 영역(143)과 다른 도전형으로 도핑될 수 있다. 예컨대, 도핑된 그래핀 영역(143)이 n형의 도전형을 가지는 경우, 제1 그래핀 영역(141) 및 제2 그래핀 영역(142)은 p형의 도전형을 가질 수 있다.
또한, 그래핀 채널(140)의 양 말단부 및 유전층(120) 상부에는 소스 전극(170) 및 드레인 전극(180)이 형성된다. 상기 소스 전극(170)과 드레인 전극(180)은 금속 재질로 형성됨이 바람직하다.
또한, 그래핀 채널(140), 도핑 금속층(160), 소스 전극(170) 및 드레인 전극(180)의 상부에는 패시베이션층(190)이 형성된다. 상기 패시베이션층(190)은 외부 환경으로부터 그래핀 채널(140)을 보호할 수 있는 재질이라면 어느 것이나 가능할 것이다. 예컨대, Al2O3가 패시베이션층(190)으로 사용될 수 있다.
상부에 도핑 금속층(140)이 형성된 도핑된 그래핀 영역(143)에서는 도핑 금속으로 인해 그래핀의 페르미 레벨이 변경된다.
예컨대, 그래핀보다 낮은 일함수를 가지는 금속으로 도핑 금속층(160)이 구성된 경우, 도핑된 그래핀 영역(143)의 페르미 레벨은 상승한다. 따라서, 게이트 전극(100)에 바이어스가 인가되지 않은 상황에서 도핑된 그래핀 영역(143)의 캐리어는 전자가 된다.
또한, 도핑 금속층(160)이 그래핀보다 높은 일함수를 가지는 경우, 도핑된 그래핀 영역(143)의 페르미 레벨은 감소한다. 따라서, 게이트 전극(100)에 바이어스가 인가되지 않는 상태에서 도핑된 그래핀 영역(143)의 캐리어는 정공이 된다.
도핑된 그래핀 영역(143)을 형성하기 위해 사용되는 도핑 금속층(160)은 그래핀과 다른 일함수를 가진다. 다만, 그래핀과의 일함수 차이가 큰 금속이 도핑 금속층(160)으로 사용됨이 바람직하다.
예컨대, Al, Ti를 도핑 금속층(160)으로 이용하는 경우, 도핑된 그래핀 영역(143)의 캐리어는 전자가 되고, Ni, Au, Pd 또는 Pt가 도핑 금속층(160)으로 사용될 경우, 도핑된 그래핀 영역(143)의 캐리어는 정공이 된다. 다만, 이는 게이트 전극(100)에 바이어스가 인가되지 않은 경우를 가정한 것이다.
도 2는 본 발명의 제1 실시예에 따른 그래핀 트랜지스터의 동작을 설명하는 그래프이다.
도 2를 참조하면, p++로 고농도로 도핑된 실리콘 기판이 게이트 전극(100)으로 사용된다. 또한, 유전층(120)은 실리콘 산화물이 사용되며 그 두께는 90nm이다. 또한, 소스 전극(170)과 드레인 전극(180)으로는 Au가 사용되고, 전극들 사이의 그래핀 채널(140)의 길이는 9um로 설정된다. 그래핀 채널(140) 사이의 공간에는 단일층 그래핀이 그래핀 채널로 사용된다. 또한, 도핑 금속층(160)은 10nm의 두께와 2um의 폭을 가진다. 따라서, 제1 그래핀 영역(141)은 3um의 폭을 가지고, 도핑된 그래핀 영역(143)은 2um의 폭을 가지고, 제2 그래핀 영역(142)은 4um의 길이를 가진다.
게이트 전극(100)과 소스 전극(170) 사이에 전압이 인가되고, 드레인 전극(180)과 소스 전극(170)사이의 전압의 인가를 통해 게이트-소스 사이의 전압 Vgs의 변화에 따른 그래핀 채널(140)의 저항의 변화가 측정된다.
제1 영역에서는 게이트-소스 전압 Vgs는 -40V 내지 -15V의 값을 가진다. 즉, 음의 전압값이 증가할수록 그래핀 채널(140)에서 유도되는 정공의 밀도는 증가한다. 따라서, 게이트-소스 전압 Vgs의 절대값이 증가할수록 그래핀 채널(140)의 저항은 감소한다. 즉, 제1 영역에서는 게이트-소스 전압 Vgs가 증가할수록 그래핀 채널(140)에서 유도되는 정공의 밀도는 감소하므로 저항이 증가하는 특징이 나타난다. 특히, 제1 영역에서는 도핑된 그래핀 영역(143)에서도 전자가 유도되기 보다는 정공이 유도되는 특징이 나타난다.
또한, 제2 영역에서 -15V부터 게이트-소스 전압 Vgs가 증가하면, 도핑된 그래핀 영역(143)에서는 정공보다는 전자가 유도되기 시작한다. 따라서, 도핑된 그래핀 영역(143)에서의 캐리어의 밀도는 서서히 증가한다. 이는 그래핀 채널(140)의 저항의 감소로 나타난다. 즉, 제1 그래핀 영역(141) 및 제2 그래핀 영역(142)에서는 정공이 캐리어로 작용하고, 도핑된 그래핀 영역(143)에서는 전자가 캐리어로 작용한다. 또한, 클래인 터널링 현상에서 나타나는 바와 같이 다른 도전형 사이에 나타나는 밴드갭은 전하의 이동에 영향을 미치지 않으며, 이는 통상의 접합 반도체에서 나타나는 공핍 영역(depletion region)의 형성을 고려할 필요가 없다. 즉, 전자와 정공의 재결합에 따른 공핍 영역의 형성과 이에 따른 전위 장벽의 형성을 고려하지 않는다. 또한, 각각의 채널 영역에서의 전자와 정공의 재결합 확률은 매우 낮은 상태이다.
전자와 정공의 재결합이 미미하므로 각각의 채널 영역에서의 캐리어 농도는 그래핀 채널(140) 전체의 저항을 결정한다. 따라서, 캐리어의 유효 질량(effect mass)이 0이 되는 디락 지점(Dirac point)에 도달할 때까지 그래핀 채널(140)의 전체 저항은 감소한다.
계속해서 디락 지점보다 큰 게이트-소스 전압 Vgs가 인가되고 그 전압이 서서히 증가하면, 도핑된 그래핀 영역(143)의 캐리어인 전자의 농도는 증가하고, 제1 그래핀 영역(141)과 제2 그래핀 영역(142)의 캐리어인 정공의 농도는 감소한다. 또한, 그래핀 채널(140)의 저항 또는 전도도는 각각의 그래핀 영역에서 가장 낮은 캐리어 농도를 가지는 그래핀 영역에 의해 결정된다. 따라서, 제1 그래핀 영역(141)과 제2 그래핀 영역(142)에서 감소된 정공의 농도에 의해 저항은 증가한다. 이는 게이트-소스 전압 Vgs가 12V까지 상승될 때까지 진행된다.
이어서 제3 영역에서는 게이트-소스 전압 Vgs가 증가할수록 그래핀 채널(140)의 저항은 감소한다. 이는 제3 영역이 개시되는 12V의 게이트-소스 전압 Vgs 이상에서 정공의 캐리어를 가지는 제1 그래핀 영역(141) 또는 제2 그래핀 영역(142)은 전자를 캐리어로 가지기 시작한다. 따라서, 게이트-소스 전압 Vgs가 증가할수록 제1 그래핀 영역(141)과 제2 그래핀 영역(142)에서의 전자의 농도는 증가한다. 이를 통해 게이트-소스 전압 Vgs가 증가할수록 그래핀 채널(140)의 저항은 감소한다.
도 3은 본 발명의 제1 실시예에 따라 상기 도 2의 그래프 상의 동작을 추가적으로 설명하기 위한 밴드 다이어그램이다.
도 3을 참조하면, 제1 영역에서 제1 그래핀 영역(141), 도핑된 그래핀 영역(143) 및 제2 그래핀 영역(142)은 p+-p-p+ 접합구조를 가진다. 인가되는 게이트-소스 전압 Vgs는 높은 음의 값을 가진다. 따라서, 높은 전계에 의해 유도된 전계에 따라 그래핀 채널(140)의 저항은 게이트-소스 전압 Vgs의 절대값이 증가할수록 낮은 값을 가진다. 특히, 그래핀 채널(140)의 저항은 도핑된 그래핀 영역(143)에서 유도되는 정공의 밀도에 의해 결정된다. 도핑된 그래핀 영역(143)은 n형으로 도핑된 상태이나 강한 전계에 의한 반전에 의해 p형의 도핑 상태가 나타난다.
또한, 제1 영역과 제2 영역의 경계 지점인 -15V의 게이트 전압에서 도핑된 그래핀 영역(143)에서는 디락 지점이 나타난다. 즉, 도핑된 그래핀 영역(143)에서 정공과 전자의 유효 질량은 0으로 나타난다. 이는 저항의 변곡점을 의미한다. 도핑된 그래핀 영역(143)의 디락 지점에서는 제1 그래핀 영역(141), 도핑된 그래핀 영역(143) 및 제2 그래핀 영역(142)은 p+-i(intrinsic)-p+의 접합 구조가 나타난다. 즉, 도핑된 그래핀 영역(143)은 진성 반도체의 특징을 나타낸다.
제2 영역에서는 게이트-소스 전압 Vgs가 증가할수록 p-n-p 접합이 심화된다. 즉, 제2 영역의 경계점인 -15V부터 게이트-소스 전압 Vgs를 양의 방향으로 증가시킬 경우, 디락 지점의 도핑된 그래핀 영역(143)에는 전자가 유도된다. 이는 페르미 레벨의 상승으로 도핑된 그래핀 영역(1473)의 전도대로 페르미 레벨이 이동함에 기인한다.
계속해서 게이트-소스 전압 Vgs가 양의 방향으로 증가하면 도핑된 그래핀 영역(143)의 전도대의 페르미 레벨은 상승하고, 그래핀 채널(140) 전체의 저항은 감소한다. 저항의 감소는 제1 그래핀 영역(141), 제2 그래핀 영역(143) 및 도핑된 그래핀 영역(142)의 모든 캐리어의 실효 저항이 0이 되는 디락 지점에 도달할 때까지 진행된다.
이어서 제2 영역에서 게이트-소스 전압 Vgs가 더 상승하면, 도핑된 그래핀 영역(143)의 전자는 증가하나, 제1 그래핀 영역(141)과 제2 그래핀 영역(142)에서의 정공밀도는 감소된다. 따라서, 게이트-소스 전압 Vgs가 상승할수록 저항은 증가한다. 이는 제2 영역과 제3 영역의 경계 지점인 12V의 Vgs가 인가될 때까지 진행된다.
제2 영역과 제3 영역의 경계 지점에서 페르미 레벨 Ef의 상승에 의해 제1 그래핀 영역(141)과 제2 그래핀 영역(142)의 디락 지점에 도달한다. 즉, 정공 및 전자의 경계 지점에 도달한다. 이 지점에서 그래핀 채널(140)의 저항은 최대값이 되고, i-n-i의 접합이 형성된다.
계속해서 제3 영역으로 게이트-소스 전압 Vgs가 진입하면, 제1 그래핀 영역(141)과 제2 그래핀 영역(142)에서는 전자가 유도된다. 즉, 제3 영역에서는 n-n+-n 접합이 형성된다. 형성된 접합에서 저항을 결정하는 인자는 제1 그래핀 영역(141) 또는 제2 그래핀 영역(142)에서의 전자의 농도이다. 따라서, 인가되는 게이트-소스 전압 Vgs가 증가할수록 저항은 감소되는 특징이 나타난다.
상술한 도 2 및 도 3에서 제2 영역은 도핑된 그래핀 영역(143)의 디락 지점에서 시작하여 제1 그래핀 영역(141) 및 제2 그래핀 영역(142)의 디락 지점까지 구성된다. 또한, 제2 영역 내에서 저항의 변곡점은 전체 그래핀 채널에서의 전자의 밀도의 절대값과 정공의 밀도의 절대값의 합이 최대인 저점에서 발생된다.
상술한 도 2 및 도 3의 특성은 도핑 금속층으로 Al을 이용한 경우를 설명한 것이다. 즉, Vgs가 0V인 조건 하에서 도핑된 그래핀 영역은 n형으로 도핑된다. n형의 도핑을 위해 사용될 수 있는 도핑 금속층은 Al 또는 Ti를 포함할 수 있다.
만일, 도핑 금속층으로 Ni, Au, Pd 또는 Pt가 사용되는 경우, 도핑된 그래핀 영역은 p형으로 도핑된다. 따라서, Vgs의 인가 조건 하에서, p-p+-p, i-p-i, n-p-n, n+-i-n+, n+-n-n+의 순으로 접합이 변경되는 현상이 발생된다. 즉, 가장 큰 음의 값을 가지는 지점에서부터 p-p+-p의 구조가 나타나고, Vgs가 서서히 증가수록 채널 영역의 저항은 증가한다. 또한, 제1 그래핀 영역과 제2 그래핀 영역에서 디락 지점이 나타난다.
이후의 제2 영역에서는 제1 그래핀 영역과 제2 그래핀 영역은 n형으로 반전되고, 도핑된 그래핀 영역은 p형을 유지한다. 따라서, 전압이 증가할수록 채널 영역의 저항도 감소한다.
Vgs의 증가에 의해 3개의 그래핀 영역들 전체의 캐리어의 실효 저항이 0이 되는 디락 지점에서 저항은 극소값을 가진다. 계속해서 전압이 증가하면 그래핀 채널의 저항도 서서히 증가하며, 도핑된 채널 영역의 디락 지점에 도달한다. 따라서, 채널 저항도 극대값을 가진다.
이후에 전압이 증가하면, 제3 영역으로 진입되고, Vgs의 인가에 따라 그래핀 채널의 저항도 감소한다.
도 4 및 도 5는 본 발명의 제1 실시예에 따라 상기 도 2 및 도 3의 그래핀 트랜지스터의 특성을 비교하기 위한 그래프들이다.
도 4는 상기 도 2 및 도 3과 동일한 조건으로 그래핀 트랜지스터를 형성하되, 도핑 금속층(160)이 형성되지 않은 그래핀 트랜지스터이며, 도 5는 도핑 금속층(140)이 형성된 상기 도 2 및 도 3의 트랜지스터이다.
도 4를 참조하면, 게이트-소스 전압 Vgs는 대략 -40V에서 40V까지 스윙하며, 드레인-소스 간의 전압차 Vd는 100mV로 설정된다. 또한, 이에 따른 드레인 전류 밀도 Ids는 그래핀 채널의 선전류 밀도를 나타낸다. 즉, 그래핀 채널에서 전류의 방향과 수직이 되는 선을 흐르는 전류를 드레인 전류 밀도 Ids로 표현한다. 게이트-소스 전압 Vgs의 전범위에 걸쳐 하나의 디락 지점이 존재하며, 디락 지점에서 드레인 전류 밀도 Ids는 가장 낮은 전류값 I0을 가진다. 즉, 디락 지점의 좌측 그래프는 그래핀 채널에서 캐리어가 정공인 경우이며, 우측 그래프는 캐리어가 전자인 경우를 나타낸다. 이러한 특성을 가지는 그래핀 트랜지스터는 높은 출력전류 I1를 형성하는 상태와 가장 낮은 출력전류 I0를 형성하는 상태로 동작될 수 있다.
도 5를 참조하면, 동일한 게이트-소스 전압 Vgs의 조건에서 전류는 3가지 상태의 출력을 가질 수 있다. I0'는 제1 그래핀 영역(141) 및 제2 그래핀 영역(142)의 디락 지점에서의 전류값을 나타내고, I1'는 도핑된 그래핀 영역(142)의 디락 지점의 전류값을 나타낸다. 또한, I2'는 상술한 2개의 디락 지점 이외에 낮은 저항을 가지는 전류값을 나타낸다. 이를 통해 적어도 3개의 전류 상태를 표현할 수 있다.
또한, 본 실시예에서는 도핑 금속층(160)이 형성된 이후에 별도의 수소 어닐링이 수행됨이 바람직하다.
예컨대, 패시베이션층(190)으로 도핑 금속층(160)을 차폐하기 이전에 수소 어닐링이 수행되거나 패시베이션층(190)이 형성된 이후에 수소 어닐링 이 수행될 수 있다. 수소 어닐링의 어닐링 조건은 그래핀의 손상이 없는 범위에서 수행되며, 온도는 200℃ 내지 300℃, 압력은 20기압 내지 30기압, 시간은 1시간 내지 4시간 사이에서 수행된다. 어닐링 온도가 200℃ 미만이거나 압력이 20기압 미만이면, 수소 가스가 도핑 금속층(160)과 그래핀 채널(140) 사이의 계면에 충분히 침투하지 못하여 어닐링의 효과를 얻을 수 없다. 또한, 어닐링 온도가 300℃를 상회하면, 그래핀 채널(140)의 열적 손상이 발생한다. 만일, 압력이 30기압을 상회하면, 어닐링 공정을 유지하는데 어려움이 있다.
제조 공정을 살펴보면, p형 또는 n형으로 도핑된 게이트 전극(100) 상에 유전층(120)이 형성된다. 게이트 전극(100)은 특정의 도전형으로 도핑된 실리콘 기판일 수 있다. 따라서, 통상의 증착법을 이용하여 게이트 전극(100) 상에 유전층(120)이 형성된다.
이어서, 유전층(120) 상에는 그래핀 채널(140)의 형성된다. 그래핀 채널(140)은 단일층 그래핀임이 바람직하다. 이의 형성을 위해 그래핀의 전사법이 사용될 수 있다.
즉, 촉매 기판 상에 그래핀을 화학적 기상 층착법(Chemical Vapor Deposition)을 이용하여 형성한다. 사용되는 촉매 기판은 Ni, Fe 또는 Cu일 수 있으며, Cu가 촉매 기판으로 사용됨이 바람직하다.
촉매 기판 상에 단일층 그래핀이 형성되면, 이는 유전층(120)으로 전사된다. 전사 방법은 당업계에서 통상적으로 알려진 바에 따른다, 예컨대, PMMA를 그래핀 상에 도포하고, 열처리를 통해 그래핀 상에 수지층을 형성한다. 수지층 상의 그래핀은 다시 유전층으로 전사한 다음, 아세톤 등의 용매를 이용하여 수지층 또는 PMMA를 제거한다. 잔류하는 PMMA는 어닐링 등을 통해 완전히 제거될 수 있다. 이를 통해 유전층(120) 상에 그래핀 채널(140)이 형성될 수 있다.
계속해서 그래핀 채널(140)의 양 말단부에 소스 전극(170)과 드레인 전극(180)을 형성한다. 소스 전극(170)과 드레인 전극(180)의 형성은 다양한 방법을 통해 수행될 수 있다. 예컨대, 통상의 증착과 포토리소그래피 공정을 이용한 패터닝 및 선택적 식각을 통해 소스 전극(170)과 드레인 전극(180)이 형성될 수 있다. 또한, 소스 전극(170) 또는 드레인 전극(180)은 하드 마스크를 이용한 열증착에 의해 형성될 수 있으며, 포토레지스트를 이용한 리프트-오프 공정을 이용하여 형성될 수도 있다. 즉, 포토레지스트 패턴을 형성하되 소스 전극(170)과 드레인 전극(180)이 형성되는 영역의 패턴은 오픈한다. 이어서, 금속을 전면에 증착하고, 포토레지스트 패턴을 애싱 등을 통해 제거한다. 이를 통해 패턴화된 소스 전극(170)과 드레인 전극(180)이 형성될 수 있다.
또한, 그래핀 채널(140)의 상부에는 도핑 금속층(160)이 형성된다. 도핑 금속층(160)의 형성은 전극들(170, 180)의 제조방법에서 개시된 바와 같이 다양한 방법을 통해 수행될 수 있다.
도핑 금속층(160)과 소스 전극(170)/드레인 전극(180)의 제조 순서는 상호간에 변경될 수 있다. 다만, 도핑 금속층(160)의 형성 이후 및 패시베이션층(190)의 형성 이전에 수소 어닐링 공정이 개입된다. 수소 어닐링을 통해 도핑 금속층(160)과 그래핀 채널(140) 사이의 쌍극자는 제거되고, 도핑 프로파일은 안정화된다. 또한, 도핑 금속층(160)에 대한 수소 어닐링을 통해 제1 그래핀 영역(141), 제2 그래핀 영역(142) 및 도핑된 그래핀 영역(143)은 정의될 수 있다.
수소 어닐링 공정이 수행된 이후에는 패시베이션층(190)이 형성된다. 또한, 패시베이션층(190)의 형성 이후에 수소 어닐링 공정이 수행될 수 있다.
도 6 및 도 7은 본 발명의 제1 실시예에 따른 수소 어닐링의 효과를 도시한 그래프들이다.
도 6을 참조하면, 소스 전극(170)과 드레인 전극(180) 사이의 폭은 9um이며, 그래핀 채널(120) 상부에 형성되는 도핑 금속층(160)은 Pt 재질이다. 따라서, 도핑 금속층(160)의 하부의 도핑된 그래핀 영역(143)은 p형으로 도핑되어야 한다.
또한, 도핑 금속층(160)의 폭은 2um이며, 게이트-소스 전압 Vgs는 -30V에서 30V까지 스윙하며, 드레인-소스 간의 전압차 Vd는 0.1V로 설정된다. 도핑 금속층(160)의 형성 후, 챔버의 압력은 18기압으로 하여 질소를 공급한다. 챔버 내부의 온도는 300℃로 2시간 동안 어닐링된다.
질소 가스를 이용한 어닐링의 경우, 질소 가스가 투입되지 않은 진공 상태의 어닐링과 특성 곡선에서 큰 차이를 보이지 않는다.
도 7을 참조하면, 도 6과 동일 사이즈과 동일한 도핑 금속층(160)을 사용한 것이다. 다만, 차이가 있는 부분은 질소 가스 대신에 수소 가스가 사용된다.
수소 가스의 사용시, 디락 지점이 이동함을 알 수 있다. 즉, 게이트-소스 전압 Vgs가 약 0V인 지점에서 제1 그래핀 영역(141)과 제2 그래핀 채널 영역(142)의 디락 지점이 나타난다. 따라서, 드레인 전류 Ids는 최저값을 형성한다. 이후에 게이트-소스 전압 Vgs가 20V인 지점에서 도핑된 그래핀 영역(143)의 디락 지점이 나타난다. 이후에 게이트-소스 전압 Vgs가 증가하면, n+-n-n+ 접합 구조로 인해 드레인 전류 Ids도 상승한다.
상기 도 6 및 도 7을 비교하면, 질소 분위기에서의 어닐링에서는 도핑 프로파일이 변경되지 않는다. 그러나, 수소 분위기에서의 어닐링에서는 도핑 프로파일은 디락 지점이 전자 영역에서 정공 영역으로 변경됨을 알 수 있다.
수소 분위기에서의 어닐링에 의한 도핑 프로파일의 변경은 그래핀 채널(140)과 도핑 금속층(160) 사이에 개입될 수 있는 쌍극자의 영향에 의해 결정된다. 예컨대, 그래핀 채널(140) 상부에 증착 등의 방법을 통해 도핑 금속층(160)이 형성될 때, 도핑 금속층(160)과 그래핀 채널(140)의 계면에는 산화물 등의 다양한 요인에 의해 쌍극자가 형성될 수 있다. 질소가 고온/고압으로 공급되고, 이를 통한 어닐링이 수행된다 하더라도 쌍극자에는 영향을 미치지 못하고 있음을 알 수 있다.
그러나, 수소가 고온/고압으로 공급되고, 이를 통한 어닐링이 수행되는 경우, 도핑 금속층(160)과 그래핀 채널(140)의 계면에서의 쌍극자는 제거될 수 있다. 따라서, 그래핀의 페르미 레벨은 도핑 금속층(160)이 가지는 일함수 만금 이동하여 정공이 도핑된 거동을 보이는 것이다.
상술한 제1 실시예에서 형성된 그래핀 트랜지스터는 특정의 도전형으로 도핑된 그래핀 영역을 가진다. 또한, 도핑되지 않은 그래핀 영역에서의 디락 지점에서 저항의 극대값을 가지고, 도핑된 그래핀 영역의 디락 지점에서도 저항의 극대값을 가진다. 이를 이용하여 3개의 상태를 구현할 수 있다. 즉, 2개의 디락 지점 이외에 낮은 채널 저항을 가지는 영역, 도핑된 그래핀 영역의 디락 지점에 따른 저항의 극대값을 가지는 영역 및 도핑되지 않은 그래핀 영역에 따른 저항의 극대값을 가지는 영역을 통해 3개의 출력 상태를 얻을 수 있다.
제2 실시예
도 8은 본 발명의 제2 실시예에 따라 그래핀 트랜지스터를 이용한 인버터를 도시한 회로도이다.
도 8을 참조하면, 제1 그래핀 트랜지스터(201) 및 제2 그래핀 트랜지스터(202)가 직렬로 연결된다. 또한, 각각의 그래핀 트랜지스터들(201, 202)의 게이트 단자는 입력 신호 Vin에 공통 연결된다.
제1 그래핀 트랜지스터(201)는 도핑된 그래핀 영역 상에 형성된 도핑 금속층이 그래핀보다 낮은 일함수를 가지는 금속이다. 예컨대, 도핑 금속층이 Al인 트랜지스터이고, 제2 그래핀 트랜지스터(202)는 도핑된 그래핀 영역 상에 형성된 도핑 금속층이 그래핀보다 높은 일함수를 가지는 금속이다. 예컨대, 제2 그래핀 트랜지스터는 도핑 금속층이 Pt을 가지는 트랜지스터이다. 각각의 그래핀 트랜지스터들(201, 202)은 상기 도 2의 제2 영역에서 동작한다.
제1 그래핀 트랜지스터(201)의 소스 단자는 양의 전원 전압 VDD에 연결되고, 제2 그래핀 트랜지스터(202)의 드레인 단자는 음의 전원 전압 또는 접지에 연결된다. 특히, 도 8에서 각각의 그래핀 트랜지스터들(201, 202)의 소스 단자와 드레인 단자는 물리적으로 구별되는 구성을 가지지 않는다. 다만, 특정의 바이어스 또는 전원에 연결되는 단자를 소스 단자라 지칭한다. 제1 그래핀 트랜지스터(201)의 드레인 단자 및 제2 그래핀 트랜지스터(202)의 드레인 단자는 공통 연결되고, 출력 신호 Vout을 구성한다.
도 9는 본 발명의 제2 실시예에 따라 상기 도 8의 인버터의 동작을 설명하기 위한 특성 그래프이다.
도 9를 참조하면, “●”표시의 그래프는 상기 도 8에서 제1 그래핀 트랜지스터(201)의 게이트-소스 전압 Vgs에 따른 드레인 전류 밀도 Ids를 나타낸다. 드레인-소스 간의 전압 Vd는 2V로 고정된다. 또한, “■”표시의 그래프는 제2 그래핀 트랜지스터(202)의 게이트-소스 전압 Vgs에 따른 드레인 전류의 밀도를 나타낸다. 드레인-소스 간의 전압 Vd는 2V로 고정된다. 드레인 전류 밀도 Ids는 그래핀 채널에서 전류의 진행방향에 수직인 선을 통과하는 전류의 양을 나타낸다.
또한, 각각의 그래핀 트랜지스터의 구성은 상기 도 2에서 설명된 바와 같은 구성을 가진다. 따라서, Al을 도핑 금속층으로 사용하는 제1 트랜지스터(201)에서 도핑 금속층의 폭은 2um이며, Pt를 도핑 금속층으로 사용하는 제2 그래핀 트랜지스터(202)에서 도핑 금속층의 폭도 2um이다.
도 8 및 도 9를 참조하면, 입력 신호 Vin이 0V인 경우, 제1 그래핀 트랜지스터(201)의 Vgs는 -2V이고, 제2 그래핀 트랜지스터(202)의 Vgs는 2V가 된다. 제1 그래핀 트랜지스터(201)는 높은 전류 밀도를 가지므로 턴온된 것으로 모델링되고, 제2 그래핀 트랜지스터(202)는 낮은 전류 밀도를 가지므로 턴오프 상태인 것으로 모델링된다. 따라서, 턴온된 제1 그래핀 트랜지스터(201)에 의해 출력 신호 Vout은 하이 레벨을 유지한다.
또한, 입력 신호 Vin이 15V 내지 25V를 유지하는 경우, 제1 그래핀 트랜지스터(201)의 Vgs는 13V 내지 23V의 값을 가지고, 제2 그래핀 트랜지스터(202)의 Vgs는 15V 내지 25V의 값을 가진다. 따라서, 2개의 그래핀 트랜지스터들(201, 202)은 중간 영역의 전류를 형성하고, 이는 출력 신호 Vout에서도 중간 영역의 값을 나타낸다.
또한, 입력 신호 Vin 이 상승하여 35V 내지 40V에 가까운 값을 가지면, 제1 그래핀 트랜지스터(201)의 Vgs는 33V 내지 38V의 값을 가지고, 제2 그래핀 트랜지스터(202)의 Vgs는 35V 내지 40V의 값을 가진다. 따라서, 높은 Vgs에 의해 제1 그래핀 트랜지스터(201)는 오프되고, 제2 그래핀 트랜지스터(202)는 턴온된다. 따라서, 출력 신호 Vout은 로우 레벨을 유지한다.
도 10은 본 발명의 제2 실시예에 따라 상기 도 8 및 도 9의 인버터의 입출력 특성을 도시한 그래프이다.
도 10을 참조하면, 도 8의 입력 신호 Vin과 2개의 그래핀 트랜지스터들의 공통 게이트 단자 사이에는 증폭기가 구비되며, 증폭기의 이득은 20으로 설정된다. 따라서, 입력 신호 Vin이 0V에서 2V로 스윙하면, 2개의 트랜지스터들의 게이트 단자에는 0V 내지 40V의 신호가 인가된다.
입력 신호 Vin이 대략 0.3 V 이하에서 출력 신호 Vout은 약 1.3V의 하이 레벨을 가진다. 또한, 입력 신호 Vin이 0.5V 내지 1.2V의 구간에서는 출력 신호 Vout은 약 1.0V의 중간 레벨을 가진다. 또한, 입력 신호 Vin이 1.7V 내지 2.0V인 구간에서는 출력 신호 Vout은 약 0.7V의 로우 레벨을 가진다.
상술한 바와 같이 본 발명의 인버터는 3개의 출력 상태를 구현할 수 있다. 즉, 3 개의 입력 레벨에 대해 3 영역의 안정된 출력 상태를 얻을 수 있다. 이는 하나의 인버터를 통해 3 가지 상태를 구현할 수 있음을 나타낸다.
따라서, 본 발명에서는 하나의 그래핀 트랜지스터가 3개의 채널 저항 상태를 구현하고, 드레인 전류도 3개의 안정한 출력 상태를 형성한다. 따라서, 트랜지스터로의 사용시, 3개의 상태를 구현할 수 있으며, 이를 이용하여 논리 소자를 제작할 경우, 3진 소자를 구현할 수 있다.
100 : 게이트 전극 120 : 유전층
140 : 그래핀 채널 141 : 제1 그래핀 영역
142 : 제2 그래핀 영역 143 : 도핑된 그래핀 영역
160 : 도핑 금속층 170 : 소스 전극
180 : 드레인 전극 190 : 패시베이션층

Claims (15)

  1. 도전성을 가지는 게이트 전극;
    상기 게이트 전극 상에 형성된 유전층;
    상기 유전층 상에 형성된 단일층의 그래핀을 가지는 그래핀 채널;
    상기 그래핀 채널을 중심으로 상기 그래핀 채널의 양말단부에 형성되고, 상기 유전층 상에 형성된 소스 전극 및 드레인 전극;
    상기 그래핀 채널의 선택 영역에 형성되고, 하부의 그래핀 채널을 특정의 도전형으로 도핑하는 도핑 금속층; 및
    상기 그래핀 채널 상에 형성되고, 상기 그래핀 채널과 상기 도핑 금속층을 차폐하는 패시베이션층을 포함하고,
    상기 그래핀 채널은,
    상기 도핑 금속층의 하부에 배치되어 특정의 도전형을 가지는 도핑된 그래핀 영역;
    상기 도핑된 그래핀 영역의 일측에 형성되고, 상기 도핑된 그래핀 영역과 다른 페르미 레벨을 가지는 제1 그래핀 영역; 및
    상기 도핑된 그래핀 영역을 중심으로 상기 제1 그래핀 영역과 대향하고, 상기 도핑된 그래핀 영역과 다른 페르미 레벨을 가지는 제2 그래핀 영역을 포함하는 그래핀 트랜지스터.
  2. 제1항에 있어서, 상기 도핑 금속층의 일함수는 상기 그래핀 채널의 일함수보다 낮은 값을 가지고, 상기 도핑된 그래핀 영역을 n형으로 도핑하는 것을 특징으로 하는 그래핀 트랜지스터.
  3. 제2항에 있어서, 상기 도핑 금속층은 Al 또는 Ti를 포함하는 것을 특징으로 하는 그래핀 트랜지스터.
  4. 제2항에 있어서, 상기 도핑된 그래핀 영역은 음의 값을 가지는 제1 게이트-소스 전압에서 제1 디락 지점을 가지고, 상기 제1 디락 지점에서 상기 그래핀 채널은 저항의 극대값을 가지는 것을 특징으로 하는 그래핀 트랜지스터.
  5. 제4항에 있어서, 상기 제1 그래핀 영역 또는 제2 그래핀 영역은 양의 값을 가지는 제2 게이트-소스 전압에서 제2 디락 지점을 가지고, 상기 제2 디락 지점에서 상기 그래핀 채널은 저항의 극대값을 가지는 것을 특징으로 하는 그래핀 트랜지스터.
  6. 제1항에 있어서, 상기 도핑 금속층의 일함수는 상기 그래핀 채널의 일함수보다 높은 값을 가지고, 상기 도핑된 그래핀 영역을 p형으로 도핑하는 것을 특징으로 하는 그래핀 트랜지스터.
  7. 제6항에 있어서, 상기 도핑 금속층은 Ni, Au, Pd 또는 Pt를 포함하는 것을 특징으로 하는 그래핀 트랜지스터.
  8. 제6항에 있어서, 상기 제1 그래핀 영역 또는 상기 제2 그래핀 영역은 음의 값을 가지는 제1 게이트-소스 전압에서 제1 디락 지점을 가지고, 상기 제1 디락 지점에서 상기 그래핀 채널은 저항의 극대값을 가지는 것을 특징으로 하는 그래핀 트랜지스터.
  9. 제8항에 있어서, 상기 도핑된 그래핀 영역은 양의 값을 가지는 제2 게이트-소스 전압에서 제2 디락 지점을 가지고, 상기 제2 디락 지점에서 상기 그래핀 채널은 저항의 극대값을 가지는 것을 특징으로 하는 그래핀 트랜지스터.
  10. 제1항에 있어서, 상기 그래핀 채널과 상기 도핑 금속층은 수소 분위기에서 어닐링되는 것을 특징으로 하는 그래핀 트랜지스터.
  11. 제1항에 있어서, 상기 제1 그래핀 영역과 상기 제2 그래핀 영역은 동일한 페르미 레벨을 가지는 것을 특징으로 하는 그래핀 트랜지스터.
  12. 양의 전원 전압에 연결된 제1 그래핀 트랜지스터; 및
    접지 또는 음의 전원 전압에 연결된 제2 그래핀 트랜지스터를 포함하고,
    상기 제1 그래핀 트랜지스터는 제1 그래핀 채널의 상부에 배치되고, 그래핀보다 낮은 일함수를 가지는 제1 도핑 금속층을 가지고,
    상기 제2 그래핀 트랜지스터는 제2 그래핀 채널의 상부에 배치되고, 그래핀보다 높은 일함수를 가지는 제2 도핑 금속층을 포함하며,
    상기 제1 그래핀 트랜지스터 및 상기 제2 그래핀 트랜지스터의 게이트 단자들은 입력 신호에 공통 연결되고,
    상기 제1 그래핀 트랜지스터 및 상기 제2 그래핀 트랜지스터의 드레인 단자들은 출력 신호에 공통 연결되며,
    상기 제1 그래핀 채널은
    상기 제1 도핑 금속층 하부에 배치되어 특정의 도전형을 가지는 제1 도핑된 그래핀 영역; 및
    상기 제1 도핑된 그래핀 영역을 중심으로 대향하고, 상기 제1 도핑된 그래핀 영역과 다른 페르미 레벨을 가지는 2개의 그래핀 영역들을 가지며,
    상기 제2 그래핀 채널은
    상기 제2 도핑 금속층 하부에 배치되어 상기 제1 도핑된 그래핀 영역과 다른 도전형을 가지는 제2 도핑된 그래핀 영역; 및
    상기 제2 도핑된 그래핀 영역을 중심으로 대향하고, 상기 제2 도핑된 그래핀 영역과 다른 페르미 레벨을 가지는 2개의 그래핀 영역들을 가지는 것을 특징으로 하는 인버터.
  13. 제12항에 있어서, 상기 제1 도핑 금속층은 상기 제1 도핑된 그래핀 영역을 n형으로 도핑하고, Al 또는 Ti를 포함하는 것을 특징으로 하는 인버터.
  14. 제12항에 있어서, 상기 제2 도핑 금속층은 상기 제2 도핑된 그래핀 영역을 p형으로 도핑하고, Ni, Au, Pd 또는 Pt를 포함하는 것을 특징으로 하는 인버터.
  15. 제12항에 있어서, 상기 제1 그래핀 채널, 상기 제2 그래핀 채널, 상기 제1 도핑 금속층 및 상기 제2 도핑 금속층은 수소 분위기에서 어닐링되는 것을 특징으로 하는 인버터.
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