KR102128956B1 - 부성 미분 전달컨덕턴스 특성을 갖는 반도체 소자 및 그 제조 방법 - Google Patents

부성 미분 전달컨덕턴스 특성을 갖는 반도체 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명의 일 실시예에 따른 부성 미분 전달컨덕턴스 특성을 갖는 반도체 소자는 기판, 기판 상에 형성된 게이트 전극, 게이트 전극상에 형성된 절연층, 절연층 상에 형성된 소스 전극 물질층, 절연층 상에 형성되고, 소스 전극 물질층과 이종 접합하도록 형성된 반도체 물질층, 소스 전극 물질층 상에 형성된 소스 전극 및 반도체 물질층 상에 형성된 드레인 전극을 포함하되, 소스 전극 물질층은 게이트 전극을 통해 인가되는 게이트 전압에 따라 일함수가 조절되는 것이고, 게이트 전압의 크기에 따라 부성 미분 전달컨덕턴스 특성을 나타내는 것이다.

Description

부성 미분 전달컨덕턴스 특성을 갖는 반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH NEGATIVE DIFFERENTIAL TRANSCONDUCTANCE AND ITS MANUFACTURING METHOD}
본 발명은 부성 미분 전달컨덕턴스 특성을 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.
부성미분 트랜스컨덕턴스(negative differential transconductance, NDT) 소자는 게이트 전압의 크기가 증가함에도 불구하고 전류가 감소하기 때문에 게이트 전압-드레인 전류 특성곡선이 ‘N’ 형으로 나타나게 된다. 이러한 부성미분 트랜스컨덕턴스 소자는 일반적으로 고농도의 p-n-p 또는 n-p-n 접합 구조와 공진 터널링 다이오드(resonant tunneling diode, RTD), 단전자 트랜지스터(single electron transistor, SET)에서 관찰되는 것으로 알려져 있다.
고농도 p-n 접합 구간은 밴드간 터널링이 용이한 형태가 되어 p-n-p 구조의 n 영역 또는 n-p-n 구조의 p 영역에 가하는 전압에 따라 부성미분 전달전도 특성이 구현되도록 하는 방식이다. 이러한 구조는 채널 물질의 농도가 낮을 시 밴드간 터널링이 발생하기 어렵고, 농도가 높을 시 확산 전류가 우세해져 부성 미분 곡선이 사라지게 된다. 이로 인해 부성미분 전달전도 현상 구현을 위해서는 정밀한 도핑 농도 조건이 요구되어 실용화에 한계가 있다는 단점이 있다. 공진 터널링 다이오드와 단전자 트랜지스터 구조의 경우에는 나노와이어, 퀀텀닷 등을 이용하여 소스와 드레인 사이에 양자 우물을 형성하는 구조이다. 이러한 구조들은 게이트 전압을 통해 양자 우물 내 양자화된 에너지 레벨의 위치를 조절하여 피크 전류를 형성함으로써 부성미분 트랜스컨덕턴스 구현이 가능하다. 그러나, 수 나노 스케일의 소자 크기로 인해 공정이 복잡하고 저온에서만 동작한다는 한계점이 있다.
이와 관련하여, 선행기술인 한국공개특허 제 2012-0004106호(발명의 명칭: 저항성 메모리 장치 및 그 제조방법)는 제조비용을 절감할 수 있는 저항성 메모리 장치 및 그 제조방법에 대해 개시하고 있다.
본 발명은 전술한 문제점을 해결하기 위하여, 접합된 n형, p형 반도체 물질의 채널층 전도도 또는 접합면의 에너지 장벽 조절을 통한 부성 미분 전달전도(negative differential transconductance, NDT) 현상이 나타나는 반도체 소자 구현 방법을 제공하고자 한다.
다만, 본 실시예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제들로 한정되지 않으며, 또 다른 기술적 과제들이 더 존재할 수 있다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 제1측면에 따른 부성 미분 전달컨덕턴스(negative differential transconductance) 특성을 갖는 반도체 소자의 제조 방법은 기판 상에 절연층을 형성하는 단계; 절연층 상에 반도체 물질층을 형성하는 단계; 및 반도체 물질층의 단부에 각각 결합되는 전극층을 형성하는 단계를 포함하되, 반도체 물질층은 제1영역 및 제2영역으로 구분되는 것이고, 제1및 제2영역에 대응하는 각 반도체 물질층은 서로 다른 문턱 전압을 가지며, 게이트 전압의 크기에 따라 공통된 전도도 구간이 발생하는 경우 부성 미분 전달컨덕턴스 특성을 나타낸다.
본 발명의 제2측면에 따른 부성 미분 전달컨덕턴스 특성을 갖는 반도체 소자의 제조 방법은 기판 상에 절연층을 형성하는 단계; 절연층 상에 일함수 가변 물질층을 형성하는 단계; 일함수 가변 물질층 상에 반도체 물질층을 형성하는 단계; 및 반도체 물질층의 단부에 각각 결합되는 전극층을 형성하는 단계를 포함하되, 반도체 물질층은 제1영역 및 제2영역으로 구분되는 것이고, 제1영역에 대응하는 반도체 물질층 및 일함수 가변 물질층과 제2영역에 대응하는 반도체 물질층 및 일함수 가변 물질층은 서로 다른 전위 장벽을 가지며, 게이트 전압의 크기에 따라 일함수 가변 물질층의 일함수가 조절되어 부성 미분 전달컨덕턴스 특성을 나타낸다.
본 발명의 제3측면에 따른 부성 미분 전달컨덕턴스 특성을 갖는 반도체 소자는 기판; 기판 상에 형성된 절연층; 절연층 상에 형성된 반도체 물질층; 및 반도체 물질층의 단부에 각각 결합되도록 형성된 전극층을 포함하되, 반도체 물질층은 제1영역 및 제2영역으로 구분되는 것이고, 제1및 제2영역에 대응하는 각 반도체 물질층은 서로 다른 문턱 전압을 가지며, 게이트 전압의 크기에 따라 공통된 전도도 구간이 발생하는 경우 부성 미분 전달컨덕턴스 특성을 나타낸다.
본 발명의 제4측면에 따른 부성 미분 전달컨덕턴스 특성을 갖는 반도체 소자는 기판; 기판 상에 형성된 절연층; 절연층 상에 형성된 일함수 가변 물질층; 일함수 가변 물질층 상에 형성된 반도체 물질층; 및 반도체 물질층의 단부에 각각 결합되도록 형성된 전극층을 포함하되, 반도체 물질층은 제1영역 및 제2영역으로 구분되는 것이고, 제1영역에 대응하는 반도체 물질층 및 일함수 가변 물질층과 제2영역에 대응하는 반도체 물질층 및 일함수 가변 물질층은 서로 다른 전위 장벽을 가지며, 게이트 전압의 크기에 따라 일함수 가변 물질층의 일함수가 조절되어 부성 미분 전달컨덕턴스 특성을 나타낸다.
본 발명의 일 실시예는 n형, p형 반도체 물질의 연결을 이용하여 기존 보다 간단한 방식으로 부성미분 곡선을 갖는 부성미분 전달전도 소자를 구현할 수 있다. 또한 하나의 소자 안에서 두 반도체 물질의 접합만으로 부성미분 전달전도 현상을 구현할 수 있다. 따라서 본 발명을 통해 칩의 소형화, 저전력화, 고속화 등이 가능하다.
도 1은 본 발명의 일 실시예에 따른 부성 미분 전달컨덕턴스 특성을 갖는 반도체 소자의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 부성 미분 전달컨덕턴스 특성을 갖는 반도체 소자의 제작 방법을 설명하기 위한 순서도이다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 부성 미분 전달컨덕턴스 특성을 갖는 반도체 소자의 절연층을 형성하는 방법을 상세하게 설명하기 위한 세부 과정을 도시한 도면이다.
도 5 내지 도 7은 본 발명의 일 실시예에 따른 부성 미분 전달컨덕턴스 특성을 갖는 반도체 소자의 반도체 물질층을 형성하는 방법을 상세하게 설명하기 위한 세부 과정을 도시한 도면이다.
도 8은 본 발명의 다른 실시예에 따른 부성 미분 전달컨덕턴스 특성을 갖는 반도체 소자의 제작 방법을 설명하기 위한 순서도이다.
도 9 및 도 10은 본 발명의 다른 실시예에 따른 부성 미분 전달컨덕턴스 특성을 갖는 반도체 소자의 절연층을 형성하는 방법을 상세하게 설명하기 위한 세부 과정을 도시한 도면이다.
도 11 및 도 12는 본 발명의 다른 실시예에 따른 부성 미분 전달컨덕턴스 특성을 갖는 반도체 소자의 반도체 물질층을 형성하는 방법을 상세하게 설명하기 위한 세부 과정을 도시한 도면이다.
도 13 및 도 14는 본 발명의 일 실시예에 따른 이셀렌화텅스텐과 이황화주석의 이종 접합으로 형성된 부성미분 전달전도 소자 소자의 특성을 설명하기 위한 전기적 측정 결과를 도시한 그래프이다.
도 15는 본 발명의 일 실시예에 따른 육방정 질화붕소 절연층을 이용하여 이셀렌화텅스텐 채널 일부 구간의 문턱 전압을 변형시킨 부성미분 전달전도 소자를 도시한 단면도이다.
도 16 및 도 17은 도 15에 도시된 부성미분 전달전도 소자 소자의 특성을 설명하기 위한 전기적 측정 결과를 도시한 그래프이다.
아래에서는 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미하며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 부성 미분 전달컨덕턴스 특성을 갖는 반도체 소자의 단면도이다.
이하에서 설명하고자 하는 부성 미분 전달컨덕턴스 특성을 갖는 반도체 소자는 본 발명의 하나의 다른 예에 불과하며, 구성 요소들을 기초로 하여 여러 가지 변형이 가능하다.
도 1의 (a)를 참조하면, 본 발명의 일 실시예에 따른 부성 미분 전달컨덕턴스 특성을 갖는 반도체 소자는 기판(100), 기판(100) 상에 형성된 절연층(200), 절연층(200) 상에 형성된 반도체 물질층(300, 400) 및 반도체 물질층(300, 400)의 단부에 각각 결합되도록 형성된 전극층(500)을 포함하되, 반도체 물질층(300, 400)은 제1영역(A) 및 제2영역(B)으로 구분되는 것이고, 제1및 제2영역(A, B)에 대응하는 각 반도체 물질층(300, 400)은 서로 다른 문턱 전압을 가지며, 게이트 전압의 크기에 따라 공통된 전도도 구간이 발생하는 경우 부성 미분 전달컨덕턴스 특성을 나타낸다.
여기서, 반도체 물질층(300, 400)은 제1영역(A)에 대응하는 절연층(200) 상에 형성된 제1반도체(300) 및 제2영역(B)에 대응하는 절연층(200) 상에 제1반도체(300)와 접하도록 형성된 제2반도체(400)로 구성될 수 있다. 즉, 본 발명은 p형 반도체와 n형 반도체를 접합, 또는 직렬로 연결하여 게이트 전압을 인가함에 따라, 두 가지 형의 반도체 모두 전도도 (conductance)가 높은 게이트 전압 구간에서는 전류가 흐르다가 두 가지 형의 반도체 중 한 쪽의 전도도가 낮아지는 게이트 전압 구간에서 전류가 급격히 떨어지는 현상이 발생할 수 있다. 이와 같은 현상을 통해 부성 미분 전달컨덕턴스 특성을 구현할 수 있다.
도 1의 (b)를 참조하면, 본 발명의 다른 실시예에 따른 부성 미분 전달컨덕턴스 특성을 갖는 반도체 소자는 기판(100), 기판(100) 상에 형성된 절연층(200), 절연층(200) 상에 형성된 일함수 가변 물질층(600), 일함수 가변 물질층(600) 상에 형성된 반도체 물질층(300, 400) 및 반도체 물질층(300, 400)의 단부에 각각 결합되도록 형성된 전극층(500)을 포함하되, 반도체 물질층(300, 400)은 제1영역(A) 및 제2영역(B)으로 구분되는 것이고, 제1및 제2영역(A, B)에 대응하는 각 반도체 물질층(300, 400)은 서로 다른 문턱 전압을 가지며, 게이트 전압의 크기에 따라 공통된 전도도 구간이 발생하는 경우 부성 미분 전달컨덕턴스 특성을 나타낸다. 이에 따라, 본 발명은 p형 반도체와 n형 반도체 물질을 일함수 조절 가능한 물질로 연결하여 일함수 가변 물질층(600)과 반도체 물질층(300, 400) 간의 접합면 에너지 장벽 조절할 수 있다. 이와 같은 현상을 통해 부성 미분 전달컨덕턴스 특성을 구현할 수 있다.
한편, 게이트 전압을 인가하는 게이트 전극(미도시)은 본 발명의 부성 미분 전달컨덕턴스 특성을 갖는 반도체 소자의 상부 또는 하부에 위치할 수 있다. 이와 같은, 부성 미분 전달컨덕턴스 특성에 대한 상세한 설명은 도 2 내지 도 17을 참조하여 후술하도록 한다.
이하에서는 동일한 기능을 수행하는 구성의 경우 설명을 생략하기로 한다.
도 2는 본 발명의 일 실시예에 따른 부성 미분 전달컨덕턴스 특성을 갖는 반도체 소자의 제작 방법을 설명하기 위한 순서도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 부성 미분 전달컨덕턴스 특성을 갖는 반도체 소자의 제조 방법은 기판(100) 상에 절연층(200)을 형성하는 단계(S110), 절연층(200) 상에 반도체 물질층(300, 400)을 형성하는 단계(S130) 및 반도체 물질층(300, 400)의 단부에 각각 결합되는 전극층(500)을 형성하는 단계(S150)를 포함하되, 반도체 물질층(300, 400)은 제1영역(A) 및 제2영역(B)으로 구분되는 것이고, 제1및 제2영역(A, B)에 대응하는 각 반도체 물질층(300, 400)은 서로 다른 문턱 전압을 가지며, 게이트 전압의 크기에 따라 공통된 전도도 구간이 발생하는 경우 부성 미분 전달컨덕턴스 특성을 나타낼 수 있다.
예시적으로, S110단계에서, 기판(100) 상에 절연층(200)을 형성할 수 있다. 여기서, 기판(100)은 실리콘(Si), 저마늄(Ge)과 같이 반도체 공정에서 널리 사용되는 기판이나 금(Au), 백금(Pt), 구리(Cu) 중 적어도 하나로 이루어질 수 있으나 이에 한정된 것은 아니다. 또한, 절연층(200)은 기판(100) 상에 성장 또는 증착된 형태로 형성될 수 있으며, 이산화규소(SiO2), 산화알루미늄(Al2O3) 및 산화하프늄(HfO2) 중 적어도 하나로 이루어질 수 있으나 이에 한정된 것은 아니다.
S130단계에서, 절연층(200) 상에 반도체 물질층(300, 400)을 형성할 수 있다. 여기서, 반도체 물질층(300, 400)은 수 nm 부터 수백 um까지 다양한 두께로 형성될 수 있다. 또한, 실리콘, 저마늄, III-V 족 반도체, 산화물 반도체, 유기물 반도체, 전이금속 칼코겐 화합물(transition metal dichalcogenide), 흑린(phosphorene) 등 p형, n형 및 양극성으로 동작하는 모든 반도체 물질을 사용할 수 있다.
S150단계에서, 반도체 물질층(300, 400)의 단부에 각각 결합되는 전극층(500)을 형성할 수 있다. 여기서, 전극층(500)은 p형 반도체와 결합되는 경우, 접촉 저항을 낮추기 위해 일함수가 높은 백금(Pt), 팔라듐(Pd) 등의 금속을 사용할 수 있으며, n형 반도체와 결합되는 경우 일함수가 작은 티타늄(Ti), 알루미늄(Al) 등의 금속을 사용할 수 있다. 이와 같은 전극층(500)을 증착하는 방법에는 열 증착법(thermal evaporation), 전자빔 증착법(e-beam evaporation), 스퍼터링(sputtering), 화학적 진공 증착법(chemical vapor deposition) 등이 있다.
본 발명의 일 실시예에 따른 반도체 소자는 제1영역(A)과 제2영역(B)에 대응되는 절연층(200)의 특성 변화를 이용하여 문턱 전압을 조절하여 부성 미분 전달컨덕턴스 특성을 구현할 수 있다.
이하에서는 도 3 및 도 4를 참조하여 절연층의 특성 변화를 이용한 부성 미분 전달컨덕턴스 특성을 갖는 반도체 소자에 대하여 설명하도록 한다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 부성 미분 전달컨덕턴스 특성을 갖는 반도체 소자의 절연층을 형성하는 방법을 상세하게 설명하기 위한 세부 과정을 도시한 도면이다.
절연층(200)의 구조를 설명하면 일 예로, 절연층(200)은 제1영역(A)에 대응하는 기판(100) 상에 형성된 제1절연층(210) 및 제2영역(B)에 대응하는 기판(100) 상에 형성된 제2절연층(220)으로 구성되되, 제1및 제2절연층(210, 220)은 서로 다른 유전 상수를 갖도록 형성될 수 있다.
구체적으로, 도 3의 (a)를 참조하면, S110단계에서, 제1영역(A)에 대응하는 기판(100) 상에 제1절연층(210)을 형성하고, 제2영역(B)에 대응하는 기판(100) 상에 제1절연층(210)과 접하도록 제2절연층(200)을 형성하는 단계를 포함할 수 있다. 이때, 제1및 제2절연층(210, 220)은 서로 다른 유전 상수를 갖도록 형성될 수 있다.
예를 들어 유전 상수가 다른 제1 및 제2절연층(210, 220)을 형성하는 방법으로는 제1 및 제2영역(A, B) 별로 다른 절연 물질을 형성시키거나, 한 종류의 절연층(200)을 기판(100)상에 형성시킨 후에 일부 구간(제1 또는 제2 영역) 상부에 유전 상수가 다른 절연층 (210, 220)을 형성하는 방법 등이 사용될 수 있다. 여기서, 제1 및 제2절연층(210, 220)을 형성하는 공정으로는 열 증착법(thermal evaporation), 전자빔 증착법(e-beam evaporation), 스퍼터링(sputtering), 화학적 진공 증착법(chemical vapor deposition), 물리적 진공 증착법(physical vapor deposition), 산화(oxidation) 방법 등이 사용될 수 있다.
이어서, 도 3의 (b)를 참조하면, S130단계에서, 제1 및 제2절연층(210, 220) 상에 반도체 물질층(300)을 형성할 수 있다. 다음으로, 도 3의 (c)를 참조하면, S150단계에서, 반도체 물질층(300)의 단부에 각각 결합되는 전극층(500)을 형성할 수 있다.
다른 예로, 절연층(200)은 제1영역(A)에 대응하는 기판(100) 상에 제1두께를 갖도록 형성된 것이고, 및 제2영역(B)에 대응하는 기판(100) 상에 제2두께를 갖도록 형성될 수 있다.
도 4의 (a)를 참조하면, S110단계에서, 제1영역(A)에 대응하는 기판(100) 상에 제1두께를 갖도록 절연층(200)을 형성하고, 제2영역(B)에 대응하는 기판(100) 상에 제2두께를 갖도록 절연층(200)을 형성하는 단계를 포함할 수 있다.
예를 들어 절연층(200)의 두께를 조절하는 방법에는 제1 및 제2 영역(A, B)에 대응되는 절연층(200)의 구간에 따라 다른 성장 시간을 다르게 하거나 플라즈마(plasma)를 이용한 건식 식각(dry etching), 또는 식각 용액(etchant)을 이용한 습식 식각(wet etching) 방법 등이 사용될 수 있다.
이어서, 도 4의 (b)를 참조하면, S130단계에서, 제1 및 제2영역(A, B)에 따라 두께가 상이한 절연층(200) 상에 반도체 물질층(300)을 형성할 수 있다. 다음으로, 도 4의 (c)를 참조하면, S150단계에서, 반도체 물질층(300)의 단부에 각각 결합되는 전극층(500)을 형성할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는 제1영역(A)과 제2영역(B)에 대응되는 반도체 물질층(300)의 특성 변화를 이용하여 문턱 전압을 조절하여 부성 미분 전달컨덕턴스 특성을 구현할 수 있다.
이하에서는 도 5 내지 도 7을 참조하여 반도체 물질층의 특성 변화를 이용한 부성 미분 전달컨덕턴스 특성을 갖는 반도체 소자에 대하여 설명하도록 한다.
도 5 내지 도 7은 본 발명의 일 실시예에 따른 부성 미분 전달컨덕턴스 특성을 갖는 반도체 소자의 반도체 물질층을 형성하는 방법을 상세하게 설명하기 위한 세부 과정을 도시한 도면이다.
일 예로, 도 5 및 도6에 도시된 것처럼, 반도체 물질층(300, 400)은 제1영역(A)에 대응하는 절연층(200) 상에 형성된 제1반도체(300) 및 제2영역(B)에 대응하는 절연층(200) 상에 제1반도체(300)와 접하도록 형성된 제2반도체(400)로 구성될 수 있다.
예시적으로, 도 5의 (a)를 참조하면, S110단계에서, 기판(100) 상에 절연층(200)을 형성할 수 있다. 이어서, S130단계에서, 제1영역(A)에 대응하는 절연층(200) 상에 제1반도체(300)를 형성하고, 도 5의 (b)를 참조하면, 제2영역(B)에 대응하는 절연층(200) 상에 제1반도체(300)와 접하도록 제2반도체(400)를 형성하는 단계를 포함할 수 있다. 또한, 제1반도체(300)와 제2반도체(400)의 공정 순서는 뒤바뀌어도 관계없다.
구체적으로, 제1 및 제2반도체(300, 400)가 실리콘, 저마늄, III-V 족 반도체, 산화물 반도체 및 유기물 반도체 중 적어도 하나로 이루어질 경우, 열 증착법(thermal evaporation), 전자빔 증착법(e-beam evaporation), 스퍼터링(sputtering), 화학적 진공 증착법(chemical vapor deposition) 등을 사용하여 형성할 수 있다. 제1 및 제2반도체(300, 400)가 전이금속칼코겐 화합물 및 흑린 중 적어도 하나로 이루어질 경우, 용액 또는 테이프를 이용한 박리법과 CVD(chemical vapor deposition)와 같은 화학적 진공 증착법을 사용하여 성장시키는 방법으로 형성될 수 있다. 다음으로, 도 5의 (c)를 참조하면, S150단계에서, 제1 및 제2반도체(300, 400)의 단부에 각각 결합되는 전극층(500)을 형성할 수 있다.
예시적으로, 도 6의 (a)를 참조하면, S110단계에서, 기판(100) 상에 절연층(200)을 형성할 수 있다. 이어서, S130단계에서, 제1 및 제2영역(A, B)에 대응하는 절연층(200) 상부의 전 영역에 제1반도체(300)를 형성하고, 도 6의 (b)를 참조하면, 문턱 전압 변화에 의해, 제2영역(B)에 대응하는 제1반도체(300)의 일 부분을 제2반도체(400)로 형성하는 단계를 포함할 수 있다.
구체적으로, 제1반도체(300)의 일 부분을 제2반도체(400)로 형성하는 방법에는 이온 임플란테이션 방법(ion implantation)이나 확산법(diffusion), 막질층 형성을 통한 표면에서의 전자, 정공 이동(surface charge transfer doping), 플라즈마(plasma doping), 화학물(chemical doping)을 이용한 도핑 등이 사용될 수 있다. 다음으로, 도 6의 (c)를 참조하면, S150단계에서, 제1 및 제2반도체(300, 400)의 단부에 각각 결합되는 전극층(500)을 형성할 수 있다.
다른 예로, 도 7에 도시된 것처럼, 반도체 물질층(300, 400)은 제1영역(A)에 대응하는 절연층(200) 상에 형성된 제1반도체(300) 및 제2영역(B)에 대응하는 절연층(200) 상에 제1반도체(300)와 이격하도록 형성된 제2반도체(400)로 구성될 수 있다.
예시적으로, 도 7의 (a)를 참조하면, S110단계에서, 기판(100) 상에 절연층(200)을 형성할 수 있다. 이어서, S130단계에서, 제1영역(A)에 대응하는 절연층(200) 상에 제1반도체(300)를 형성하고, 도 7의 (b)를 참조하면, 제2영역(B)에 대응하는 절연층(200) 상에 제1반도체(300)와 이격하는 제2반도체(400)를 형성하는 단계를 포함할 수 있다. 또한, 제1반도체(300)와 제2반도체(400)의 공정 순서는 뒤바뀌어도 관계없다.
다음으로, 도 7의 (c)를 참조하면, S150단계에서, 제1반도체(300)와 제2반도체(400)를 이어주는 전극층(500)과 소자 양단에 각각 결합되는 전극층(500)을 형성할 수 있다. 이때, 제1반도체(300)와 제2반도체(400)를 연결하는 전극층(500)의 경우, 축퇴된 반도체 물질로도 형성될 수 있다.
도 8은 본 발명의 다른 실시예에 따른 부성 미분 전달컨덕턴스 특성을 갖는 반도체 소자의 제작 방법을 설명하기 위한 순서도이다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 부성 미분 전달컨덕턴스 특성을 갖는 반도체 소자의 제조 방법은 기판(100) 상에 절연층(200)을 형성하는 단계(S210), 절연층(200) 상에 일함수 가변 물질층(600)을 형성하는 단계(S220), 일함수 가변 물질층(600) 상에 반도체 물질층(300, 400)을 형성하는 단계(S230) 및 반도체 물질층(300, 400)의 단부에 각각 결합되는 전극층(500)을 형성하는 단계(S250)를 포함하되, 반도체 물질층(300, 400)은 제1영역(A) 및 제2영역(B)으로 구분되는 것이고, 제1영역(A)에 대응하는 반도체 물질층(300) 및 일함수 가변 물질층(600)과 제2영역(B)에 대응하는 반도체 물질층(300) 및 일함수 가변 물질층(600)은 서로 다른 전위 장벽을 가지며, 게이트 전압의 크기에 따라 일함수 가변 물질층(600)의 일함수가 조절되어 부성 미분 전달컨덕턴스 특성을 나타낼 수 있다.
본 발명의 다른 실시예에 따른 반도체 소자는 제1영역(A)과 제2영역(B)에 대응되는 p형 반도체와 n형 반도체 물질(반도체 물질층)을 일함수 조절 가능한 물질(일함수 가변 물질층)로 연결하여 일함수 가변 물질층(600)과 반도체 물질층(300, 400)간의 접합면 에너지 장벽 조절하여 부성 미분 전달컨덕턴스 특성을 구현할 수 있다.
도 9 및 도 10은 본 발명의 다른 실시예에 따른 부성 미분 전달컨덕턴스 특성을 갖는 반도체 소자의 절연층을 형성하는 방법을 상세하게 설명하기 위한 세부 과정을 도시한 도면이다.
일 예로, 도 9의 (a)를 참조하면, S210단계에서, 제1영역(A)에 대응하는 기판(100) 상에 제1절연층(210)을 형성하고, 제2영역(B)에 대응하는 기판(100) 상에 제1절연층(210)과 접하도록 제2절연층(200)을 형성하는 단계를 포함할 수 있다. 이때, 제1및 제2절연층(210, 220)은 서로 다른 유전 상수를 갖도록 형성될 수 있다.
이어서, 도 9의 (b)를 참조하면, S220단계에서, 제1 및 제2절연층(210, 220) 상에 일함수 가변 물질층(600)을 형성할 수 있다. 여기서, 일함수 가변 물질층(600)은 그래핀(graphene) 등 전기장과 같은 외부 요인을 통해 일함수 제어가 가능한 모든 물질로 이루어질 수 있다. 예를 들어 일함수 가변 물질층(600)을 형성하는 방법으로는 기계적 박리법(mechnical exfoliation), 화학적 박리법(chemical exfoliation), 화학 기상 증착법(chemical vapor deposition), 에피텍셜 성장법(epitaxial growth) 등으로 형성될 수 있다. 예시적으로, 일함수 가변 물질층(600)은 제1 및 제2절연층(210, 220)이 증착된 기판(100) 위에 직접 형성되거나, 성장용 기판(미도시)에 형성 후 제1 및 제2절연층(210, 220) 상에 전사될 수 있다.
이어서, S230단계에서, 도 9의 (c)를 참조하면, 제1 및 제2영역(A, B)에 대응되는 일함수 가변 물질층(600) 상부에 소정 간격 이격한 반도체 물질층(300)을 각각 형성할 수 있다. 즉, 제1영역(A)에 대응하는 제1절연층(210)의 상부에 위치하는 일함수 가변 물질층(600) 및 반도체 물질층(300) 사이에 전위 장벽이 형성되고, 제2영역(B)에 대응하는 제2절연층(220)의 상부에 위치하는 일함수 가변 물질층(600) 및 반도체 물질층(300) 사이에 전위 장벽이 형성될 수 있다. 이때, 제1영역(A)과 제2영역(B)은 서로 다른 전위 장벽을 가질 수 있다. 게이트 전압의 크기에 따라 일함수 가변 물질층(600)의 일함수가 조절되어 부성 미분 전달컨덕턴스 특성을 나타낼 수 있다. 다음으로, 도 9의 (d)를 참조하면, S250단계에서, 반도체 물질층(300)의 단부에 각각 결합되는 전극층(500)을 형성할 수 있다.
도 10의 (a)를 참조하면, S210단계에서, 제1영역(A)에 대응하는 기판(100) 상에 제1두께를 갖도록 절연층(200)을 형성하고, 제2영역(B)에 대응하는 기판(100) 상에 제2두께를 갖도록 절연층(200)을 형성하는 단계(S212)를 포함할 수 있다. 이어서, 도 10의 (b)를 참조하면, S220단계에서, 제1및 제2영역(A, B)에 따라 두께가 상이한 절연층(200) 상에 일함수 가변 물질층(600)을 형성할 수 있다.
이어서, S230단계에서, 도 10의 (c)를 참조하면, 제1 및 제2영역(A, B)에 대응되는 일함수 가변 물질층(600) 상부에 소정 간격 이격한 반도체 물질층(300)을 각각 형성할 수 있다. 다음으로, 도 10의 (d)를 참조하면, S250단계에서, 반도체 물질층(300)의 단부에 각각 결합되는 전극층(500)을 형성할 수 있다.
도 11 및 도 12는 본 발명의 다른 실시예에 따른 부성 미분 전달컨덕턴스 특성을 갖는 반도체 소자의 반도체 물질층을 형성하는 방법을 상세하게 설명하기 위한 세부 과정을 도시한 도면이다.
다른 예로, 도 11의 (a)를 참조하면, S210단계에서, 기판(100) 상에 절연층(200)을 형성할 수 있다. 이어서, 절연층(200) 상에 일함수 가변 물질층(600)을 형성할 수 있다. 도 11의 (b)를 참조하면, S230단계에서, 제1영역(A)에 대응하는 일함수 가변 물질층(600) 상에 제1반도체(300)를 형성하고, 도 11의 (c)를 참조하면, 제2영역(B)에 대응하는 일함수 가변 물질층(600) 상에 제1반도체(300)와 이격하도록 제2반도체(400)를 형성하는 단계를 포함할 수 있다. 또한, 제1반도체(300)와 제2반도체(400)의 공정 순서는 뒤바뀌어도 관계없다. 다음으로, 도 11의 (d)를 참조하면, S250단계에서, 제1반도체(300) 및 제2반도체(400)의 단부에 각각 결합되는 전극층(500)을 형성할 수 있다.
도 12의 (a)를 참조하면, S210단계에서, 기판(100) 상에 절연층(200)을 형성할 수 있다. 이어서, 절연층(200) 상에 일함수 가변 물질층(600)을 형성할 수 있다. 도 12의 (b)를 참조하면, S230단계에서, 일함수 가변 물질층(600) 상에 제1영역(A) 및 제2영역(B)에 대응하도록 소정 간격 이격한 반도체 물질층(300)을 형성하고, 도 11의 (c)를 참조하면, 제1영역(A)에 대응하는 반도체 물질층(300)을 제1반도체라고 할 경우, 문턱 전압 변화에 의해, 제2영역(B)에 대응하는 반도체 물질층(300, 제1반도체)을 제2 반도체(400)로 형성할 수 있다. 또한, 제1영역(A)에 대응하는 반도체 물질층(300)을 제2반도체(400)로 형성할 수도 있다. 다음으로, 도 12의 (d)를 참조하면, S250단계에서, 제1반도체(300) 및 제2반도체(400)의 단부에 각각 결합되는 전극층(500)을 형성할 수 있다.
도 13 및 도 14는 본 발명의 일 실시예에 따른 이셀렌화텅스텐과 이황화주석의 이종 접합으로 형성된 부성미분 전달전도 소자 소자의 특성을 설명하기 위한 전기적 측정 결과를 도시한 그래프이다.
본 발명의 일 실시예에 따른 제1반도체(300) 및 제2반도체(400)는 이셀렌화텅스텐(tunsten diselenide, WSe2)과 이황화주석(tin diselenide, SnS2)의 이종 접합으로 형성된 부성미분 전달전도 소자로 형성할 수 있다.
도 13을 참조하면, 이셀렌화텅스텐은 30V보다 작은 전압에서 전도도가 높고 나타나고(빨간색), 이황화주석은 -10V보다 큰 전압에서 전도도가 높게 나타난 것을 알 수 있다(파란색). 이와 같이 두 반도체 물질은 게이트 전압에 따른 채널층 전도도의 높은 구간(1E-6 이상)에서 중복(공통)되는 것을 알 수 있다.
이에 따라, 도 14를 참조하면, 두 반도체 물질의 채널층 전도도가 공통적으로 높은 구간에서만 높은 전류값을 가지며 -20V~20V의 게이트 전압 구간에서 부성미분 전달전도 특성이 관찰되었다. 즉, p형 반도체와 n형 반도체의 접합을 통해 쉽게 부성미분 전달전도 소자를 구현할 수 있음을 확인하였다.
도 15는 본 발명의 일 실시예에 따른 육방정 질화붕소 절연층을 이용하여 이셀렌화텅스텐 채널 일부 구간의 문턱 전압을 변형시킨 부성미분 전달전도 소자를 도시한 단면도이다.
도 16 및 도 17은 도 15에 도시된 부성미분 전달전도 소자 소자의 특성을 설명하기 위한 전기적 측정 결과를 도시한 그래프이다.
도 15를 참조하면, 이셀렌화텅스텐(WSe2) 채널의 일부 아래에 육방정 질화붕소(hexgonal boron nitride, hBN) 절연층을 형성함으로써 채널 일부의 문턱 전압을 변형시킨 부성미분 전달전도 특성을 구현하는 소자를 예시로 사용하였다.
도 16을 참조하면, 이셀렌화텅스텐 소자는 이산화규소(SiO2) 절연층 위에서는 30V보다 작은 전압 구간에서 전도도가 높은 구간이 나타나고(파란색), 육방정 질화붕소(hBN)/이산화규소(SiO2) 절연층 위에서는 -5V보다 큰 전압 구간에서 전도도가 높은 구간이 나타나는 것을 알 수 있다(빨간색). 이와 같이 게이트 전압에 따른 채널층 전도도의 높은 구간(1E-8이상)에서 중복(공통)되는 것을 알 수 있다.
이에 따라, 도 17을 참조하면, 구조가 다른 두 절연층의 채널층 전도도가 공통적으로 높은 구간에서만 높은 전류값이 나타나며 20~30V의 게이트 전압 구간에서 부성미분 전달전도 특성이 관찰되었다. 즉, 반도체 채널 일부 구간의 절연층 특성 변화를 이용한 문턱 전압 조절을 통해 쉽게 부성미분 전달전도 소자를 구현할 수 있음을 확인하였다.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 기판
200: 절연층
210: 제1절연층
220: 제2절연층
300: 반도체 물질층, 제1반도체
400: 반도체 물질층, 제2반도체
500: 전극층
600: 일함수 가변 물질층

Claims (13)

  1. 부성 미분 전달컨덕턴스(negative differential transconductance) 특성을 갖는 반도체 소자의 제조 방법에 있어서,
    (a) 기판 상에 절연층을 형성하는 단계;
    (b) 상기 절연층 상에 반도체 물질층을 형성하는 단계; 및
    (c) 상기 반도체 물질층의 단부에 각각 결합되는 전극층을 형성하는 단계를 포함하되,
    상기 반도체 물질층은 제1영역 및 제2영역으로 구분되고,
    상기 제1영역 및 상기 제2영역에 대응하는 각 반도체 물질층은 서로 다른 문턱 전압을 가지며, 게이트 전압의 크기에 따라 공통된 전도도 구간이 발생하는 경우 부성 미분 전달컨덕턴스 특성을 나타내고,
    상기 (a) 단계는
    (a-1) 상기 제1영역에 대응하는 기판 상에 제1절연층을 형성하고, 상기 제2영역에 대응하는 기판 상에 상기 제1절연층과 접하도록 제2절연층을 형성하는 단계를 포함하되,
    상기 제1절연층 및 상기 제2절연층은 서로 다른 유전 상수를 갖도록 형성된 것인,
    반도체 소자의 제조 방법.
  2. 삭제
  3. 부성 미분 전달컨덕턴스(negative differential transconductance) 특성을 갖는 반도체 소자의 제조 방법에 있어서,
    (a) 기판 상에 절연층을 형성하는 단계;
    (b) 상기 절연층 상에 반도체 물질층을 형성하는 단계; 및
    (c) 상기 반도체 물질층의 단부에 각각 결합되는 전극층을 형성하는 단계를 포함하되,
    상기 반도체 물질층은 제1영역 및 제2영역으로 구분되고,
    상기 제1영역 및 상기 제2영역에 대응하는 각 반도체 물질층은 서로 다른 문턱 전압을 가지며, 게이트 전압의 크기에 따라 공통된 전도도 구간이 발생하는 경우 부성 미분 전달컨덕턴스 특성을 나타내고,
    상기 (a) 단계는
    (a-2) 상기 제1영역에 대응하는 기판 상에 제1두께를 갖도록 상기 절연층을 형성하고, 상기 제2영역에 대응하는 기판 상에 제2두께를 갖도록 상기 절연층을 형성하는 단계를 포함하는 것인,
    반도체 소자의 제조 방법.
  4. 삭제
  5. 부성 미분 전달컨덕턴스(negative differential transconductance) 특성을 갖는 반도체 소자의 제조 방법에 있어서,
    (a) 기판 상에 절연층을 형성하는 단계;
    (b) 상기 절연층 상에 반도체 물질층을 형성하는 단계; 및
    (c) 상기 반도체 물질층의 단부에 각각 결합되는 전극층을 형성하는 단계를 포함하되,
    상기 반도체 물질층은 제1영역 및 제2영역으로 구분되고,
    상기 제1영역 및 상기 제2영역에 대응하는 각 반도체 물질층은 서로 다른 문턱 전압을 가지며, 게이트 전압의 크기에 따라 공통된 전도도 구간이 발생하는 경우 부성 미분 전달컨덕턴스 특성을 나타내고,
    상기 (b) 단계는
    (b-1) 상기 제1영역 및 상기 제2 영역에 대응하는 절연층 상부의 전 영역에 제1반도체를 형성하고, 문턱 전압 변화에 의해, 상기 제2영역에 대응하는 상기 제1반도체의 일 부분을 제2반도체로 형성하는 단계를 포함하는 것인,
    반도체 소자의 제조 방법.
  6. 부성 미분 전달컨덕턴스(negative differential transconductance) 특성을 갖는 반도체 소자의 제조 방법에 있어서,
    (a) 기판 상에 절연층을 형성하는 단계;
    (b) 상기 절연층 상에 반도체 물질층을 형성하는 단계; 및
    (c) 상기 반도체 물질층의 단부에 각각 결합되는 전극층을 형성하는 단계를 포함하되,
    상기 반도체 물질층은 제1영역 및 제2영역으로 구분되고,
    상기 제1영역 및 상기 제2영역에 대응하는 각 반도체 물질층은 서로 다른 문턱 전압을 가지며, 게이트 전압의 크기에 따라 공통된 전도도 구간이 발생하는 경우 부성 미분 전달컨덕턴스 특성을 나타내고,
    상기 (b) 단계는
    (b-2) 상기 제1영역에 대응하는 절연층 상에 제1반도체를 형성하고, 상기 제2영역에 대응하는 절연층 상에 상기 제1반도체와 이격하는 제2반도체를 형성하는 단계를 포함하는 것인,
    반도체 소자의 제조 방법.
  7. 부성 미분 전달컨덕턴스(negative differential transconductance) 특성을 갖는 반도체 소자의 제조 방법에 있어서,
    (a) 기판 상에 절연층을 형성하는 단계;
    (b) 상기 절연층 상에 일함수 가변 물질층을 형성하는 단계;
    (c) 상기 일함수 가변 물질층 상에 반도체 물질층을 형성하는 단계; 및
    (d) 상기 반도체 물질층의 단부에 각각 결합되는 전극층을 형성하는 단계를 포함하되,
    상기 반도체 물질층은 제1영역 및 제2영역으로 구분되는 것이고,
    상기 제1영역에 대응하는 반도체 물질층 및 상기 일함수 가변 물질층과 상기 제2영역에 대응하는 반도체 물질층 및 상기 일함수 가변 물질층은 서로 다른 전위 장벽을 가지며, 게이트 전압의 크기에 따라 상기 일함수 가변 물질층의 일함수가 조절되어 부성 미분 전달컨덕턴스 특성을 나타내는 것인,
    반도체 소자의 제조 방법.
  8. 부성 미분 전달컨덕턴스(negative differential transconductance) 특성을 갖는 반도체 소자에 있어서,
    기판;
    상기 기판 상에 형성된 절연층;
    상기 절연층 상에 형성된 반도체 물질층; 및
    상기 반도체 물질층의 단부에 각각 결합되도록 형성된 전극층을 포함하되,
    상기 반도체 물질층은 제1영역 및 제2영역으로 구분되고,
    상기 제1영역 및 상기 제2영역에 대응하는 각 반도체 물질층은 서로 다른 문턱 전압을 가지며, 게이트 전압의 크기에 따라 공통된 전도도 구간이 발생하는 경우 부성 미분 전달컨덕턴스 특성을 나타내고,
    상기 절연층은
    상기 제1영역에 대응하는 기판 상에 형성된 제1절연층 및
    상기 제2영역에 대응하는 기판 상에 형성된 제2절연층으로 구성되되,
    상기 제1절연층 및 상기 제2절연층은 서로 다른 유전 상수를 갖도록 형성된 것인,
    반도체 소자.
  9. 삭제
  10. 부성 미분 전달컨덕턴스(negative differential transconductance) 특성을 갖는 반도체 소자에 있어서,
    기판;
    상기 기판 상에 형성된 절연층;
    상기 절연층 상에 형성된 반도체 물질층; 및
    상기 반도체 물질층의 단부에 각각 결합되도록 형성된 전극층을 포함하되,
    상기 반도체 물질층은 제1영역 및 제2영역으로 구분되고,
    상기 제1영역 및 상기 제2영역에 대응하는 각 반도체 물질층은 서로 다른 문턱 전압을 가지며, 게이트 전압의 크기에 따라 공통된 전도도 구간이 발생하는 경우 부성 미분 전달컨덕턴스 특성을 나타내고,
    상기 절연층은
    상기 제1영역에 대응하는 기판 상에 제1두께를 갖도록 형성된 것이고,
    상기 제2영역에 대응하는 기판 상에 제2두께를 갖도록 형성된 것인,
    반도체 소자.
  11. 삭제
  12. 부성 미분 전달컨덕턴스(negative differential transconductance) 특성을 갖는 반도체 소자에 있어서,
    기판;
    상기 기판 상에 형성된 절연층;
    상기 절연층 상에 형성된 반도체 물질층; 및
    상기 반도체 물질층의 단부에 각각 결합되도록 형성된 전극층을 포함하되,
    상기 반도체 물질층은 제1영역 및 제2영역으로 구분되고,
    상기 제1영역 및 상기 제2영역에 대응하는 각 반도체 물질층은 서로 다른 문턱 전압을 가지며, 게이트 전압의 크기에 따라 공통된 전도도 구간이 발생하는 경우 부성 미분 전달컨덕턴스 특성을 나타내고,
    상기 반도체 물질층은
    상기 제1영역에 대응하는 절연층 상에 형성된 제1반도체 및
    상기 제2영역에 대응하는 절연층 상에 상기 제1반도체와 이격하도록 형성된 제2반도체로 구성되는 것인,
    반도체 소자.
  13. 부성 미분 전달컨덕턴스(negative differential transconductance) 특성을 갖는 반도체 소자에 있어서,
    기판;
    상기 기판 상에 형성된 절연층;
    상기 절연층 상에 형성된 일함수 가변 물질층;
    상기 일함수 가변 물질층 상에 형성된 반도체 물질층; 및
    상기 반도체 물질층의 단부에 각각 결합되도록 형성된 전극층을 포함하되,
    상기 반도체 물질층은 제1영역 및 제2영역으로 구분되는 것이고,
    상기 제1영역에 대응하는 반도체 물질층 및 상기 일함수 가변 물질층과 상기 제2영역에 대응하는 반도체 물질층 및 상기 일함수 가변 물질층은 서로 다른 전위 장벽을 가지며, 게이트 전압의 크기에 따라 상기 일함수 가변 물질층의 일함수가 조절되어 부성 미분 전달컨덕턴스 특성을 나타내는 것인,
    반도체 소자.
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