KR20190116637A - 반도체소자 및 그 제조 방법 - Google Patents
반도체소자 및 그 제조 방법 Download PDFInfo
- Publication number
- KR20190116637A KR20190116637A KR1020180039526A KR20180039526A KR20190116637A KR 20190116637 A KR20190116637 A KR 20190116637A KR 1020180039526 A KR1020180039526 A KR 1020180039526A KR 20180039526 A KR20180039526 A KR 20180039526A KR 20190116637 A KR20190116637 A KR 20190116637A
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor
- semiconductor layer
- layer
- electrode
- material layer
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 158
- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 239000000463 material Substances 0.000 claims abstract description 95
- 238000000034 method Methods 0.000 claims abstract description 47
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 239000007769 metal material Substances 0.000 claims abstract description 17
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 13
- -1 transition metal chalcogenide Chemical class 0.000 claims description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 229910021389 graphene Inorganic materials 0.000 claims description 7
- 239000002041 carbon nanotube Substances 0.000 claims description 6
- 229910021393 carbon nanotube Inorganic materials 0.000 claims description 6
- 239000002070 nanowire Substances 0.000 claims description 6
- 229910052723 transition metal Inorganic materials 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 5
- 238000002360 preparation method Methods 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 13
- 238000005516 engineering process Methods 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 6
- HPQRSQFZILKRDH-UHFFFAOYSA-M chloro(trimethyl)plumbane Chemical compound C[Pb](C)(C)Cl HPQRSQFZILKRDH-UHFFFAOYSA-M 0.000 description 5
- SDDGNMXIOGQCCH-UHFFFAOYSA-N 3-fluoro-n,n-dimethylaniline Chemical compound CN(C)C1=CC=CC(F)=C1 SDDGNMXIOGQCCH-UHFFFAOYSA-N 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000000969 carrier Substances 0.000 description 4
- 238000005259 measurement Methods 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 229910052697 platinum Inorganic materials 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 229910052714 tellurium Inorganic materials 0.000 description 2
- PORWMNRCUJJQNO-UHFFFAOYSA-N tellurium atom Chemical compound [Te] PORWMNRCUJJQNO-UHFFFAOYSA-N 0.000 description 2
- 229920002799 BoPET Polymers 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000000609 electron-beam lithography Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000027756 respiratory electron transport chain Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000002207 thermal evaporation Methods 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/432—Heterojunction gate for field effect devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/6631—Bipolar junction transistors [BJT] with an active layer made of a group 13/15 material
- H01L29/66318—Heterojunction transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
본 발명의 일 실시예에 따른 반도체 소자는 기판; 기판 상에 형성되며, 양극성(ambipolar) 전도특성을 갖는 반도체 층; 기판 상에 형성되며, 반도체 층과 이종접합된 반금속(semi-metal) 물질층; 반도체 층의 일측 단부에 결합된 제 1 전극; 및 반금속 물질층의 일측 단부에 결합된 제 2 전극을 포함한다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다.
실리콘 기반 NMOS 기술은 1980년대 초반기의 주류 기술로서 반도체 기술의 발전을 주도하였으나 회로를 구동하는데 높은 소비전력이 요구되었다. 전력소모를 줄이기 위해 NMOS와 PMOS를 상보적으로 사용하는 CMOS 기술이 사용되기 시작하였으며, 현재 반도체 집적회로의 핵심 기술로 자리 잡았다.
CMOS 게이트 회로는 n채널 트랜지스터와 p채널 트랜지스터로 구성되어있기 때문에, 일반적으로 도핑공정을 통해 반대 타입의 트랜지스터를 구현한다. 그러나 도핑공정의 경우, 패터닝, 이온주입공정 및 열처리공정 등의 기술이 요구되기 때문에 공정이 복잡해진다. 별도의 도핑공정 없이 서로 다른 타입을 갖는 n형과 p형 반도체를 이용하여 CMOS 게이트 회로를 구현하는 경우에는, 한 칩에 상이한 물질을 집적해야하기 때문에, 대면적 회로를 구현하는데 어려움이 따르며, 단일 물질을 이용하여 CMOS 게이트 회로를 구현하는 것에 비해 집적도 측면에서도 불리하다는 문제점이 있다.
최근, 비대칭 금속 전극을 형성하는 기술을 이용하여 단일물질로 CMOS 인버터를 구현하는 연구가 진행되어왔으나, 반도체와 금속 사이에서 발생하는 페르미 준위 피닝(Fermi level pinning) 현상으로 인해 누설전류를 억제하는데 한계가 있었으며, 그로 인해 회로 구동 시 높은 전력소모를 유발하였다.
이와 관련하여, 선행기술인 한국공개특허 제 2015-0059000호(발명의 명칭: 이차원 물질을 포함하는 인버터와 그 제조방법 및 인버터를 포함하는 논리소자)는 인버터 및 논리소자에 관한 것으로서, 보다 자세하게는 이차원 물질을 포함하는 인버터와 그 제조방법 및 인버터를 포함하는 논리소자에 대해 개시하고 있다.
본 발명은 전술한 문제점을 해결하기 위하여, 별도의 도핑공정 없이 단일물질로 쉽게 n형과 p형 전도특성을 보이는 전자소자를 제공하고자 한다. 또한, 제작된 단일물질 기반의 n형과 p형 동작특성을 갖는 트랜지스터를 이용하여 CMOS 인버터를 간소화된 공정으로 구현하고자 한다.
다만, 본 실시예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제들로 한정되지 않으며, 또 다른 기술적 과제들이 더 존재할 수 있다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는 기판; 기판 상에 형성되며, 양극성(ambipolar) 전도특성을 갖는 반도체 층; 기판 상에 형성되며, 반도체 층과 이종접합된 반금속(semi-metal) 물질층; 반도체 층의 일측 단부에 결합된 제 1 전극; 및 반금속 물질층의 일측 단부에 결합된 제 2 전극을 포함한다.
또한, 본 발명의 다른 실시예에 따른 반도체 소자는 기판; 기판 상에 형성되며, 양극성(ambipolar) 전도특성을 갖는 반도체 층; 반도체층 상에 형성되며, 반도체 층과 이종접합된 반금속(semi-metal) 물질층; 반도체 층의 양측 단부에 각각 결합된 제 1 전극과 제 2 전극; 반금속 물질층의 일측 단부에 결합된 제 3 전극, 반도체 층의 상부면에서 반금속 물질층, 제 1 전극 및 제 2 전극을 제외한 영역에 적층된 게이트 절연막 및 게이트 절연막의 상부에 형성된 게이트 전극을 포함한다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은 기판상에 양극성(ambipolar) 전도특성을 갖는 반도체 층을 형성하는 단계; 기판 상에 반도체 층과 이종접합되도록 반금속(semi-metal) 물질층을 형성하는 단계 및 반도체 층의 일측 단부와 반금속 물질층의 일측 단부에 각각 결합되는 제 1 전극과 제 2 전극을 형성하는 단계를 포함한다.
본 발명의 다른 실시예에 반도체 소자의 제조 방법은 기판상에 양극성(ambipolar) 전도특성을 갖는 반도체 층을 형성하는 단계; 반도체층 상의 중앙 영역에 반도체 층과 이종접합되도록 반금속(semi-metal) 물질층을 형성하는 단계; 반도체 층의 양측 단부에 각각 결합되는 제 1 전극과 제 2 전극을 형성하고, 반금속 물질층의 일측 단부에 결합되는 제 3 전극을 형성하는 단계; 반도체 층의 상부면에서 반금속 물질층, 제 1 전극 및 제 2 전극을 제외한 영역에 게이트 절연막을 적층하는 단계 및 게이트 절연막의 상부에 결합되는 게이트 전극을 형성하는 단계를 포함한다.
본 발명의 일 실시예는 별도의 도핑공정 없이 간소화된 공정으로 단일물질 기반의 CMOS 인버터를 구현할 수 있다. 또한, 양극성 전도특성을 보이는 반도체와 반금속 성질을 보이는 물질의 이종접합을 통해 전자 또는 정공의 주입을 제어하여 누설전류를 효과적으로 억제시킴으로써 회로 동작 시 소비되는 전력을 낮출 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
도 2는 도 1의 반도체 소자의 제작 방법을 설명하기 위한 순서도이다.
도 3은 도 2의 반도체 소자의 일 실시예에 따른 제작 방법을 상세하게 설명하기 위한 세부 과정을 도시한 도면이다.
도 4는 도 2의 반도체 소자의 다른 실시예에 따른 제작 방법을 상세하게 설명하기 위한 세부 과정을 도시한 도면이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 소자의 평면도이다.
도 6은 도 5의 반도체 소자의 제작 방법을 설명하기 위한 순서도이다.
도 7은 도 6의 반도체 소자의 제작 방법을 상세하게 설명하기 위한 세부 과정을 도시한 도면이다.
도 8은 도 6의 반도체 소자의 제작 방법에 따른 CMOS 인버터 회로도 및 CMOS 인버터 진리표의 일 예를 도시한 도면이다.
도 9는 별도의 도핑공정 없이 단일물질로 n형과 p형 전도특성을 보이는 트랜지스터의 구현 가능성을 확인하기 위하여 본 발명의 일 실시예에 따라 제작된 트랜지스터의 전기적 측정 결과를 도시한 도면이다.
도 10은 도 8의 CMOS 인버터의 특성을 설명하기 위한 입력전압에 따른 출력전압 특성곡선을 도시한 도면이다.
도 2는 도 1의 반도체 소자의 제작 방법을 설명하기 위한 순서도이다.
도 3은 도 2의 반도체 소자의 일 실시예에 따른 제작 방법을 상세하게 설명하기 위한 세부 과정을 도시한 도면이다.
도 4는 도 2의 반도체 소자의 다른 실시예에 따른 제작 방법을 상세하게 설명하기 위한 세부 과정을 도시한 도면이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 소자의 평면도이다.
도 6은 도 5의 반도체 소자의 제작 방법을 설명하기 위한 순서도이다.
도 7은 도 6의 반도체 소자의 제작 방법을 상세하게 설명하기 위한 세부 과정을 도시한 도면이다.
도 8은 도 6의 반도체 소자의 제작 방법에 따른 CMOS 인버터 회로도 및 CMOS 인버터 진리표의 일 예를 도시한 도면이다.
도 9는 별도의 도핑공정 없이 단일물질로 n형과 p형 전도특성을 보이는 트랜지스터의 구현 가능성을 확인하기 위하여 본 발명의 일 실시예에 따라 제작된 트랜지스터의 전기적 측정 결과를 도시한 도면이다.
도 10은 도 8의 CMOS 인버터의 특성을 설명하기 위한 입력전압에 따른 출력전압 특성곡선을 도시한 도면이다.
아래에서는 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미하며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
이하에서 설명하고자 하는 단일물질로 n형과 p형 전도특성을 갖는 반도체 소자는 본 발명의 하나의 다른 예에 불과하며, 구성 요소들을 기초로 하여 여러 가지 변형이 가능하다.
도 1을 참조하면, 반도체 소자는 기판(100), 기판(100) 상에 형성되며, 양극성(ambipolar) 전도특성을 갖는 반도체 층(110) 기판(100) 상에 형성되며, 반도체 층(110)과 이종접합된 반금속(semi-metal) 물질층(120), 반도체 층(110)의 일측 단부에 결합된 제 1 전극(130) 및 반금속 물질층(120)의 일측 단부에 결합된 제 2 전극(140)을 포함한다.
기판(100)은 이산화규소(SiO2), 산화알루미늄(Al2O3), 산화하프늄(HfO2)와 같은 절연층이 성장 또는 증착된 실리콘(Si), 저마늄(Ge) 기판 또는 유리(glass), PET 필름 등으로 이루어진 것일 수 있다.
양극성 전도특성을 갖는 반도체 층(110)은 n형 전도 특성과 p형 전도 특성을 모두 갖는 물질로서 산화물반도체, 유기물반도체, 전이금속칼코겐화합물, 실리콘 나노와이어 또는 탄소나노튜브로 이루어진 것일 수 있으나, 이에 한정된 것은 아니며, n형과 p형 전도특성을 모두 보이는 물질을 전부 포함한다. 예시적으로, 반도체 층(110)은 수 nm부터 수백 μm까지 다양한 두께로 형성될 수 있다.
반금속 물질층(120)은 전하 밀도가 임계값 이하로 낮은 그래핀, 팔면체 구조(octahedral structure)를 갖는 물질, 뒤틀린 팔면체 구조(distorted octahedral structure)를 갖는 물질 또는 전도성을 갖는 고분자물질로 이루어진 것일 수 있다. 예시적으로, 그래핀은 기존에 널리 사용되는 전하밀도가 1022cm-3 이상인 금속에 비해 상대적으로 전하 밀도가 낮은 물질로 이루어 질 수 있다.
이하에서는, 도 2 내지 도 4를 참조하여 양극성 전도특성을 보이는 반도체 층(110)과 반금속 성질을 보이는 물질층(120)을 이종접합하여 전자 또는 정공의 주입을 제어함으로써 단일물질로 별도의 도핑공정 없이 쉽게 n형과 p형 동작특성을 갖는 도 1에 도시된 반도체 소자의 제작 방법에 대하여 설명하도록 한다. 또한 도 1에서 전술한 구성 중 동일한 기능을 수행하는 구성의 경우 설명을 생략하기로 한다.
도 2는 도 1의 반도체 소자의 제작 방법을 설명하기 위한 순서도이다.
도 2를 참조하면, 반도체 소자의 제조 방법은 기판(100)상에 양극성 전도특성을 갖는 반도체 층(110)을 형성하는 단계(S110), 기판(100) 상에 반도체 층(110)과 이종접합되도록 반금속 물질층(120)을 형성하는 단계(S120) 및 반도체 층(110)의 일측 단부와 반금속 물질층(120)의 일측 단부에 각각 결합되는 제 1 전극(130)과 제 2 전극(140)을 형성하는 단계(S130)를 포함한다.
S110 단계는 미리 설정된 패턴에 따라 반도체 층(110)을 패터닝하는 단계 및 패터닝된 반도체층(110)을 식각하는 단계를 포함할 수 있다.
S120 단계는 반도체 층(110) 상에 반금속 물질층(120)을 적층하는 단계 및 반도체 층(110)의 상부가 노출되도록 반금속 물질층(120)에 패터닝 및 식각 공정을 수행하는 단계를 포함할 수 있다.
도 3은 도 2의 반도체 소자의 일 실시예에 따른 제작 방법을 상세하게 설명하기 위한 세부 과정을 도시한 도면이다.
일 실시예로서, S110단계에서, 도 3의 (a)에 도시된 것처럼, 기판(100)상에 양극성 전도특성을 지닌 반도체 층(110)을 형성할 수 있다. 예시적으로, 반도체 층(110)은 산화물반도체, 유기물반도체 등은 열 증착법(thermal evaporation), 전자빔 증착법(e-beam evaporation), 스퍼터링(sputtering), 화학적 진공 증착법(chemical vapor deposition) 등을 사용하여 형성할 수 있으며, 전이금속칼코겐 화합물 같은 2차원 반도체 물질은 CVD와 같은 화학적 진공 증착법을 사용하여 성장시키는 방법 또는 테이프를 이용한 박리방법으로 형성될 수 있다. 또한, 실리콘 나노와이어와 탄소나노튜브는 일반적으로 널리 알려진 공정을 이용하여 형성될 수 있다.
이어서, S120단계에서, 도 3의 (b)에 도시된 것처럼, 기판(100) 상에 반도체 층(110)과 이종접합되도록 반금속 물질층(120)을 형성할 수 있다. 예시적으로, 반금속 물질층(120)은 수 nm부터 수백 μm까지 다양한 두께로 형성될 수 있으며, 반도체 층(110)의 형성 방법과 동일한 방법을 사용하여 형성할 수 있다. 예시적으로, S110단계 이전에 S120단계가 먼저 수행될 수도 있다.
다음으로, S130단계에서, 도 3의 (c)에 도시된 것처럼, 반도체 층(110)의 일측 단부와 반금속 물질층(120)의 일측 단부에 각각 결합되는 제 1 전극(130)과 제 2전극(140)을 형성할 수 있다. 예시적으로, 제 1 및 제 2 전극(130, 140)은 일반적으로 반도체 공정에서 널리 사용되는 금속으로 이루어질 수 있으나, 바람직하게, 그래핀 또는 인듐 주석 산화물(ITO)과 같은 투명 전극으로 형성될 수 있다.
도 4는 도 2의 반도체 소자의 다른 실시예에 따른 제작 방법을 상세하게 설명하기 위한 세부 과정을 도시한 도면이다.
다른 실시예로서, S110단계에서, 도 4의 (a)에 도시된 것처럼, 기판(100) 상에 양극성 전도특성을 지닌 반도체 층(110a)을 형성하고, 도 4의 (b)에 도시된 것처럼, 반도체 층(110a)을 미리 설정된 패턴에 따라 패터닝하고, 패터닝된 반도체 층(110)을 에칭(etching)할 수 있다.
이어서, S120단계에서, 도 4의 (c)에 도시된 것처럼, 반도체 층(110) 상에 반금속 물질층(120a)을 적층하고, 도 4의 (d)에 도시된 것처럼, 반도체 층(110)의 상부가 노출되도록 반금속 물질층(120a)에 패터닝하고, 패터닝된 반금속 물질층(120)에 식각 공정을 수행할 수 있다. 예시적으로, 반도체 층(110), 반금속 물질층(120)을 형성하는 방법으로는 포토 리소그래피(photo lithography), 전자빔 리소그래피(e-beam lithography) 등으로 패턴을 형성하고, 건식식각(dry etching), 습식식각(wet etching) 등의 공정으로 식각할 수 있다.
다음으로, S130단계에서, 도 4의 (e)에 도시된 것처럼, 반도체 층(110)의 일측 단부와 반금속 물질층(120)의 일측 단부에 각각 결합되는 제 1 전극(130)과 제 2전극(140)을 형성할 수 있다.
이하에서는 상술한 도 1 내지 도 4에 도시된 구성 중 동일한 기능을 수행하는 구성의 경우 설명을 생략하기로 한다.
도 5는 본 발명의 다른 실시예에 따른 반도체 소자의 평면도이다.
도 5를 참조하면, 본 발명의 다른 실시예에 따른 반도체 소자는 기판(100), 기판(100) 상에 형성되며, 양극성 전도특성을 갖는 반도체 층(210), 반도체층(210) 상에 형성되며, 반도체 층(210)과 이종접합된 반금속 물질층(220), 반도체 층(210)의 양측 단부에 각각 결합된 제 1 전극(230)과 제 2 전극(240), 반금속 물질층(220)의 일측 단부에 결합된 제 3 전극(250), 반도체 층(210)의 상부면에서 반금속 물질층(220), 제 1 전극(230) 및 제 2 전극(240)을 제외한 영역에 적층된 게이트 절연막(260) 및 게이트 절연막(260)의 상부에 형성된 게이트 전극(270)을 포함한다.
도 5에 도시된 반도체 소자는 인버터 소자로서 동작하되, 제 1 전극(230)은 전원 전압이 인가되고, 제 2 전극(240)은 접지 전압이 인가되고, 게이트 전극(270)은 입력 전압이 인가되고, 제 3 전극(250)은 출력 전압이 출력될 수 있다. 이때 인버터 소자에 대한 구체적인 설명한 도 8 내지 도10을 참조하여 후술하도록 한다.
도 6은 도 5의 반도체 소자의 제작 방법을 설명하기 위한 순서도이다.
도 6을 참조하면, 반도체 소자의 제조 방법은 기판(100)상에 양극성 전도특성을 갖는 반도체 층(210)을 형성하는 단계(S210), 반도체 층(210) 상의 중앙 영역에 반도체 층(210)과 이종접합되도록 반금속 물질층(220)을 형성하는 단계(S220), 반도체 층(210)의 양측 단부에 각각 결합되는 제 1 전극(230)과 제 2 전극(240)을 형성하고, 반금속 물질층(220)의 일측 단부에 결합되는 제 3 전극(250)을 형성하는 단계(S230), 반도체 층(210)의 상부면에서 반금속 물질층(220), 제 1 전극(230) 및 제 2 전극(240)을 제외한 영역에 게이트 절연막(260)을 적층하는 단계(S240) 및 게이트 절연막(260)의 상부에 결합되는 게이트 전극(270)을 형성하는 단계(S250)를 포함한다.
도 7은 도 6의 반도체 소자의 제작 방법을 상세하게 설명하기 위한 세부 과정을 도시한 도면이다.
도 7을 참조하면, 도 7의 (a)에 도시된 것처럼, S210단계에서, 기판(100)상에 양극성 전도특성을 지닌 반도체 층(210)을 형성할 수 있다. 이어서 도 7의 (b)에 도시된 것처럼, S220단계에서, 반도체 층(210) 상의 중앙 영역에 반도체 층(210)과 이종접합되도록 반금속 물질층(220)을 형성할 수 있다. 도 7의 (c)에 도시된 것처럼, S230단계에서, 반도체 층(210)의 양측 단부에 각각 결합되는 제 1 전극(230)과 제 2 전극(240)을 형성하고, 반금속 물질층(220)의 일측 단부에 결합되는 제 3 전극(250)을 형성할 수 있다. 여기서, 제 3전극(250)은 출력단자를 위한 전극, 제 1 전극(230)은 전원전압의 인가를 위한 전극, 제 2 전극(240)은 그라운드 전극으로 구성될 수 있다.
다음으로, 도7의 (d)에 도시된 것처럼, S240단계에서, 반도체 층(210)의 상부면에서 반금속 물질층(220), 제 1 전극(230) 및 제 2 전극(240)을 제외한 영역에 게이트 절연막(260)을 적층할 수 있다. 여기서, 게이트 절연막(260)은 이산화규소(SiO2), 산화알루미늄(Al2O3), 산화하프늄(HfO2) 등의 절연막을 포함하며 전자 빔 증착법(e-beam evaporator), 원자층 증착법(atomic layer deposition) 등을 이용하여 형성될 수 있다. 마지막으로, 도 7의 (e)에 도시된 것처럼, S250단계에서, 게이트 절연막(260)의 상부에 결합되는 게이트 전극(270)을 형성할 수 있다. 예시적으로, 게이트 전극(270)은 반도체 층(210)의 중앙 영역에 이종접합된 반금속 물질층(220)과 제 1전극(230)의 사이에 형성된 게이트 절연막(260)과 반금속 물질층(220)과 제 2전극(240)의 사이에 형성된 게이트 절연막(260)의 상부에 각각 결합되도록 형성될 수 있다.
도 8은 도 6의 반도체 소자의 제작 방법에 따른 CMOS 인버터 회로도 및 CMOS 인버터 진리표의 일 예를 도시한 도면이다.
도 8의 (a)는 CMOS 인버터 회로도를 나타낸 것으로, n형 트랜지스터와 p형 트랜지스터로 총 2개의 트랜지스터를 이용하여 구성하는 기존 인버터 회로와 다르게, 이종접합을 이용한 단일물질로 CMOS 인버터를 구성한다. 여기서, 도2를 참조하면, 전원전압(VDD)는 제 1 전극(230)에 인가되고, 입력전압(VIN)은 게이트 전극(270)에 인가되고, 접지전압(VSS)은 제 2 전극(240)에 연결되고, 출력전압(VOUT)은 제 3 전극(250)에서 측정된다.
반금속 물질층(220)을 드레인으로 하고, 전원전압(VDD)을 인가하는 제 1 전극(230)을 소스로 하여 양의 전압을 소스 전극에 인가하면, 양극성 전도특성을 지닌 반도체 물질 층(210)은 정공이 주요 캐리어가 되어 p형 전도특성을 보이는 트랜지스터로 동작한다. 여기에서, 반금속 물질층(220)은 1019 cm-3 이하의 낮은 전하밀도를 갖기 때문에, 반금속 물질층(220)에서 반도체 물질 층(210)으로 주입되는 전자의 양이 억제되고, 따라서 누설전류가 감소한다.
반금속 물질층(220)을 드레인으로 하고, 접지전압(VSS)인 제 2 전극(240)을 소스로 하여 양의 전압을 드레인 전극에 인가하면, 양극성 전도특성을 지닌 반도체 물질 층(210)은 전자가 주요 캐리어가 되어 n형 전도특성을 보이는 트랜지스터로 동작한다. 여기에서, 반금속 물질층(220)은 1019 cm-3 이하의 낮은 전하밀도를 갖기 때문에, 반금속 물질층(220)에서 반도체 물질층(210)으로 주입되는 정공의 양이 억제되고, 따라서 누설전류가 감소한다.
도 8의 (b)는 CMOS 인버터 진리표를 나타낸 것으로, 논리상태 ‘0’을 입력전압(VIN)에 입력하면, 전원전압(VDD)을 인가하는 제 1 전극(230)으로부터 양극성 전도특성을 지닌 반도체 층(210), 그리고 반금속 물질층(220)으로 정공이 이동하여 켜진 상태가 되고, 반금속 물질층(220)의 낮은 전하밀도로 인해 양극성 전도특성을 지닌 반도체 층(210)로의 정공 이동이 제한되어 꺼진 상태가 된다. 이때, 출력전압 (VOUT)이 전원전압(VDD)과 접속된 것과 같은 상태가 되므로 논리상태 ‘1’이 출력된다. 반면, 논리상태 ‘1’을 입력전압(VIN)에 입력하면, 반금속 물질층(220)의 낮은 전하밀도 때문에 양극성 전도특성을 지닌 반도체 층(200)으로의 전자 이동이 제한되어 꺼진 상태가 되고, 접지전압(VSS)을 연결한 제 2 전극(240)으로부터 양극성 전도특성을 지닌 반도체 층(210)에서 반금속 물질층(220)으로 전자가 이동하여 켜진 상태가 된다. 이때, 출력전압(VOUT)이 접지전압(VSS)과 접속된 것과 같은 상태가 되어 논리상태 ‘0’이 된다.
상술한 방법에 따르면 별도의 도핑공정 없이 단일물질로 쉽게 n형과 p형 전도특성을 보이는 전자소자를 제작할 수 있다. 또한, 제작된 단일물질 기반의 n형과 p형 동작특성을 갖는 트랜지스터를 이용하여 CMOS 인버터를 간소화된 공정으로 구현할 수 있다.
도 9는 별도의 도핑공정 없이 단일물질로 n형과 p형 전도특성을 보이는 트랜지스터의 구현 가능성을 확인하기 위하여 본 발명의 일 실시예에 따라 제작된 트랜지스터의 전기적 측정 결과를 도시한 도면이다.
도 9를 참조하면, 별도의 도핑공정 없이 단일물질로 n형과 p형 전도특성을 보이는 트랜지스터의 구현 가능성을 확인하기 위해 양극성 전도특성을 보이는 이셀레늄화텅스텐(WSe2)과 반금속 물질인 이텔루륨화텅스텐(WTe2)을 이종접합한 후, 이셀레늄화텅스텐과 이텔루륨화텅스텐에 각각 금속 전극인 백금을 증착하여 소스/드레인 전극을 형성하였다.
도 9의 (a)는 이텔루륨화텅스텐 위에 형성된 금속 전극에 3V를 인가하였을 때(소스 전극: 이텔루륨화텅스텐, 드레인 전극: 백금), 제작된 트랜지스터의 전기적 측정 결과를 나타낸다.
이셀레늄화텅스텐(WSe2)의 전자가 소자 동작의 주요 캐리어로 작용하고, 이텔루륨화텅스텐(WTe2)에서 이셀레늄화텅스텐(WSe2)으로 주입되는 정공은 억제되어 n형 전도특성을 보이게 된다.
도 9의 (b)는 이셀레늄화텅스텐 위에 형성된 금속 전극에 3V를 인가하였을 때(소스 전극: 백금, 드레인 전극: 이텔루륨화텅스텐), 제작된 트랜지스터의 전기적 측정 결과를 나타낸다.
이셀레늄화텅스텐(WSe2)의 정공이 소자 동작의 주요 캐리어로 작용하고, 이텔루륨화텅스텐(WTe2)에서 이셀레늄화텅스텐(WSe2)으로 주입되는 전자는 억제되어 p형 전도특성을 보이게 된다.
도 10은 도 8의 CMOS 인버터의 특성을 설명하기 위한 입력전압에 따른 출력전압 특성곡선을 도시한 도면이다.
도 10은 도 8에 도시된 단일물질 기반의 n형과 p형 전도특성을 보이는 트랜지스터를 이용하여 논리회로 중 가장 기초적으로 제작된 CMOS 인버터 회로의 입력전압에 따른 출력전압 특성곡선을 나타낸다.
도 10을 참조하면, 0V에서 10V 사이의 낮은 입력전압이 인가되었을 때(논리상태 ‘0’), 높은 출력전압(논리상태 ‘1’)가 측정되었고, 20V에서 30V 사이의 높은 입력전압이 인가되었을 때(논리상태 ‘1’), 낮은 출력전압(논리상태 ‘0’)이 측정되었다.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 기판
110, 210: 양극성 전도특성을 갖는 반도체 층
120, 220: 반금속 물질층
130, 230: 제 1 전극
140, 240: 제 2 전극
250: 제 3 전극
260: 게이트 절연막
270: 게이트 전극
110, 210: 양극성 전도특성을 갖는 반도체 층
120, 220: 반금속 물질층
130, 230: 제 1 전극
140, 240: 제 2 전극
250: 제 3 전극
260: 게이트 절연막
270: 게이트 전극
Claims (14)
- 반도체 소자에 있어서,
기판;
상기 기판 상에 형성되며, 양극성(ambipolar) 전도특성을 갖는 반도체 층;
상기 기판 상에 형성되며, 상기 반도체 층과 이종접합된 반금속(semi-metal) 물질층;
상기 반도체 층의 일측 단부에 결합된 제 1 전극; 및
상기 반금속 물질층의 일측 단부에 결합된 제 2 전극을 포함하는 반도체 소자. - 제 1 항에 있어서,
상기 양극성 전도특성을 갖는 반도체 층은 n형 전도 특성과 p형 전도 특성을 모두 갖는 물질로서 산화물반도체, 유기물반도체, 전이금속칼코겐화합물, 실리콘 나노와이어 또는 탄소나노튜브로 이루어진 것인 반도체 소자. - 제 1 항에 있어서,
상기 반금속 물질층은 전하 밀도가 임계값 이하로 낮은 그래핀, 팔면체 구조(octahedral structure)를 갖는 물질, 뒤틀린 팔면체 구조(distorted octahedral structure)를 갖는 물질 또는 전도성을 갖는 고분자물질로 이루어진 것인 반도체 소자. - 반도체 소자에 있어서,
기판;
상기 기판 상에 형성되며, 양극성(ambipolar) 전도특성을 갖는 반도체 층;
상기 반도체층 상에 형성되며, 상기 반도체 층과 이종접합된 반금속(semi-metal) 물질층;
상기 반도체 층의 양측 단부에 각각 결합된 제 1 전극과 제 2 전극;
상기 반금속 물질층의 일측 단부에 결합된 제 3 전극,
상기 반도체 층의 상부면에서 상기 반금속 물질층, 제 1 전극 및 제 2 전극을 제외한 영역에 적층된 게이트 절연막 및
상기 게이트 절연막의 상부에 형성된 게이트 전극을 포함하는 반도체 소자. - 제 4 항에 있어서,
상기 양극성 전도특성을 갖는 반도체 층은 n형 전도 특성과 p형 전도 특성을 모두 갖는 물질로서 산화물반도체, 유기물반도체, 전이금속칼코겐화합물, 실리콘 나노와이어 또는 탄소나노튜브로 이루어진 것인 반도체 소자. - 제 4 항에 있어서,
상기 반금속 물질층은 전하 밀도가 임계값 이하로 낮은 그래핀, 팔면체 구조(octahedral structure)를 갖는 물질, 뒤틀린 팔면체 구조(distorted octahedral structure)를 갖는 물질 또는 전도성을 갖는 고분자물질로 이루어진 것인 반도체 소자. - 제 4 항에 있어서,
상기 반도체 소자는 인버터 소자로서 동작하되,
상기 제 1 전극은 전원 전압이 인가되고, 제 2 전극은 접지 전압이 인가되고, 상기 게이트 전극은 입력 전압이 인가되고, 상기 제 3 전극은 출력 전압이 출력되는 반도체 소자. - 반도체 소자의 제조 방법에 있어서,
기판상에 양극성(ambipolar) 전도특성을 갖는 반도체 층을 형성하는 단계;
상기 기판 상에 상기 반도체 층과 이종접합되도록 반금속(semi-metal) 물질층을 형성하는 단계 및
상기 반도체 층의 일측 단부와 상기 반금속 물질층의 일측 단부에 각각 결합되는 제 1 전극과 제 2 전극을 형성하는 단계를 포함하는 반도체 소자의 제조 방법. - 제 8 항에 있어서,
상기 반도체 층을 형성하는 단계는 미리 설정된 패턴에 따라 반도체 층을 패터닝하는 단계 및
상기 패터닝된 반도체층을 식각하는 단계를 포함하고,
상기 반금속 물질층을 형성하는 단계는
상기 반도체 층 상에 반금속 물질층을 적층하는 단계; 및
상기 반도체 층의 상부가 노출되도록 반금속 물질층에 패터닝 및 식각 공정을 수행하는 단계를 포함하는 것인 반도체 소자의 제조 방법. - 제 8 항에 있어서,
상기 양극성 전도특성을 갖는 반도체 층은 n형 전도 특성과 p형 전도 특성을 모두 갖는 물질로서 산화물반도체, 유기물반도체, 전이금속칼코겐화합물, 실리콘 나노와이어 또는 탄소나노튜브로 이루어진 것인 반도체 소자의 제조 방법. - 제 8 항에 있어서,
상기 반금속 물질층은 전하 밀도가 임계값 이하로 낮은 그래핀, 팔면체 구조(octahedral structure)를 갖는 물질, 뒤틀린 팔면체 구조(distorted octahedral structure)를 갖는 물질 또는 전도성을 갖는 고분자물질로 이루어진 것인 반도체 소자의 제조 방법. - 반도체 소자의 제조 방법에 있어서,
기판상에 양극성(ambipolar) 전도특성을 갖는 반도체 층을 형성하는 단계;
상기 반도체층 상의 중앙 영역에 상기 반도체 층과 이종접합되도록 반금속(semi-metal) 물질층을 형성하는 단계;
상기 반도체 층의 양측 단부에 각각 결합되는 제 1 전극과 제 2 전극을 형성하고, 상기 반금속 물질층의 일측 단부에 결합되는 제 3 전극을 형성하는 단계;
상기 반도체 층의 상부면에서 상기 반금속 물질층, 제 1 전극 및 제 2 전극을 제외한 영역에 게이트 절연막을 적층하는 단계 및
상기 게이트 절연막의 상부에 결합되는 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 제조 방법. - 제 12 항에 있어서,
상기 양극성 전도특성을 갖는 반도체 층은 n형 전도 특성과 p형 전도 특성을 모두 갖는 물질로서 산화물반도체, 유기물반도체, 전이금속칼코겐화합물, 실리콘 나노와이어 또는 탄소나노튜브로 이루어진 것인 반도체 소자의 제조 방법. - 제 12 항에 있어서,
상기 반금속 물질층은 전하 밀도가 임계값 이하로 낮은 그래핀, 팔면체 구조(octahedral structure)를 갖는 물질, 뒤틀린 팔면체 구조(distorted octahedral structure)를 갖는 물질 또는 전도성을 갖는 고분자물질로 이루어진 것인 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020180039526A KR102102252B1 (ko) | 2018-04-05 | 2018-04-05 | 반도체소자 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020180039526A KR102102252B1 (ko) | 2018-04-05 | 2018-04-05 | 반도체소자 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20190116637A true KR20190116637A (ko) | 2019-10-15 |
| KR102102252B1 KR102102252B1 (ko) | 2020-04-20 |
Family
ID=68209229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020180039526A KR102102252B1 (ko) | 2018-04-05 | 2018-04-05 | 반도체소자 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102102252B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210056525A (ko) * | 2019-11-11 | 2021-05-20 | 성균관대학교산학협력단 | 부성 트랜스컨덕턴스 소자 및 이를 이용한 다치 인버터 논리 소자 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150051823A (ko) * | 2013-11-05 | 2015-05-13 | 삼성전자주식회사 | 이차원 물질과 그 형성방법 및 이차원 물질을 포함하는 소자 |
-
2018
- 2018-04-05 KR KR1020180039526A patent/KR102102252B1/ko active IP Right Grant
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150051823A (ko) * | 2013-11-05 | 2015-05-13 | 삼성전자주식회사 | 이차원 물질과 그 형성방법 및 이차원 물질을 포함하는 소자 |
Non-Patent Citations (3)
| Title |
|---|
| Amirhasan Nourbakhsh et al.,‘Transport Properties of a MoS2/WSe2 Heterojunction Transistor and Its Potential for Application’, Nano Lett., Vol.16, pp 1359-1366 (2016.01.19.)* * |
| Pyo Jin Jeon et al.,‘Low Power Consumption Complementary Inverters with n-MoS2 and p-WSe2 Dichalcogenide Nanosheets on Glass for Logic and LightEmitting Diode Circuits’, ACS Appl. Mater. Interfaces pp 22333-22340 (2015. 09. 24.)* * |
| Rui Cheng et al.,‘Electroluminescence and Photocurrent Generation from Atomically Sharp WSe2/MoS2 Heterojunction p-n Diodes’, Nano Lett., pp 5590-5597 (2014.08.26.)* * |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210056525A (ko) * | 2019-11-11 | 2021-05-20 | 성균관대학교산학협력단 | 부성 트랜스컨덕턴스 소자 및 이를 이용한 다치 인버터 논리 소자 |
| US11605650B2 (en) | 2019-11-11 | 2023-03-14 | Research & Business Foundation Sungkyunkwan University | Negative transconductance device and multi-valued inverter logic device using the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR102102252B1 (ko) | 2020-04-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7687807B2 (en) | Inverter | |
| US10840347B2 (en) | Semiconductor device with negative differential transconductance and method of manufacturing the same | |
| KR102100415B1 (ko) | 터널링 소자 및 그 제조방법 | |
| US8618612B2 (en) | Integrated circuits based on aligned nanotubes | |
| US20170323929A1 (en) | Memory Apparatus and Method of Production Thereof | |
| KR20070113737A (ko) | 듀얼 게이트 유기트랜지스터를 이용한 인버터 | |
| KR101805827B1 (ko) | 트랩층을 포함하는 부성 미분 저항 소자 및 그 제조 방법 | |
| KR100601965B1 (ko) | ｎ형 탄소 나노튜브를 구비한 ｎ형 탄소나노튜브 전계효과트랜지스터 및 그 제조방법 | |
| KR101508971B1 (ko) | 재구성 가능한 전자 소자 및 이의 동작 방법 | |
| JP2010135471A (ja) | 両極特性電界効果型トランジスタ及び半導体集積回路装置 | |
| CN104362176A (zh) | 高开关比的自对准双栅小带隙半导体晶体管及制备方法 | |
| CN111969058B (zh) | 一种二硫化钼场效应晶体管及其制备方法和应用 | |
| JP2010192477A (ja) | 縦型論理素子 | |
| WO2019114407A1 (en) | Field effect transistor, method of fabricating field effect transistor, and electronic device | |
| JP5701015B2 (ja) | 半導体デバイスの駆動方法 | |
| KR102102252B1 (ko) | 반도체소자 및 그 제조 방법 | |
| CN108767015B (zh) | 场效应晶体管及其应用 | |
| US20200321471A1 (en) | Field effect transistor having source control electrode, manufacturing method thereof and electronic device | |
| CN109300911B (zh) | 基于二维半导体异质结的与/或逻辑门电路及其实现和制备方法 | |
| US10026912B1 (en) | Vertically integrated nanotube and quantum dot LED for active matrix display | |
| US11329169B2 (en) | Multi-negative differential transconductance device and method of producing the same | |
| JP4851117B2 (ja) | 半導体装置及びその駆動方法 | |
| KR101605338B1 (ko) | 토폴로지컬 절연체를 이용한 네거티브 커패시터를 구비하는 트랜지스터 및 그 제조 방법 | |
| WO2015172472A1 (zh) | 薄膜晶体管及其制备方法、阵列基板、显示装置 | |
| US20230422529A1 (en) | Multi-level device and method of manufacturing the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |