KR20210056525A - 부성 트랜스컨덕턴스 소자 및 이를 이용한 다치 인버터 논리 소자 - Google Patents

부성 트랜스컨덕턴스 소자 및 이를 이용한 다치 인버터 논리 소자 Download PDF

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Abstract

부성 트랜스컨덕턴스 소자가 개시된다. 부성 트랜스컨덕턴스 소자는 P형 반도체 채널을 구비하는 제1 트랜지스터, N형 반도체 채널을 구비하는 제2 트랜지스터 및 양극성(ambipolar) 반도체 채널을 구비하고 제1 및 제2 트랜지스터 사이에 위치하는 제3 트랜지스터를 포함하고, 제1 트랜지스터의 제1 드레인 전극은 제3 트랜지스터의 제3 소스 전극과 그리고 제3 트랜지스터의 드레인 전극은 제2 트랜지스터의 제2 소스 전극과 전기적으로 연결된다.

Description

부성 트랜스컨덕턴스 소자 및 이를 이용한 다치 인버터 논리 소자{NEGATIVE TRANSCONDUCTANCE DEVICE AND MULTI-VALUED INVERTER LOGIC DEVICE USING THE NEGATIVE TRANSCONDUCTANCE DEVICE}
본 발명은 반도체 물질의 이종접합 구조를 통해 2개 이상의 문턱 전압을 갖는 부성 트랜스컨덕턴스 및 이를 이용한 다치 인버터 논리 소자에 관한 것이다.
최근 전자소자는 미세화(scaling down)와 고집적도 방향으로 개발이 진행되고 있다. 하지만, 2진(binary) 소자를 통한 미세화 및 집적도를 향상시키는 경우, 많은 소자의 필요에 따른 전력 소모의 증가와 신호 딜레이 문제가 발행하는 한계점을 가지고 있다.
이러한 2진(binary) 소자의 한계점을 극복하기 위해, 하나의 소자에서 다중 논리 상태를 가지는 다치(multi-valued) 소자의 개발이 많이 진행되고 있다. 이러한 다치 소자를 적용하는 경우, 집적에 필요한 소자의 수를 감소시킬 수 있어서 과다한 전력 소모 및 신호 딜레 문제를 해결할 수 있다.
다만, 종래의 CMOS 소자를 이용한 다치 소자를 구현하는 경우, 가장 단순한 다치 소자인 3진 인버터를 구현하기 위해선 최소 6개 이상의 트랜지스터가 필요하기 때문에, 복잡한 상호 연결 라인에 의한 회로 구성의 비효율성의 문제를 갖고 있다.
본 발명의 일 목적은 반도체 물질의 이종접합 구조를 통해 2개 이상의 문턱 전압을 갖는 부성 트랜스컨덕턴스 소자를 제공하는 것이다.
본 발명이 다른 목적은 상기 부성 트랜스컨덕턴스 소자를 이용한 다치 인버터 논리 소자를 제공하는 것이다.
본 발명의 실시예에 따른 부성 트랜스컨덕턴스 소자는, P형 반도체 채널, 상기 P형 반도체 채널과 연결되고 서로 이격된 제1 소스 전극과 제1 드레인 전극, 그리고 상기 P형 반도체 채널에 게이트 전압을 인가하는 제1 게이트 전극을 구비하는 제1 트랜지스터; N형 반도체 채널, 상기 N형 반도체 채널과 연결되고 서로 이격된 제2 소스 전극과 제2 드레인 전극, 그리고 상기 N형 반도체 채널에 게이트 전압을 인가하는 제2 게이트 전극을 구비하는 제2 트랜지스터; 및 양극성(ambipolar) 반도체 채널, 상기 양극성 반도체 채널과 연결되고 서로 이격된 제3 소스 전극과 제3 드레인 전극, 그리고 상기 양극성 반도체 채널에 게이트 전압을 인가하는 제3 게이트 전극을 구비하고, 상기 제1 트랜지스터와 상기 제2 트랜지스터 사이에 배치된 제3 트랜지스터를 포함하고, 상기 제1 드레인 전극은 상기 제3 소스 전극과 전기적으로 연결되고, 상기 제3 드레인 전극은 상기 제2 소스 전극과 전기적으로 연결되며, 상기 제1 내지 제3 게이트 전극은 서로 전기적으로 연결될 수 있다.
일 실시예에 있어서, 상기 P형 반도체 채널은 텅스텐셀레나이드(WSe2), 블랙포스포러스(BP) 또는 레튬셀레나이드(ReSe2)로 형성되고, 상기 N형 반도체 채널은 몰리브덴설파이드(MoS2), 레늄설파이드(ReS2) 또는 몰리브덴셀레나이드(MoSe2)로 형성되며, 상기 양극성 반도체 채널은 몰리브덴텔루라이드(MoTe2) 또는 텅스텐설파이드(WS2)로 형성될 수 있다.
일 실시예에 있어서, 상기 제1 내제 제3 게이트 전극은 상기 P형 반도체 채널, 상기 N형 반도체 채널 및 상기 양극성 반도체 채널과 중첩하는 영역을 갖는 단일 전극 형태를 가질 수 있다.
일 실시예에 있어서, 상기 부성 트랜스컨덕턴스 소자는 표면에 절연막이 형성되고, 상기 제1 내지 제3 트랜지스터를 지지하고 상기 제1 내지 제3 게이트 전극으로 기능하는 반도체 기판을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 드레인 전극과 상기 제3 소스 전극은 일체의 단일 전극 형태로 형성되고, 상기 제3 드레인 전극과 상기 제2 소스 전극은 일체의 단일 전극 형태로 형성될 수 있다.
본 발명의 실시예에 따른 다치 인버터 소자는, P형 반도체 채널, 상기 P형 반도체 채널과 연결되고 서로 이격된 제1 소스 전극과 제1 드레인 전극, 그리고 상기 P형 반도체 채널에 게이트 전압을 인가하는 제1 게이트 전극을 구비하는 제1 트랜지스터; N형 반도체 채널, 상기 N형 반도체 채널과 연결되고 서로 이격된 제2 소스 전극과 제2 드레인 전극, 그리고 상기 N형 반도체 채널에 게이트 전압을 인가하는 제2 게이트 전극을 구비하는 제2 트랜지스터; 양극성(ambipolar) 반도체 채널, 상기 양극성 반도체 채널과 연결되고 서로 이격된 제3 소스 전극과 제3 드레인 전극, 그리고 상기 양극성 반도체 채널에 게이트 전압을 인가하는 제3 게이트 전극을 구비하고, 상기 제1 트랜지스터와 상기 제2 트랜지스터 사이에 배치된 제3 트랜지스터; 및 상기 제3 소스 전극과 제3 드레인 전극 사이에 위치하는 상기 양극성 반도체 채널 영역과 접촉하는 출력전극을 포함하고, 상기 제1 드레인 전극은 상기 제3 소스 전극과 전기적으로 연결되고, 상기 제3 드레인 전극은 상기 제2 소스 전극과 전기적으로 연결되며, 상기 제1 내지 제3 게이트 전극은 서로 전기적으로 연결될 수 있다.
본 발명의 실시예에 따른 다치 인버터 소자는, P형 반도체 채널, 상기 P형 반도체 채널과 연결되고 서로 이격된 제1 소스 전극과 제1 드레인 전극, 그리고 상기 P형 반도체 채널에 게이트 전압을 인가하는 제1 게이트 전극을 구비하는 제1 트랜지스터; N형 반도체 채널, 상기 N형 반도체 채널과 연결되고 서로 이격된 제2 소스 전극과 제2 드레인 전극, 그리고 상기 N형 반도체 채널에 게이트 전압을 인가하는 제2 게이트 전극을 구비하는 제2 트랜지스터; 양극성(ambipolar) 반도체 채널, 상기 양극성 반도체 채널과 연결되고 서로 이격된 제3 소스 전극과 제3 드레인 전극, 그리고 상기 양극성 반도체 채널에 게이트 전압을 인가하는 제3 게이트 전극을 구비하고, 상기 제1 트랜지스터와 상기 제2 트랜지스터 사이에 배치된 제3 트랜지스터; 상기 제3 소스 전극과 제3 드레인 전극 사이에 위치하는 상기 양극성 반도체 채널 영역과 접촉하는 출력전극; 및 상기 양극성 반도체 채널의 상부면 중 상기 N형 반도체 채널에 인접한 제1 영역 상에 배치된 전자 공여성 코팅층을 포함하고, 상기 제1 드레인 전극은 상기 제3 소스 전극과 전기적으로 연결되고, 상기 제3 드레인 전극은 상기 제2 소스 전극과 전기적으로 연결되고, 상기 제1 내지 제3 게이트 전극은 서로 전기적으로 연결될 수 있다.
일 실시예에 있어서, 상기 출력전극은 상기 양극성 반도체 채널의 상부면 상에서 연장되어 상기 양극성 반도체 채널의 상부면을 상기 N형 반도체 채널에 인접한 상기 제1 영역과 상기 P형 반도체 채널과 인접한 제2 영역으로 분할할 수 있다.
일 실시예에 있어서, 상기 전자 공여성 코팅층은 가교된 PMMA(polymethyl methacrylate)로 형성될 수 있다.
본 발명의 부성 트랜스컨덕턴스 소자 및 인버터 논리 소자에 따르면, 3개의 트랜지스터를 이용한 간단한 구성을 통해 2개의 이종접합 트랜지스터의 저항비에 따른 3개 이상의 안정적인 논리 상태를 가질 수 있다.
도 1은 본 발명의 일 실시예에 따른 부성 트랜스컨덕턴스 소자를 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시예에 따른 다치 인버터 논리 소자를 설명하기 위한 도면이다.
도 3은 본 발명의 다른 실시예에 따른 다치 인버터 논리 소자를 설명하기 위한 도면이다.
도 4는 WSe2 채널(P형 반도체 채널), MoTe2 채널(양극성 반도체 채널) 및 MoS2 채널(N형 반도체 채널)을 각각 갖는 제1 내지 제3 트랜지스터들을 제조한 후 이들 각각에 대한 게이트 전압(VG)에 따른 드레인 전류(ID)의 변화를 측정한 그래프이다.
도 5a는 제1 내지 제3 트랜지스터들을 직렬로 연결하여 부성 트랜스컨덕턴스 소자를 제조한 후 이에 대한 게이트 전압(VG)에 따른 드레인 전류(ID)의 변화를 측정한 그래프이고, 도 5b는 도 5a에 도시된 '1', '2', '3', '4', '5’및 '6’상태에서의 이종접합 트랜지스터의 밴드구조를 나타내는 도면이다.
도 6은 WSe2/MoTe2 이종접합 트랜지스터와 MoTe2/MoS2 이종접합 트랜지스터가 직렬 연결된 인버터 논리 소자의 모식도와 회로도(a), 실제 제작된 인버터 소자의 광학적 이미지(b), WSe2/MoTe2 이종접합 트랜지스터와 MoTe2/MoS2 이종접합 트랜지스터의 전달 특성(ID-VG)을 나타내는 그래프(c) 및 3진 인버터 논리 소자의 VOUT-VIN 곡선을 나타내는 그래프(d)이다.
도 7은 WSe2/MoTe2 이종접합 트랜지스터와 PMMA-MoTe2/MoS2 이종접합 트랜지스터가 직렬 연결된 인버터 논리 소자의 모식도와 회로도(a), 실제 제작된 인버터 소자의 광학적 이미지(b), PMMA 코팅에 의한 국소 표면 전하 이동 도핑 전후의 MoTe2 단일 트랜지스터의 전달 특성(ID-VG)을 나타내는 그래프(c), WSe2/MoTe2 이종접합 트랜지스터와 PMMA-MoTe2/MoS2 이종접합 트랜지스터의 전달 특성(ID-VG)을 나타내는 그래프(d) 및 인버터 논리 소자의 VOUT-VIN 곡선을 나타내는 그래프(d)이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 실시예에 따른 부성 트랜스컨덕턴스 소자를 설명하기 위한 도면이다.
도 1을 참조하면, 본 발명의 실시예에 따른 부성 트랜스컨덕턴스 소자(100)는 제1 트랜지스터(110), 제2 트랜지스터(120) 및 제3 트랜지스터(130)를 포함할 수 있다.
상기 제1 트랜지스터(110)는 P형 반도체 채널(111), 상기 P형 반도체 채널(111)과 연결되고 서로 이격된 제1 소스 전극(112)과 제1 드레인 전극(113), 그리고 상기 P형 반도체 채널(111)에 게이트 전압을 인가하는 제1 게이트 전극(114)을 포함할 수 있다. 상기 P형 반도체 채널(111)은 텅스텐셀레나이드(WSe2), 블랙포스포러스(BP), 레튬셀레나이드(ReSe2) 등으로부터 선택된 하나의 반도체 물질로 형성될 수 있다.
상기 제2 트랜지스터(120)는 N형 반도체 채널(121), 상기 N형 반도체 채널(121)과 연결되고 서로 이격된 제2 소스 전극(122)과 제2 드레인 전극(123), 그리고 상기 N형 반도체 채널(121)에 게이트 전압을 인가하는 제2 게이트 전극(124)을 포함할 수 있다. 상기 N형 반도체 채널(121)은 몰리브덴설파이드(MoS2), 레늄설파이드(ReS2), 몰리브덴셀레나이드(MoSe2) 등으로부터 선택된 하나의 반도체 물질로 형성될 수 있다.
상기 제3 트랜지스터(130)는 양극성(ambipolar) 반도체 채널(131), 상기 양극성 반도체 채널(131)과 연결되고 서로 이격된 제3 소스 전극(132)과 제3 드레인 전극(133), 그리고 상기 양극성 반도체 채널(131)에 게이트 전압을 인가하는 제3 게이트 전극(134)을 포함할 수 있다. 상기 양극성 반도체 채널(131)은 몰리브덴텔루라이드(MoTe2), 텅스텐설파이드(WS2) 등으로부터 선택된 하나의 반도체 물질로 형성될 수 있다.
일 실시예에 있어서, 상기 제1 내지 제3 트랜지스터(110, 120, 130)는 기판(11) 상에 배치될 수 있고, 상기 제1 트랜지스터(110)와 상기 제2 트랜지스터(120)는 서로 이격되게 배치되고, 상기 제3 트랜지스터(130)는 상기 제1 트랜지스터(110)와 상기 제2 트랜지스터(120) 사이에 배치될 수 있다.
상기 제1 내지 제3 트랜지스터(110, 120, 130)의 제1 내지 제3 게이트 전극(114, 124, 134)은 서로 전기적으로 연결되어 동일한 게이트 전압을 상기 P형 반도체 채널(111), 상기 N형 반도체 채널(121) 및 상기 양극성 반도체 채널(131)에 인가할 수 있다. 한편, 상기 제1 내제 제3 게이트 전극(114, 124, 134)과 상기 P형 반도체 채널(111), 상기 N형 반도체 채널(121) 및 상기 양극성 반도체 채널(131) 사이에는 게이트 절연막(12)이 형성될 수 있다. 한편, 일 실시예로, 상기 제1 내제 제3 게이트 전극(114, 124, 134)은 상기 P형 반도체 채널(111), 상기 N형 반도체 채널(121) 및 상기 양극성 반도체 채널(131)과 중첩하는 영역을 갖는 단일 전극 형태로 형성될 수 있다. 이와 다른 실시예로, 상기 기판(11)이 반도체 기판인 경우, 상기 제1 내제 제3 게이트 전극(114, 124, 134)으로 상기 기판(10)이 이용될 수 있다.
상기 제1 트랜지스터(110)의 제1 소스 전극(112)은 입력 단자와 전기적으로 연결될 수 있고, 상기 제1 트랜지스터(110)의 제1 드레인 전극(113)은 상기 제3 트랜지스터(130)의 제3 소스 전극(132)과 전기적으로 연결될 수 있다. 일 실시예로, 상기 제1 드레인 전극(113)과 상기 제3 소스 전극(132)은 일체의 단일 전극 형태로 형성될 수 있다. 그리고 상기 제3 트랜지스터(130)의 제3 드레인 전극(133)은 상기 제2 트랜지스터(120)의 제2 소스 전극(122)과 전기적으로 연결될 수 있고, 상기 제2 트랜지스터(120)의 제2 드레인 전극(123)은 출력단자에 전기적으로 연결될 수 있다. 일 실시예로 상기 제3 드레인 전극(133)과 상기 제2 소스 전극(122)은 일체의 단일 전극 형태로 형성될 수 있다.
본 발명의 부성 트랜스컨덕턴스 소자(100)에 따르면, P형 반도체 물질과 양극성 반도체 물질의 이종접합 및 양극성 반도체 물질과 N형 반도체 물질의 이종접합을 구비하므로 두 개 이상의 문턱전압을 가질 수 있다.
도 2는 본 발명의 일 실시예에 따른 다치 인버터 논리 소자를 설명하기 위한 도면이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 다치 인버터 논리 소자(200)는 제1 트랜지스터(210), 제2 트랜지스터(220), 제3 트랜지스터(230) 및 출력전극(240)을 포함할 수 있다.
상기 제1 내지 제3 트랜지스터(210, 220, 230)은 도 1을 참조하여 설명한 부성 트랜스컨덕턴스 소자(100)의 제1 내지 제3 트랜지스터(110, 120, 130)와 각각 실질적으로 동일하므로, 이들에 대한 중복된 상세한 설명은 생략하고, 이하에서는 차이점을 중심으로 설명한다.
상기 출력전극(240)는 외부 전자 소자(미도시)에 전기적으로 연결될 수 있다. 상기 제3 트랜지스터(230)의 양극성 반도체 채널(231) 중 제3 소스 전극(232)과 제3 드레인 전극(233) 사이의 영역에서 상기 양극성 반도체 채널(231)과 접촉하여 상기 양극성 반도체 채널(231)과 전기적으로 연결되도록 배치될 수 있다.
한편, 상기 제2 트랜지스터(220)의 제2 드레인 전극(223)은 그라운될 수 있다.
본 발명의 다치 인버터 논리 소자(200)에 따르면, 양극성 반도체 채널을 양분하여 구성된 P형 반도체와 양극성 반도체의 이종접합 부성 트랜스컨덕턴스 트랜지스터 특성 그리고 양극성 반도체와 N형 반도체의 이종접합 부성 트랜스컨덕턴스 트랜지스터 특성을 활용하여 두 이종접합 트랜지스터의 직렬 연결 회로를 통해 상보적으로 동작하는 3진 인버터 논리 소자를 구현할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 다치 인버터 논리 소자를 설명하기 위한 도면이다.
도 3을 참조하면, 본 발명의 다른 실시예에 따른 다치 인버터 논리 소자(300)는 제1 트랜지스터(310), 제2 트랜지스터(320), 제3 트랜지스터(330), 출력전극(340) 및 전자 공여성 코팅층(350)을 포함할 수 있다.
상기 제1 내지 제3 트랜지스터(310, 320, 330) 및 상기 출력전극(340)은 도 2를 참조하여 설명한 다치 인버터 논리 소자(00)의 제1 내지 제3 트랜지스터(210, 220, 230) 및 출력전극(240)과 각각 실질적으로 동일하므로, 이들에 대한 중복된 상세한 설명은 생략하고, 이하에서는 차이점을 중심으로 설명한다.
상기 전자 공여성 코팅층(350)은 상기 양극성 반도체 채널(331)의 상부면 중 상기 N형 반도체 채널(321)에 인접한 제1 영역 상에 배치될 수 있고, 상기 양극성 반도체 채널(331) 중 상기 제1 영역에 전자를 제공할 수 있다. 예를 들면, 상기 출력전극(340)은 상기 양극성 반도체 채널(331)의 상부면 상에서 연장되어 상기 양극성 반도체 채널(331)의 상부면을 상기 N형 반도체 채널(321)에 인접한 제1 영역과 상기 P형 반도체 채널(311)과 인접한 제2 영역으로 분할할 수 있고, 상기 전자 공여성 코팅층(350)은 상기 제1 영역 상에 위치할 수 있다.
일 실시예에 있어서, 상기 전자 공여성 코팅층(350)은 전자 공여성 특성을 갖는 재료로 형성될 수 있다. 예를 들면, 상기 전자 공여성 코팅층(350)은 가교된 PMMA(polymethyl methacrylate), 산화알루미늄(Al2O3), 산화마그네슘(MgO) 등으로부터 선택된 재료로 형성될 수 있다.
본 발명의 다치 인버터 논리 소자에 따르면, 상기 양극성 반도체 채널의 제1 영역에 상기 전자 공여성 코팅층에 의해 전자가 도핑되므로, 상기 다치 인버터 논리 소자는 4개의 논리 상태를 가질 수 있다.
이하 본 발명에 따른 부성 트랜스컨덕턴스 및 다치 인버터 논리 소자에 대한 특성에 대해 실험결과를 기초로 설명한다.
도 4는 WSe2 채널(P형 반도체 채널), MoTe2 채널(양극성 반도체 채널) 및 MoS2 채널(N형 반도체 채널)을 각각 갖는 제1 내지 제3 트랜지스터들을 제조한 후 이들 각각에 대한 게이트 전압(VG)에 따른 드레인 전류(ID)의 변화를 측정한 그래프이고, 도 5a는 제1 내지 제3 트랜지스터들을 직렬로 연결하여 부성 트랜스컨덕턴스 소자를 제조한 후 이에 대한 게이트 전압(VG)에 따른 드레인 전류(ID)의 변화를 측정한 그래프이며, 도 5b는 도 5a에 도시된 '1', '2', '3', '4', '5' 및 '6’상태에서의 이종접합 트랜지스터의 밴드구조를 나타내는 도면이다.
도 4, 도 5a 및 도 5b를 참조하면, WSe2 채널(P형 반도체 채널)이 가장 높은 문턱 전압을 갖고, MoS2 채널(N형 반도체 채널)이 가장 낮은 문턴 전압을 가지며, MoTe2 채널(양극성 반도체 채널)은 WSe2 채널(P형 반도체 채널)의 문턱 전압과 MoS2 채널(N형 반도체 채널)의 문턱 전압 사이의 문턱 전압을 가짐을 확인할 수 있다.
이와 같은 제1 내지 제3 트랜지스터들을 도 5a에 도시한 바와 같이 직렬로 연결하여 부성 트랜스컨덕턴스 소자를 형성한 경우, 2개 이상의 문턱 전압을 가짐을 알 수 있다.
도 6은 WSe2/MoTe2 이종접합 트랜지스터와 MoTe2/MoS2 이종접합 트랜지스터가 직렬 연결된 인버터 논리 소자의 모식도와 회로도(a), 실제 제작된 인버터 소자의 광학적 이미지(b), WSe2/MoTe2 이종접합 트랜지스터와 MoTe2/MoS2 이종접합 트랜지스터의 전달 특성(ID-VG)을 나타내는 그래프(c) 및 3진 인버터 논리 소자의 VOUT-VIN 곡선을 나타내는 그래프(d)이다.
도 6을 참조하면, WSe2 채널(P형 반도체 채널), MoTe2 채널(양극성 반도체 채널) 및 MoS2 채널(N형 반도체 채널)을 각각 갖는 제1 내지 제3 트랜지스터들을 이용하여 도 6의 a에 도시된 같은 인버터 논리 소자를 제조한 경우, 상기 인버터 논리 소자는 도 5a에 도시된 '1', '3', '5'게이트 전압 영역대의 상보적 동작에 근거하여 두 이종접합 트랜지스터의 저항비에 따른 3개의 안정적인 논리 상태를 가짐을 확인할 수 있다.
도 7은 WSe2/MoTe2 이종접합 트랜지스터와 PMMA-MoTe2/MoS2 이종접합 트랜지스터가 직렬 연결된 인버터 논리 소자의 모식도와 회로도(a), 실제 제작된 인버터 소자의 광학적 이미지(b), PMMA 코팅에 의한 국소 표면 전하 이동 도핑 전후의 MoTe2 단일 트랜지스터의 전달 특성(ID-VG)을 나타내는 그래프(c), WSe2/MoTe2 이종접합 트랜지스터와 PMMA-MoTe2/MoS2 이종접합 트랜지스터의 전달 특성(ID-VG)을 나타내는 그래프(d) 및 인버터 논리 소자의 VOUT-VIN 곡선을 나타내는 그래프(d)이다.
도 7을 참조하면, 출력전극(Vout)에 의해 2개의 영역으로 분할된 MoTe2 채널의 표면 영역 중 MoS2 채널에 인접한 영역에 가교된 PMMA를 코팅하여 인버터 논리 소자를 제조한 경우, 도 6의 ‘’에서 두 이종접합 트랜지스터의 저항비가 약 1:1을 가졌던 중간 논리 상태가 국소 표면 전하 이동 도핑 이후에는 사라지고, 대신 비슷한 트랜스컨덕턴스를 갖는 새로운 두 개의 영역대가 생겨나서 4개의 논리 상태를 가짐을 확인할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 트랜스컨덕턴스 소자 110, 210, 310: 제1 트랜지스터
120, 220, 320: 제2 트랜지스터 130, 230, 330: 제3 트랜지스터
200, 300: 다치 인버터 논리 소자

Claims (13)

  1. P형 반도체 채널, 상기 P형 반도체 채널과 연결되고 서로 이격된 제1 소스 전극과 제1 드레인 전극, 그리고 상기 P형 반도체 채널에 게이트 전압을 인가하는 제1 게이트 전극을 구비하는 제1 트랜지스터;
    N형 반도체 채널, 상기 N형 반도체 채널과 연결되고 서로 이격된 제2 소스 전극과 제2 드레인 전극, 그리고 상기 N형 반도체 채널에 게이트 전압을 인가하는 제2 게이트 전극을 구비하는 제2 트랜지스터; 및
    양극성(ambipolar) 반도체 채널, 상기 양극성 반도체 채널과 연결되고 서로 이격된 제3 소스 전극과 제3 드레인 전극, 그리고 상기 양극성 반도체 채널에 게이트 전압을 인가하는 제3 게이트 전극을 구비하고, 상기 제1 트랜지스터와 상기 제2 트랜지스터 사이에 배치된 제3 트랜지스터를 포함하고,
    상기 제1 드레인 전극은 상기 제3 소스 전극과 전기적으로 연결되고,
    상기 제3 드레인 전극은 상기 제2 소스 전극과 전기적으로 연결되고,
    상기 제1 내지 제3 게이트 전극은 서로 전기적으로 연결된 것을 특징으로 하는, 부성 트랜스컨덕턴스 소자.
  2. 제1항에 있어서,
    상기 P형 반도체 채널은 텅스텐셀레나이드(WSe2), 블랙포스포러스(BP) 또는 레튬셀레나이드(ReSe2)로 형성되고,
    상기 N형 반도체 채널은 몰리브덴설파이드(MoS2), 레늄설파이드(ReS2) 또는 몰리브덴셀레나이드(MoSe2)로 형성되며,
    상기 양극성 반도체 채널은 몰리브덴텔루라이드(MoTe2) 또는 텅스텐설파이드(WS2)로 형성된 것을 특징으로 하는, 부성 트랜스컨덕턴스 소자.
  3. 제1항에 있어서,
    상기 제1 내제 제3 게이트 전극은 상기 P형 반도체 채널, 상기 N형 반도체 채널 및 상기 양극성 반도체 채널과 중첩하는 영역을 갖는 단일 전극 형태를 갖는 것을 특징으로 하는, 부성 트랜스컨덕턴스 소자.
  4. 제1항에 있어서,
    표면에 절연막이 형성되고, 상기 제1 내지 제3 트랜지스터를 지지하고 상기 제1 내지 제3 게이트 전극으로 기능하는 반도체 기판을 더 포함하는 것을 특징으로 하는, 부성 트랜스컨덕턴스 소자.
  5. 제1항에 있어서,
    상기 제1 드레인 전극과 상기 제3 소스 전극은 일체의 단일 전극 형태로 형성되고,
    상기 제3 드레인 전극과 상기 제2 소스 전극은 일체의 단일 전극 형태로 형성된 것을 특징으로 하는, 부성 트랜스컨덕턴스 소자.
  6. P형 반도체 채널, 상기 P형 반도체 채널과 연결되고 서로 이격된 제1 소스 전극과 제1 드레인 전극, 그리고 상기 P형 반도체 채널에 게이트 전압을 인가하는 제1 게이트 전극을 구비하는 제1 트랜지스터;
    N형 반도체 채널, 상기 N형 반도체 채널과 연결되고 서로 이격된 제2 소스 전극과 제2 드레인 전극, 그리고 상기 N형 반도체 채널에 게이트 전압을 인가하는 제2 게이트 전극을 구비하는 제2 트랜지스터;
    양극성(ambipolar) 반도체 채널, 상기 양극성 반도체 채널과 연결되고 서로 이격된 제3 소스 전극과 제3 드레인 전극, 그리고 상기 양극성 반도체 채널에 게이트 전압을 인가하는 제3 게이트 전극을 구비하고, 상기 제1 트랜지스터와 상기 제2 트랜지스터 사이에 배치된 제3 트랜지스터; 및
    상기 제3 소스 전극과 제3 드레인 전극 사이에 위치하는 상기 양극성 반도체 채널 영역과 접촉하는 출력전극을 포함하고,
    상기 제1 드레인 전극은 상기 제3 소스 전극과 전기적으로 연결되고,
    상기 제3 드레인 전극은 상기 제2 소스 전극과 전기적으로 연결되고,
    상기 제1 내지 제3 게이트 전극은 서로 전기적으로 연결된 것을 특징으로 하는, 다치 인버터 논리 소자.
  7. 제6항에 있어서,
    상기 P형 반도체 채널은 텅스텐셀레나이드(WSe2), 블랙포스포러스(BP) 또는 레튬셀레나이드(ReSe2)로 형성되고,
    상기 N형 반도체 채널은 몰리브덴설파이드(MoS2), 레늄설파이드(ReS2) 또는 몰리브덴셀레나이드(MoSe2)로 형성되며,
    상기 양극성 반도체 채널은 몰리브덴텔루라이드(MoTe2) 또는 텅스텐설파이드(WS2)로 형성된 것을 특징으로 하는, 다치 인버터 논리 소자.
  8. 제6항에 있어서,
    상기 제1 내제 제3 게이트 전극은 상기 P형 반도체 채널, 상기 N형 반도체 채널 및 상기 양극성 반도체 채널과 중첩하는 영역을 갖는 단일 전극 형태를 갖는 것을 특징으로 하는, 다치 인버터 논리 소자.
  9. 제6항에 있어서,
    표면에 절연막이 형성되고, 상기 제1 내지 제3 트랜지스터를 지지하고 상기 제1 내지 제3 게이트 전극으로 기능하는 반도체 기판을 더 포함하는 것을 특징으로 하는, 다치 인버터 논리 소자.
  10. 제6항에 있어서,
    상기 제1 드레인 전극과 상기 제3 소스 전극은 일체의 단일 전극 형태로 형성되고,
    상기 제3 드레인 전극과 상기 제2 소스 전극은 일체의 단일 전극 형태로 형성된 것을 특징으로 하는, 다치 인버터 논리 소자.
  11. P형 반도체 채널, 상기 P형 반도체 채널과 연결되고 서로 이격된 제1 소스 전극과 제1 드레인 전극, 그리고 상기 P형 반도체 채널에 게이트 전압을 인가하는 제1 게이트 전극을 구비하는 제1 트랜지스터;
    N형 반도체 채널, 상기 N형 반도체 채널과 연결되고 서로 이격된 제2 소스 전극과 제2 드레인 전극, 그리고 상기 N형 반도체 채널에 게이트 전압을 인가하는 제2 게이트 전극을 구비하는 제2 트랜지스터;
    양극성(ambipolar) 반도체 채널, 상기 양극성 반도체 채널과 연결되고 서로 이격된 제3 소스 전극과 제3 드레인 전극, 그리고 상기 양극성 반도체 채널에 게이트 전압을 인가하는 제3 게이트 전극을 구비하고, 상기 제1 트랜지스터와 상기 제2 트랜지스터 사이에 배치된 제3 트랜지스터;
    상기 제3 소스 전극과 제3 드레인 전극 사이에 위치하는 상기 양극성 반도체 채널 영역과 접촉하는 출력전극; 및
    상기 양극성 반도체 채널의 상부면 중 상기 N형 반도체 채널에 인접한 제1 영역 상에 배치된 전자 공여성 코팅층을 포함하고,
    상기 제1 드레인 전극은 상기 제3 소스 전극과 전기적으로 연결되고,
    상기 제3 드레인 전극은 상기 제2 소스 전극과 전기적으로 연결되고,
    상기 제1 내지 제3 게이트 전극은 서로 전기적으로 연결된 것을 특징으로 하는, 다치 인버터 논리 소자.
  12. 제11항에 있어서,
    상기 출력전극은 상기 양극성 반도체 채널의 상부면 상에서 연장되어 상기 양극성 반도체 채널의 상부면을 상기 N형 반도체 채널에 인접한 상기 제1 영역과 상기 P형 반도체 채널과 인접한 제2 영역으로 분할하는 것을 특징으로 하는, 다치 인버터 논리 소자.
  13. 제11항에 있어서,
    상기 전자 공여성 코팅층은 가교된 PMMA(polymethyl methacrylate), 산화알루미늄(Al2O3) 또는 산화마그네슘(MgO)로 형성된 것을 특징으로 하는, 다치 인버터 논리 소자.
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