CN117293186A - 基于二维异质结的双栅调控可重构高斯晶体管及制备方法 - Google Patents
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Abstract
本发明涉及一种基于二维异质结的双栅调控可重构高斯晶体管及制备方法，包括栅控衬底、位于栅控衬底上并部分重叠n型二维半导体和p型二维半导体、位于n型二维半导体上的源极金属电极、位于p型二维半导体上的漏极金属电极、位于源极金属电极和漏极金属电极上的顶部栅介质层、位于顶部栅介质层上的顶部栅极。与现有技术相比，本发明利用双栅偏置电压大小和极性的不同配置实现基于二维异质结的可重构高斯晶体管，具有可重构的布尔逻辑运算功能，可以作为一个多功能图像处理单元，在硬件层面上实现可重构逻辑操作的有效方案，对并行计算的发展具有重要意义。
Description
技术领域
本发明涉及半导体器件技术领域，尤其是涉及一种基于二维异质结的双栅调控可重构高斯晶体管及制备方法。
背景技术
存算一体化是近年来提出的一种新型计算架构，通过将两个独立的存储和处理模块进行融合以实现高度并行计算，在突破“存储墙”方面极具潜力。可重构存内计算电路从硬件层面将多功能模块集成在同一个存算单元中，能够针对不同计算任务需求进行相应的功能切换，是实现存算一体化的理想硬件平台。然而，传统硅基半导体掺杂形式不可逆，以其为基础构建的可重构存内计算功能往往建立在极其复杂的逻辑模块和控制电路上，不利于降低功耗。因此，亟需探索以新材料、新结构、新机理为基础的新型可重构存算一体器件。
二维层状半导体材料具有原子级薄的几何特性及丰富的电学性质，使其能够有效免疫短沟道效应且异质集成不受晶格失配限制，是构建新一代可重构存内计算电路的理想候选材料体系。
但是目前二维半导体器件的逻辑功能实现通常依赖于其本征载流子电输运极性，并通过设计先进器件结构(如分裂栅、双栅等)对其进行调控。此外，外加电场或光信号能够改变器件的沟道电流并使其达到特定数量级，因此通常作为输入指令以实现逻辑功能的切换；而存储功能则通过设计浮栅结构或插入电荷捕获层来实现。然而，以上器件结构中的导电沟道均为具有高均一性掺杂特性的单一材料，其电输运性质调控范围有限，因而限制了多功能模块切换的自由度。另一方面，浮栅和插层结构不利于简化器件加工工艺流程。
发明内容
本发明的目的就是为了一方面克服现有传统基半导体材料掺杂特性不可调，而单一掺杂特性的二维材料可调控范围较窄的问题，另一方面解决现有传统逻辑功能电路冗余的问题，而提供一种基于二维异质结的双栅调控可重构高斯晶体管及制备方法。
本发明的目的可以通过以下技术方案来实现：
本发明的技术方案之一为提供一种基于二维异质结的双栅调控可重构高斯晶体管，包括：
栅控衬底，其位于底部，为输入控制端；
n型二维半导体(电子型二维半导体)，其设于所述栅控衬底上；
p型二维半导体(空穴型二维半导体)，其一端设于所述栅控衬底上，另一端设于所述n型二维半导体上，与所述n型二维半导体的重叠部分形成p-n二维异质结；
源极金属电极，其设于所述n型二维半导体上，并与所述p-n二维异质结的一端之间存在第一间隔，用于输出信号；
漏极金属电极，其设于所述p型二维半导体上，并与所述p-n二维异质结的另一端之间存在第二间隔，用于输出信号；
顶部栅介质层，其两端分别设于所述源极金属电极和漏极金属电极上，所述顶部栅介质层的底部还设有两凸块，分别插入所述第一间隔和第二间隔；
顶部栅极，其设于所述顶部栅极上，为输入控制端。
在一些具体实施方式中，所述栅控衬底选自氮化硅/硅、氧化硅/硅、氧化铪/硅、氧化铝/硅中的任意一种。
在一些具体实施方式中，所述n型二维半导体为n型过渡金属硫族化合物；所述p型二维半导体选自二硒化钨或黑磷。
进一步优选，所述n型二维半导体为二硫化钼。
在一些具体实施方式中，源极金属电极选自铬、钛、金或铂中的任意一种或多种，所述漏极金属电极选自铬、钛、金或铂中的任意一种或多种。
在一些具体实施方式中，所述顶部栅介质层选自氧化铝、氧化铪、氧化锆或氮化硼中的任意一种，具有高介电常数性质。
在一些具体实施方式中，所述顶部栅极的金属电极选自为铬、钛、金或铂中的任意一种或多种。
本发明的技术方案之二为提供一种如上述技术方案之一所述的基于二维异质结的双栅调控可重构高斯晶体管的制备方法，包括如下步骤：
S1、在栅控衬底上制备n型二维半导体；
S2、在衬底上制备p型二维半导体，并利用聚合物转移所述p型二维半导体，使其一端位于所述n型二维半导体上，另一端位于S1步骤的所述栅控衬底上，形成p-n二维异质结；
S3、利用掩模层分别在S1步骤得到的所述n型二维半导体和S2步骤得到的p型二维半导体上定义出源极金属电极区和漏极金属电极区，并进行金属沉积，利用剥离工艺制备得到源极金属电极和漏极金属电极，使得所述源极金属电极与所述p-n二维异质结的一端之间存在第一间隔，所述漏极金属电极与所述p-n二维异质结的另一端之间存在第二间隔；
S4、在S3步骤的所述源极金属电极和漏极金属电极上沉积顶部栅介质层，所述顶部栅介质层的底部还分别沉积到所述第一间隔和第二间隔内；
S5、在S4步骤的所述顶部栅介质层上利用掩模层定义出顶部栅极区并进行金属沉积，利用剥离工艺制备出顶部栅极，从而得到基于二维异质结的双栅调控可重构高斯晶体管。
在一些具体实施方式中，于S1和S2步骤，所述n型二维半导体和p型二维半导体的制备工艺选自化学气相沉积、物理气相沉积、原子层沉积或机械剥离法中的任意一种；
于S2步骤，聚合物转移所述p型二维半导体的工艺为聚合物辅助的干法转移或聚合物辅助的湿法转移，所述聚合物选自聚二甲基矽氧烷、聚甲基丙烯酸甲酯、聚碳酸亚丙酯或聚乙烯醇中的任意一种。
于S2步骤，所述衬底选自氧化硅/硅、云母片、聚二甲基矽氧烷、聚甲基丙烯酸甲酯中任一种。
在一些具体实施方式中，于S3和S5步骤，所述掩模层为光刻胶或掩模版；
利用掩模层定义的工艺为利用电子束曝光或者光刻工艺，通过曝光、显影手段将掩模层进行图形化；
金属沉积的工艺选自热蒸镀、电子束蒸镀或磁控溅射中的任意一种。
在一些具体实施方式中，于S4步骤，沉积顶部栅介质层的工艺为选自原子层沉积、电子束沉积、磁控溅射、聚合物辅助的干法转移或聚合物辅助的湿法转移中的任意一种。
本发明采用n型二维半导体和p型二维半导体构成p-n二维异质结，利用栅极电压调控其费米能级，从而改变n型二维半导体和p型二维半导体的掺杂特性，形成具有反双极性载流子输运特性的可重构高斯晶体管。
与现有技术相比，本发明具有以下有益效果：
(1)本发明采用具有不同掺杂特性的n型和p型半导体材料构成p-n二维异质结，结合双栅结构，能够有效提升外加电场对器件电输运特性的调控效率，并能够克服单一输运特性材料在电路功能实现方面的局限性。
(2)本发明通过配置不同的双栅偏置电压大小和极性，器件的源极金属电极和漏极金属电极的电流可以作为输出信号实现一系列布尔逻辑运算功能，包括AND,OR,NAND,NOR,XOR和XNOR，可以作为一个多功能图像处理单元。与传统逻辑门电路相比，本发明提供的可重构高斯晶体管可以在单一器件中实现多种逻辑功能的自由切换，从而大幅减少电路晶体管数量及功耗、降低电路复杂度。本发明提供的双栅可重构高斯晶体管为从硬件层面实现可重构逻辑操作的有效方案，对并行计算架构提供了一种途径。
附图说明
图1是本发明基于二维异质结的双栅调控可重构高斯晶体管的结构示意图。
图2是本发明中器件的底栅调控高斯晶体管转移特性曲线。
图3是本发明中器件高斯输运特性实现的原理图。
图4是本发明中通过调控双栅电压的极性和大小实现的可重构高斯输运特性。
图5和图6是本发明中利用可重构高斯晶体管实现的多种布尔逻辑运算的自由切换。
图7是本发明基于二维异质结的双栅调控可重构高斯晶体管的制备流程图。
图中标记如下：
1001为栅控衬底，1002为n型二维半导体，2001为p型二维半导体，4001为源极金属电极，4002为漏极金属电极，5001为顶部栅介质层，5002为顶部栅极，VIN1为输入控制端，VIN2为输入控制端，GND为源端金属电极输出端，VDD为漏极金属电极输出端。
具体实施方式
下面结合附图和具体实施例对本发明进行详细说明。本实施例以本发明技术方案为前提进行实施，给出了详细的实施方式和具体的操作过程，但本发明的保护范围不限于下述的实施例。
以下各实施例和对比例中，如无特别说明的原料或处理技术，则表明其均为本领域的常规市售原料产品或常规处理技术。
实施例1：
本实施例提供了一种基于二维异质结的双栅调控可重构高斯晶体管及其制备方法。
如图7所示，为一种基于二维异质结的双栅调控可重构高斯晶体管的制备f方法，包括如下步骤：
(1)利用机械剥离法进行干点定点转移n型二维半导体1002(二硫化钼)至一栅控衬底1001(氮化硅/硅)上；
(2)利用机械剥离法进行干法定点转移p型二维半导体2001(黑磷)至聚二甲基矽氧烷衬底上；
(3)利用聚二甲基矽氧烷辅助干法转移p型二维半导体2001(黑磷)，将机械剥离在聚二甲基矽氧烷衬底上的p型二维半导体2001(黑磷)，利用自对准转移平台部分转移至n型二维半导体1002(二硫化钼)上，另外一部分位于栅控衬底1001(氮化硅/硅)上，重叠部分构筑成p-n二维异质结；
(3)选用聚甲基丙烯酸甲酯作为掩模层，选用电子束曝光工艺进行图形化以获得金属电极图案，选用电子束蒸镀沉积金属电极，并采用lift-off工艺剥离出金属电极，分别在n型二维半导体1002(二硫化钼)和p型二维半导体2001(黑磷)上制备得到源极金属电极4001和漏极金属电极4002，源极金属电极4001和漏极金属电极4002均为铬/金叠层，其中铬厚度为5纳米，金厚度为50纳米；且源极金属电极4001与p-n二维异质结的一端之间存在第一间隔，漏极金属电极4002与p-n二维异质结的一端之间存在第二间隔；
(4)利用聚二甲基矽氧烷辅助干法转移氮化硼样品，将机械剥离在聚二甲基矽氧烷衬底上的氮化硼样品，利用自对准转移平台转移至p-n二维异质结上表面，形成顶部栅介质层5001(氮化硼)；
(5)选用聚甲基丙烯酸甲酯作为掩模层，选用电子束曝光工艺进行图形化以获得金属电极图案，选用电子束蒸镀沉积金属，并采用lift-off工艺剥离出金属电极，在顶部栅介质层5001(氮化硼)上制备得到顶部栅极5002，顶部栅极5002为铬/金叠层，其中铬厚度为5纳米，金厚度为50纳米，最后得到基于二维异质结的双栅调控可重构高斯晶体管。
本实施例制备得到的基于二维异质结的双栅调控可重构高斯晶体管结构如图1所示，包括栅控衬底1001、n型二维半导体1002、p型二维半导体2001、源极金属电极4001、漏极金属电极4002、顶部栅介质层5001及顶部栅极5002。其中，n型二维半导体1002位于栅控衬底1001上，p型二维半导体2001一部分位于n型二维半导体1002上，重叠部分形成二维p-n异质结，另一部分位于栅控衬底1001上，源极金属电极4001位于n型二维半导体1002上，并与p型半导体2001之间存在第一间隔，漏极金属电极4002位于p型半导体2001上，并与p型半导体2001和n型二维半导体1002的连接处之间存在第二间隔，顶部栅介质层5001位于源极金属电极4001h和漏极金属电极4002上，其底部还插入第一间隔和第二间隔，分别与n型二维半导体1002、p型二维半导体2001接触，顶部栅极5002位于顶部栅介质层5001上。
其中，顶部栅极5002作为输入控制端VIN1，底部栅控衬底1001作为输入控制端VIN2，p型半导体2001和n型二维半导体1002形成的p-n二维异质结作为晶体管导电沟道，源极金属电极4001和漏极金属电极4002输出端GND、VDD的电流作为输出信号。
图2显示出器件的底栅调控高斯输运特性，可根据偏置电压大小和极性分为四个区域。
图3显示出施加不同底栅偏置电压时，p-n二维异质结区域的能带示意图。当施加较大负向偏压时，p型半导体中积累空穴，而n型半导体处于完全耗尽状态，使p-n二维异质结关断、输出低源漏电流，对应区域I。随着负向偏压减小，费米能级上移，n型半导体中电子浓度增长速率高于p型半导体中空穴耗尽速率，源极金属电极和漏极金属电极的电流显著提升，对应区域II。当负向偏压进一步减小时，n型半导体中电子积累速率降低，而p型半导体接近耗尽状态，空穴浓度急剧下降，源极金属电极和漏极金属电极的电流降低，对应区域III。当栅压切换为正向并进一步增大时，费米能级最终进入n型半导体导带并积累大量电子，此时，若p型半导体同时具备一定的双极性输运特性，则其中可积累少量电子，使整体源极金属电极和漏极金属电极的电流增大，对应区域IV。
图4显示出通过同时施加不同大小和极性的顶栅和底栅偏置电压，能够对器件的高斯输运特性进行有效调节。例如，当顶栅电压由负到正进行扫描时，增大负向底栅电压能够使高斯输运曲线整体右移，且电流峰值先增大后减小，说明双栅调控的高斯晶体管具有高可重构性，能够实现以源极金属电极和漏极金属电极的电流为输出信号的可切换逻辑状态。
图5和图6显示出通过选择输出电流的阈值可以定义输出信号的逻辑状态为“0”或“1”，即输出电流大于阈值时，逻辑状态为“1”，反之为“0”。同时，输入信号的逻辑状态可以通过相应栅极电压的大小进行定义，即对同一栅极而言，其电压绝对值较大时为“1”、较小时为“0”。通过同时施加不同配置的顶栅和底栅电压，可以实现逻辑状态“0”和“1”的切换。以图5中“AND”逻辑为例，阈值电流设定为70nA，当且仅当双栅输入电压均可定义为“1”时，电流超过阈值，实现逻辑状态“1”，满足“AND”逻辑真值配置。根据不同逻辑功能对应的真值配置对双栅电压进行选择，可以在单一器件中实现多种逻辑功能的切换。
本发明利用具有不同掺杂特性的n型和p型二维半导体材料构成二维异质结并结合双栅结构，能够有效提升外加电场对器件电输运特性的调控效率，可以通过改变双栅偏置电压的大小和极性对源极金属电极和漏极金属电极的电流进行有效调制，实现具有可重构特性的高斯晶体管。以源极金属电极和漏极金属电极的电流为输出信号，可重构高斯晶体管可以在单一器件中实现多种逻辑功能的自由切换，从而大幅减少电路晶体管数量及功耗、降低电路复杂度，在面向多功能计算应用场景中具有极大潜力。
上述的对实施例的描述是为便于该技术领域的普通技术人员能理解和使用发明。熟悉本领域技术的人员显然可以容易地对这些实施例做出各种修改，并把在此说明的一般原理应用到其他实施例中而不必经过创造性的劳动。因此，本发明不限于上述实施例，本领域技术人员根据本发明的揭示，不脱离本发明范畴所做出的改进和修改都应该在本发明的保护范围之内。
Claims (10)
1.一种基于二维异质结的双栅调控可重构高斯晶体管，其特征在于，包括：
栅控衬底(1001)，其位于底部，为输入控制端；
n型二维半导体(1002)，其设于所述栅控衬底(1001)上；
p型二维半导体(2001)，其一端设于所述栅控衬底(1001)上，另一端设于所述n型二维半导体(1002)上，与所述n型二维半导体(1002)的重叠部分形成p-n二维异质结；
源极金属电极(4001)，其设于所述n型二维半导体(1002)上，并与所述p-n二维异质结的一端之间存在第一间隔，用于输出信号；
漏极金属电极(4002)，其设于所述p型二维半导体(2001)上，并与所述p-n二维异质结的另一端之间存在第二间隔，用于输出信号；
顶部栅介质层(5001)，其两端分别设于所述源极金属电极(4001)和漏极金属电极(4002)上，所述顶部栅介质层(5001)的底部还设有两凸块，分别插入所述第一间隔和第二间隔；
顶部栅极(5002)，其设于所述顶部栅极(5002)上，为输入控制端。
2.根据权利要求1所述的一种基于二维异质结的双栅调控可重构高斯晶体管，其特征在于，所述栅控衬底(1001)选自氮化硅/硅、氧化硅/硅、氧化铪/硅、氧化铝/硅中的任意一种。
3.根据权利要求1所述的一种基于二维异质结的双栅调控可重构高斯晶体管，其特征在于，所述n型二维半导体(1002)为n型过渡金属硫族化合物；所述p型二维半导体(2001)选自二硒化钨或黑磷。
4.根据权利要求1所述的一种基于二维异质结的双栅调控可重构高斯晶体管，其特征在于，源极金属电极(4001)选自铬、钛、金或铂中的任意一种或多种，所述漏极金属电极(4002)选自铬、钛、金或铂中的任意一种或多种。
5.根据权利要求1所述的一种基于二维异质结的双栅调控可重构高斯晶体管，其特征在于，所述顶部栅介质层(5001)选自氧化铝、氧化铪、氧化锆或氮化硼中的任意一种。
6.根据权利要求1所述的一种基于二维异质结的双栅调控可重构高斯晶体管，其特征在于，所述顶部栅极(5002)的金属电极选自为铬、钛、金或铂中的任意一种或多种。
7.一种如权利要求1所述的一种基于二维异质结的双栅调控可重构高斯晶体管的制备方法，其特征在于，包括如下步骤：
S1、在栅控衬底(1001)上制备n型二维半导体(1002)；
S2、在衬底上制备p型二维半导体(2001)，并利用聚合物转移所述p型二维半导体(2001)，使其一端位于所述n型二维半导体(1002)上，另一端位于S1步骤的所述栅控衬底(1001)上，形成p-n二维异质结；
S3、利用掩模层分别在S1步骤得到的所述n型二维半导体(1002)和S2步骤得到的p型二维半导体(2001)上定义出源极金属电极区和漏极金属电极区，并进行金属沉积，利用剥离工艺制备得到源极金属电极(4001)和漏极金属电极(4002)，使得所述源极金属电极(4001)与所述p-n二维异质结的一端之间存在第一间隔，所述漏极金属电极(4002)与所述p-n二维异质结的另一端之间存在第二间隔；
S4、在S3步骤的所述源极金属电极(4001)和漏极金属电极(4002)上沉积顶部栅介质层(5001)，所述顶部栅介质层(5001)的底部还分别沉积到所述第一间隔和第二间隔内；
S5、在S4步骤的所述顶部栅介质层(5001)上利用掩模层定义出顶部栅极区并进行金属沉积，利用剥离工艺制备出顶部栅极(5002)，从而得到基于二维异质结的双栅调控可重构高斯晶体管。
8.根据权利要求7所述的制备方法，其特征在于，于S1和S2步骤，所述n型二维半导体(1002)和p型二维半导体(2001)的制备工艺选自化学气相沉积、物理气相沉积、原子层沉积或机械剥离法中的任意一种；
于S2步骤，聚合物转移所述p型二维半导体(2001)的工艺为聚合物辅助的干法转移或聚合物辅助的湿法转移，所述聚合物选自聚二甲基矽氧烷、聚甲基丙烯酸甲酯、聚碳酸亚丙酯或聚乙烯醇中的任意一种。
9.根据权利要求7所述的制备方法，其特征在于，于S3和S5步骤，所述掩模层为光刻胶或掩模版；
利用掩模层定义的工艺为利用电子束曝光或者光刻工艺，通过曝光、显影手段将掩模层进行图形化；
金属沉积的工艺选自热蒸镀、电子束蒸镀或磁控溅射中的任意一种。
10.根据权利要求7所述的制备方法，其特征在于，于S4步骤，沉积顶部栅介质层(5001)的工艺为选自原子层沉积、电子束沉积、磁控溅射、聚合物辅助的干法转移或聚合物辅助的湿法转移中的任意一种。
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