CN115863441A

CN115863441A - 基于二维材料的边缘接触晶体管及制备方法

Info

Publication number: CN115863441A
Application number: CN202211659843.3A
Authority: CN
Inventors: 包文中; 盛楚明; 朱宇轩; 董祥麒; 周鹏
Original assignee: Fudan University
Current assignee: Fudan University
Priority date: 2022-12-22
Filing date: 2022-12-22
Publication date: 2023-03-28

Abstract

本发明属于半导体器件技术领域，具体为基于二维材料的边缘接触晶体管及其制备方法。本发明晶体管，沟道层为二维材料，其边缘与源/漏电极接触；沟道层为一层，或者为多层，构成叠层纳米片晶体管；源极之间的连接、漏极之间的连接为刻蚀通孔后沉积连接金属；环栅连接为刻蚀通孔后钝化二维材料边缘再沉积连接金属，或使用高肖特基接触势垒金属进行连接。沟层为多层的晶体管，同层源/漏/顶栅电极由一步或分步掩模工艺制备。本发明提出的边缘接触工艺与3 nm以下先进制程兼容；结合二维材料有效抑制短沟道效应和叠层纳米片晶体管大电流，提出二维材料新型晶体管结构及其制备方法，拓展其在集成电路先进制程中的应用前景。

Description

基于二维材料的边缘接触晶体管及制备方法

技术领域

本发明属于半导体器件技术领域，具体涉及二维半导体材料的边缘晶体管及其制备方法。

背景技术

集成电路先进工艺制程已逐步接近3 nm工艺节点以下，器件结构也面临从14 nm工艺节点下的鳍型场效应晶体管（FinFET）演变至环栅场效应晶体管（GAAFET）或多桥沟道场效应晶体管（MBCFET）结构，新的结构拥有优化的开态电流与更强的栅控能力。然而，随器件物理尺寸的微缩，硅基材料面临的短沟道效应变得愈发严重。二维材料具有合适的带隙，其在短沟道尺寸下能有效降低短沟道效应（Short-Channel Effects）的影响，是硅基材料的有效替代或补充。然而，单层或十个原子层以内的二维材料的掺杂困难，同时二维材料与电极的顶部接触容易形成的范德瓦尔斯（vdW）间隙和金属诱导间隙态（MIGS），不利于电流流入。因此，一维边缘接触具有将接触长度缩小到20 nm的可能，与常用的顶部接触结构相比，在使用边缘接触的界面上的强轨道杂化允许肖特基势垒缩小，并促进载流子注入到每个二维材料沟道内，同时具有更好的叠层纳米片晶体管的工艺兼容性。

此外，对于二维材料如何与硅基晶体管先进工艺集成与兼容，一直是科研和产业界研究的主要方向，决定了二维材料晶体管的实用价值。同时，二维材料其固有属性也决定了与先进工艺集成与兼容过程中不可避免地产生工艺差异性。如何在避免性能劣化的条件下减化工艺步骤，也是当前研究的重心。

因此，期待可以有效基于二维材料的边缘接触晶体管及其制备方法，与先进工艺制程集成兼容，结合二维材料本征属性优势和先进制程晶体管结构的优势，拓展二维材料晶体管新型结构的应用前景。

发明内容

本发明的目的是提出基于二维材料的边缘接触晶体管及其制备方法，提出了新型晶体管结构及其制备方法，以拓展二维材料晶体管在集成电路先进工艺中的应用前景。

本发明提供的基于二维材料的边缘接触晶体管，其中，沟道层为二维材料，其边缘与源/漏电极接触；沟道层为一层，构成平面晶体管结构；沟道层也可以为多层（二层或二层以上），构成叠层纳米片晶体管；源极之间的连接、漏极之间的连接为刻蚀通孔后沉积连接金属；环栅连接为刻蚀通孔后钝化二维材料边缘再沉积连接金属，或使用高肖特基接触势垒金属进行连接。沟道层为多层时，也称该晶体管为基于二维材料的边缘接触叠层纳米片晶体管。

本发明提供的基于二维材料的边缘接触晶体管的制备方法，其中沟道层为一层，具体步骤如下：

（1）在衬底上转移或原位生长一层二维材料，作为沟道层；

（2）然后，通过掩膜工艺对所述源/漏电极区域进行定义，形成所述源/漏电极区域窗口，刻蚀掉所述源/漏电极区域内的二维材料；

（3）最后，沉积所述源/漏电极，定义晶体管沟道区域，形成基于二维材料的边缘接触晶体管结构。

本发明提供的基于二维材料的边缘接触晶体管的制备方法，其中沟道层为多层（即二层或二层以上），分为两种：（一）同层源/漏/顶栅电极采用一步掩模工艺制备，（二）同层源/漏/顶栅电极采用分步掩模工艺制备；其中：

（一）同层源/漏/顶栅电极采用一步掩模工艺制备，具体步骤如下：

（1.1）提供一衬底，制备埋栅电极；

（1.2）然后，沉积第一底栅介质，在其上转移或原位生长二维材料，所述二维材料作为第一沟道层材料，沉积第一顶栅介质；

（1.3）刻蚀掉掩模区域外的第一顶栅介质、二维材料和部分第一底栅介质，第一沟道层对应的源/漏/顶栅电极由一步掩模工艺制备，形成第一沟道层边缘接触晶体管结构；

（1.4）沉积第二底栅介质，在其上转移或原位生长二维材料，所述二维材料作为第二沟道层材料，沉积第二顶栅介质；

（1.5）第二沟道层对应的源/漏/顶栅电极由一步掩模工艺制备，形成第二沟道层边缘接触晶体管结构；

（1.6）重复步骤（1.4）和（1.5），重复次数为N（其中，N为自然数），具体为，沉积第N+2底栅介质，在其上转移或原位生长二维材料，所述二维材料作为第N+2沟道层材料，沉积第N+2顶栅介质；第N+2沟道层对应的源/漏/顶栅电极由一步掩模工艺制备，形成第N+2沟道层边缘接触晶体管结构；

（1.7）最后，源极之间的连接、漏极之间的连接为刻蚀通孔后沉积连接金属；环栅连接为刻蚀通孔后钝化二维材料边缘再沉积连接金属，或使用高肖特基接触势垒金属进行连接，获得基于二维材料的边缘接触叠层纳米片晶体管。

（二）同层源/漏/顶栅电极采用分步掩模工艺制备，具体步骤如下：

（2.1）提供一衬底，制备埋栅电极；

（2.2）然后，沉积第一底栅介质，在其上转移或原位生长二维材料，所述二维材料作为第一沟道层材料；

（2.3）形成所述源/漏电极区域窗口，刻蚀掉所述源/漏电极区域内的二维材料和部分第一底栅介质，制备第一沟道层对应的源/漏电极；沉积第一顶栅介质，制备第一沟道层对应的顶栅电极，形成第一沟道层边缘接触晶体管结构；

（2.4）沉积第二底栅介质，在其上转移或原位生长二维材料，所述二维材料作为第二沟道层材料；

（2.5）制备第二沟道层对应的源/漏电极，沉积第二顶栅介质，制备第二沟道层对应的顶栅电极，形成第二沟道层边缘接触晶体管结构；

（2.6）重复步骤（2.4）和（2.5），重复次数为N（其中，N为自然数），具体为，沉积第N+2底栅介质，在其上转移或原位生长二维材料，所述二维材料作为第N+2沟道层材料；制备第N+2沟道层对应的源/漏电极，沉积第N+2顶栅介质，制备第N+2沟道层对应的顶栅电极，形成第N+2沟道层边缘接触晶体管结构；

（2.7）最后，源极之间的连接、漏极之间的连接为刻蚀通孔后沉积连接金属；环栅连接为刻蚀通孔后钝化二维材料边缘再沉积连接金属，或使用高肖特基接触势垒金属进行连接，获得基于二维材料的边缘接触叠层纳米片晶体管。

可选地，所述衬底为本领域类常用衬底，包括但不限于硅片、硅/氧化硅、蓝宝石、聚酰亚胺、石英中的一种。

可选地，所述二维材料为载流子在两个方向上输运的材料，包括但不限于石墨烯、二维硅、二维碲、二维磷、过渡金属硫族化合物、过渡金属硒族化合物、二维金属氧化物的一种，所述二维材料的厚度范围为单个原子层至十个原子层；所述二维材料的转移为二维材料常用的转移方法，包括但不限于湿法转移、干法转移、大面积转移方法；所述原位生长包括但不限于化学气相沉积法、分子束外延法、原子层沉积法。

可选地，所述电极和所述连接金属为本领域常用电极材料，包括但不限于金、镍、钛、铬、铂、银、铋、锑、锡、铝、铜的一种或多种的组合，厚度为1 nm至1 μm之间，其沉积方法包括但不限于热蒸发、电子束蒸镀和磁控溅射。

可选地，所述栅介质为本领域常用介电材料，包括但不限于氧化铝、氧化硅、氧化铪、氧化锆、氧化钼、氮化铍、氮化硅、硅氧氮、铪锆氧中的一种或多种的组合，其厚度为0.5nm至1 μm之间，其沉积方法包括但不限于热蒸发、电子束蒸镀、磁控溅射、化学气相沉积和原子层沉积。

可选地，所述一步掩模工艺为所述源/漏/顶栅电极区域同时形成掩模窗口后直接沉积电极；所述分步掩模工艺区别于所述一步掩模工艺，先形成所述源/漏电极区域掩模窗口沉积源/漏电极，后沉积顶栅介质，再形成所述顶栅电极区域掩模窗口沉积顶栅电极。

可选地，所述刻蚀的方法包括但不限于感应耦合等离子体刻蚀、反应离子刻蚀的一种。

可选地，所述钝化为使二维材料边缘呈绝缘性的方法，包括但不限于氧气退火、氧气或臭氧等离子体处理二维材料边缘与环栅连接的区域。

可选地，所述高肖特基接触势垒金属包括与沟道材料形成肖特基接触的金属的一种，其厚度为1 nm至1 μm之间；对于n型材料作为沟道，高肖特基接触势垒金属包括但不限于本领域常见功函数相较n型材料功函数高、且差值较大的金属；对于p型材料作为沟道，高肖特基接触势垒金属包括但不限于本领域常见功函数相较p型材料功函数低、且差值较大的金属。

与现有技术相比，本发明的特点和优点在于：

通过使用二维材料有效抑制短沟道效应的本征属性特点，结合叠层纳米片晶体管优化开态电流、降低栅极漏电的优势，开发了新型晶体管结构及其制备方法。其中，二维材料与电极的一维边缘接触，可以将接触长度缩小到20 nm，其接触面积计算方式为沟道宽度乘以二维材料厚度（通常十个原子层小于10 nm），由此计算得到的接触面积极小；与常用的顶部接触结构相比，在使用边缘接触的界面上的强轨道杂化允许肖特基势垒缩小，并促进载流子注入到每个二维材料沟道内，同时具有更好的叠层纳米片晶体管的工艺兼容性，拓展二维材料晶体管新型结构的应用前景。

本发明同时具有文中附图和具体实施方式中所描述的其它特征和有益效果，这些特征和有益效果在并入本文中的附图和随后的具体实施方式中将是显而易见的，或者将在并入本文中的附图和随后的具体实施方式中进行详细陈述，这些附图和具体实施方式共同用于解释本发明的特定原理。

附图说明

图1为基于二维材料的边缘接触晶体管制备示意图。

图2为基于二维材料的边缘接触晶体管的转移特性曲线。

图3为一步掩模工艺的基于二维材料的边缘接触叠层纳米片晶体管的制备流程示意图。

图4为分步掩模工艺的基于二维材料的边缘接触叠层纳米片晶体管的制备流程示意图。

图中标号：1为衬底；2为二维材料；3为源/漏电极；4为栅介质；5为栅电极；6为源漏连接金属；7为环栅连接金属。

具体实施方式

下面结合实施例和附图对本发明做进一步详细描述。术语“上”、“中”、“下”和基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。本发明提供了优选的实施例，提供这些实施例是为了使本发明更加透彻和完整，并且能够将本发明的范围完整地传达给本领域的技术人员，然而应该理解，可以以各种形式实现本发明而不应被这里阐述的实施例所限制。

实施例1

基于二维材料的边缘接触晶体管的制备方法，如图1所示，包括以下步骤：

衬底1为p型重掺杂硅/280 nm氧化硅衬底，二维材料2为经化学气相沉积法原位生长单层二硫化钼；

然后，通过光刻工艺对源/漏电极区域进行定义，形成源/漏电极区域窗口，刻蚀掉源/漏电极区域内的单层二硫化钼和5 nm的氧化硅，刻蚀工艺采用反应离子刻蚀，刻蚀气体选择为 CF₄气体，刻蚀电源功率为300 W，刻蚀时间为60 s；

其次，源漏电极3为铟/金合金电极，在源/漏电极区域窗口形成的区域用电子束蒸镀直接沉积厚度分别为40 nm/100 nm的铟/金合金；采用光刻工艺定义晶体管沟道区域宽和长分别为30μm和10μm，刻蚀掉沟道以外的单层二硫化钼，刻蚀工艺采用反应离子刻蚀，刻蚀气体选择为 CF₄气体，刻蚀电源功率为300 W，刻蚀时间为30 s，形成基于单层二硫化钼的边缘接触背栅晶体管结构；

最后，栅介质4为氧化铪，采用原子层沉积工艺沉积，其厚度为20 nm；栅电极5为金，采用电子束蒸镀工艺沉积顶栅，其厚度为100 nm，形成如图1（2）所示的基于单层二硫化钼的边缘接触双栅晶体管结构。

实施例1制备的边缘接触晶体管的器件转移特性曲线测试由安捷伦半导体参数测试仪B1500A提供，测试条件为V_ds= 1 V，背栅电压和顶栅电压测试范围分别为[-60 V,60V]和[-3 V，3 V]。

图2分别为十个器件对应基于二维材料的边缘接触背栅晶体管和顶栅晶体管的转移特性曲线。如图2（1）所示，基于二维材料的边缘接触背栅晶体管开态电流最高可达0.4μA，关态电流最低至0.4 pA，开关比最高约为5×10⁵ ，平均开启电压约为-38 V；如图2（2）所示，顶栅晶体管开态电流最高可达5μA，关态电流最低至0.5 pA，开关比最高约为6×10⁶，平均开启电压约为-2 V。

为实现叠层纳米片晶体管的制备，获得具有良好晶体管特性的边缘接触晶体管是先决条件。如图2所示，由实施例1的测试后整理得到的统计学数据展示出优异的边缘接触晶体管性能和可重复性。

实施例2

一步掩模工艺基于二维材料的边缘接触叠层纳米片晶体管及制备方法，如图3所示，对应（1）-（8）的八个关键流程示意图，按图中序号和箭头指示方向执行，每一流程示意图上下部分分别表示为器件的主视图和俯视图，其中衬底1为硅/氧化硅衬底，二维材料2为单层二硫化钼，源/漏电极3为铟金合金，栅介质4为氧化铪，在本实施例中因使用一步掩模工艺致使栅电极5和源漏电极3组分相同，源漏连接金属6为金，环栅连接金属7为铂；具体步骤为：

（1）衬底为高阻硅/200 nm氧化硅；制备埋栅电极，采用光刻工艺图形化埋栅区域后，用反应离子刻蚀工艺刻蚀出30 nm深的沟槽，用电子束蒸镀在沟槽中沉积金30 nm；采用原子层沉积工艺沉积第一底栅介质氧化铪20 nm，在其上用大面积湿法转移经化学气相沉积法生长的单层二硫化钼作为第一沟道层材料；采用原子层沉积工艺沉积第一顶栅介质氧化铪20 nm，整体结构示意图如图3（1）所示；

（2）通过光刻胶掩模进行保护，经感应耦合等离子体刻蚀工艺刻蚀保护区域外的第一顶栅介质、单层二硫化钼和9 nm的第一底栅介质，整体结构示意图如图3（2）所示；

（3）采用光刻工艺同时定义出第一源/漏/顶栅电极区域，形成光刻胶窗口，在窗口中用电子束蒸镀同时沉积第一源/漏电极和第一顶栅电极铟金合金20 nm，形成第一沟道层边缘接触晶体管结构，整体结构示意图如图3（3）所示；

（4）采用原子层沉积工艺沉积第二底栅介质氧化铪20 nm，在其上湿法转移经机械剥离的单层二硫化钼作为第二沟道层材料，整体结构示意图如图3（4）所示；

（5）采用原子层沉积工艺沉积第二顶栅介质氧化铪20 nm，整体结构示意图如图3（5）所示；

（6）采用光刻工艺同时定义出第二源/漏/顶栅电极区域，形成光刻胶窗口，在窗口中用电子束蒸镀同时沉积第二源/漏电极和第二顶栅电极铟金合金20 nm，形成第二沟道层边缘接触晶体管结构，整体结构示意图如图3（6）所示；

（7）采用光刻工艺定义源漏连接金属区域，形成光刻胶窗口，先经感应耦合等离子体刻蚀工艺形成通孔，再在通孔内用电子束蒸镀直接沉积源漏连接金属金，厚度为70 nm，实现源极之间的连接和漏极之间的连接，整体结构示意图如图3（7）所示；

（8）采用光刻工艺定义环栅连接金属区域，形成光刻胶窗口，先经感应耦合等离子体刻蚀工艺形成通孔，对裸露的沟道边缘进行氧气等离子体处理，再在通孔内用电子束蒸镀直接沉积环栅连接金属铂，厚度为150 nm，实现环栅连接，整体结构示意图如图3（8）所示。

实施例2展示了本发明经一步掩模工艺制备的基于二维材料的边缘接触叠层纳米片晶体管及制备方法，具体为第一沟道层为n型单层二硫化钼沟道，第二沟道层为n型单层二硫化钼沟道，构成基于单层二硫化钼的边缘接触双层纳米片晶体管。

实施例3

分步掩模工艺基于二维材料的边缘接触叠层纳米片晶体管及制备方法，如图4所示，对应对应（1）-（10）的十个关键流程示意图，按图中序号和箭头指示方向执行，每一流程示意图上下部分分别表示为器件的主视图和俯视图，其中衬底1为硅/氧化硅衬底，二维材料2为单层二硫化钼，源/漏电极3为铟金合金，栅介质4为氧化铪，栅电极5为金，源漏连接金属6为金，环栅连接金属7为金；具体步骤为：

（1）衬底为高阻硅/200 nm氧化硅；制备埋栅电极，采用光刻工艺图形化埋栅区域后，用反应离子刻蚀工艺刻蚀出30 nm深的沟槽，用电子束蒸镀在沟槽中沉积金30 nm；采用原子层沉积工艺沉积第一底栅介质氧化铪20 nm，在其上用大面积湿法转移经化学气相沉积法生长的单层二硫化钼作为第一沟道层材料，整体结构示意图如图4（1）所示；

（2）采用光刻工艺定义出第一源/漏电极区域，形成光刻胶窗口，先经感应耦合等离子体刻蚀工艺刻蚀窗口中的单层二硫化钼和9 nm的第一底栅介质，后在光刻胶窗口中用电子束蒸镀直接沉积第一源/漏电极铟金合金20 nm，整体结构示意图如图4（2）所示；

（3）采用原子层沉积工艺沉积第一顶栅介质氧化铪20 nm，如图4（3）所示；

（4）采用光刻工艺定义出第一顶栅电极区域，形成光刻胶窗口，用电子束蒸镀沉积第一顶栅电极金20 nm，形成第一沟道层边缘接触晶体管结构，整体结构示意图如图4（4）所示；

（5）采用原子层沉积工艺沉积第二底栅介质氧化铪20 nm，在其上用大面积湿法转移经化学气相沉积法生长的单层二硫化钼作为第二沟道层材料，整体结构示意图如图4（5）所示；

（6）用光刻工艺定义第二源/漏电极区域，形成光刻胶窗口，在光刻胶窗口中用电子束蒸镀直接沉积第二源/漏电极铟金合金20 nm，整体结构示意图如图4（6）所示；

（7）采用原子层沉积工艺沉积第二顶栅介质氧化铪20 nm，整体结构示意图如图4（7）所示；

（8）采用光刻工艺定义出第二顶栅电极区域，形成光刻胶窗口，用电子束蒸镀沉积第二顶栅电极金20 nm，形成第二沟道层边缘接触晶体管结构，整体结构示意图如图4（8）所示；

（9）用光刻工艺定义源漏连接金属区域，形成光刻胶窗口，先经感应耦合等离子体刻蚀形成通孔，再在通孔内用电子束蒸镀直接沉积源漏连接金属金，厚度为70 nm，实现源极之间的连接和漏极之间的连接，整体结构示意图如图4（9）所示；

（10）用光刻工艺定义环栅连接金属区域，形成光刻胶窗口，先经感应耦合等离子体刻蚀形成通孔，对裸露的沟道边缘进行氧气等离子体处理，再在通孔内用电子束蒸镀直接沉积环栅连接金属铂，厚度为150 nm，实现环栅连接，整体结构示意图如图4（10）所示。

实施例3展示了本发明经分步掩模工艺制备的基于二维材料的边缘接触叠层纳米片晶体管及制备方法，具体为第一沟道层为n型单层二硫化钼沟道，第二沟道层为n型单层二硫化钼沟道，构成基于单层二硫化钼的边缘接触双层纳米片晶体管。

实施例1、实施例2和实施例3的联系与区别在于：实施例1为实施例2和实施例3所涉及的晶体管新型结构设计及制备方法的可行性基础；实施例2和实施例3的主要区别在于分别采用了一步掩模工艺和分步掩模工艺。

以上描述了本发明的具体实施方式，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。

Claims

1.一种基于二维材料的边缘接触晶体管，其特征在于，其中，沟道层为二维材料，其边缘与源/漏电极接触；沟道层为一层，构成平面晶体管；或者沟道层为多层，构成叠层纳米片晶体管；源极之间的连接、漏极之间的连接为刻蚀通孔后沉积连接金属；环栅连接为刻蚀通孔后钝化二维材料边缘再沉积连接金属，或使用高肖特基接触势垒金属进行连接。

2.一种如权利要求1所述基于二维材料的边缘接触晶体管的制备方法，其中：

沟道层为一层，制备具体步骤如下：

（1）在衬底上转移或原位生长一层二维材料，作为沟道层；

（3）最后，沉积所述源/漏电极，定义晶体管沟道区域，形成基于二维材料的边缘接触晶体管结构；

沟道层为多层，分为两种：（一）同层源/漏/顶栅电极采用一步掩模工艺制备，（二）同层源/漏/顶栅电极采用分步掩模工艺制备；其中：

（一）同层源/漏/顶栅电极制备采用一步掩模工艺，制备具体步骤如下：

（1.1）提供一衬底，制备埋栅电极；

（1.6）重复步骤（1.4）和（1.5），重复次数为N，具体为，沉积第N+2底栅介质，在其上转移或原位生长二维材料，所述二维材料作为第N+2沟道层材料，沉积第N+2顶栅介质；第N+2沟道层对应的源/漏/顶栅电极由一步掩模工艺制备，形成第N+2沟道层边缘接触晶体管结构；

（1.7）最后，源极之间的连接、漏极之间的连接为刻蚀通孔后沉积连接金属；环栅连接为刻蚀通孔后钝化二维材料边缘再沉积连接金属，或使用高肖特基接触势垒金属进行连接，获得基于二维材料的边缘接触叠层纳米片晶体管；

（二）同层源/漏/顶栅电极的制备采用分步掩模工艺，制备的具体步骤如下：

（2.1）提供一衬底，制备埋栅电极；

（2.6）重复步骤（2.4）和（2.5），重复次数为N，具体为，沉积第N+2底栅介质，在其上转移或原位生长二维材料，所述二维材料作为第N+2沟道层材料；制备第N+2沟道层对应的源/漏电极，沉积第N+2顶栅介质，制备第N+2沟道层对应的顶栅电极，形成第N+2沟道层边缘接触晶体管结构；

3.根据权利要求2所述的制备方法，其特征在于，所述衬底为选自硅片、硅/氧化硅、蓝宝石、聚酰亚胺、石英中的一种。

4.根据权利要求2所述的制备方法，其特征在于，所述二维材料为载流子在两个方向上输运的材料，选自石墨烯、二维硅、二维碲、二维磷、过渡金属硫族化合物、过渡金属硒族化合物、二维金属氧化物的一种；所述二维材料的厚度范围为单个原子层至十个原子层；所述二维材料的转移采用湿法转移、干法转移或大面积转移；所述原位生长采用化学气相沉积法、分子束外延法或原子层沉积法。

5. 根据权利要求2所述的制备方法，其特征在于，所述电极和所述连接金属为金、镍、钛、铬、铂、银、铋、锑、锡、铝、铜的一种或多种的组合，厚度为1 nm至1 μm之间，其沉积方法采用热蒸发、电子束蒸镀或磁控溅射。

6. 根据权利要求2所述的制备方法，其特征在于，所述栅介质选自氧化铝、氧化硅、氧化铪、氧化锆、氧化钼、氮化铍、氮化硅、硅氧氮、铪锆氧中的一种或多种的组合，其厚度为0.5 nm至1 μm之间，其沉积方法采用热蒸发、电子束蒸镀、磁控溅射、化学气相沉积或原子层沉积。

7.根据权利要求2所述的制备方法，其特征在于，所述一步掩模工艺为所述源/漏/顶栅电极区域同时形成掩模窗口后直接沉积电极；所述分步掩模工艺，是先形成所述源/漏电极区域掩模窗口沉积源/漏电极，后沉积顶栅介质，再形成所述顶栅电极区域掩模窗口沉积顶栅电极。

8.根据权利要求2所述的制备方法，其特征在于，所述刻蚀的方法采用感应耦合等离子体刻蚀、反应离子刻蚀的一种。

9.根据权利要求2所述的制备方法，其特征在于，所述钝化是使二维材料边缘呈绝缘性，具体采用氧气退火、氧气或臭氧等离子体处理二维材料边缘与环栅连接的区域。

10. 根据权利要求2所述的制备方法，其特征在于，所述高肖特基接触势垒金属包括与沟道材料形成肖特基接触的金属的一种，其厚度为1 nm至1 μm之间。