JPH06101562B2 - 第２制御電極を有する高圧薄膜トランジスタ - Google Patents
第２制御電極を有する高圧薄膜トランジスタInfo
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、性能の安定性を高めるため第２制御電極を設
けた非晶質シリコン高圧薄膜トランジスタに関するもの
である。
けた非晶質シリコン高圧薄膜トランジスタに関するもの
である。
従来の技術 現在、電子工学は結晶シリコンに非常に大きく依存して
おり、GaAsなどの化合物半導体は小型であるが、オプト
エレクトロニクスや高速処理の分野で重要な地位を占め
ている。非晶質シリコンデバイスの構造は、1979年にLe
Comber et alが発表した非晶質シリコン電界トランジス
タに関する最初のリポート（Electonic Letters 15,175
〔1979年〕）以来、性能および安定性の面で急速な進歩
を遂げた。非晶質シリコン技術は、最初は光電池におい
て、最近では、平面液晶ディスプレイ、固体撮像素子、
電子複写機、プリンタ、スキャナに使用される大面積集
積回路において、大面積薄膜を利用する最も重要な候補
となった。この半導体材料は、グロー放電製造工程にお
ける蒸着温度が低く、ガラスなどの安価な基板材料を使
用することができるので、理論上、大面積アレイ（12×
12インチ以上）に適している。
おり、GaAsなどの化合物半導体は小型であるが、オプト
エレクトロニクスや高速処理の分野で重要な地位を占め
ている。非晶質シリコンデバイスの構造は、1979年にLe
Comber et alが発表した非晶質シリコン電界トランジス
タに関する最初のリポート（Electonic Letters 15,175
〔1979年〕）以来、性能および安定性の面で急速な進歩
を遂げた。非晶質シリコン技術は、最初は光電池におい
て、最近では、平面液晶ディスプレイ、固体撮像素子、
電子複写機、プリンタ、スキャナに使用される大面積集
積回路において、大面積薄膜を利用する最も重要な候補
となった。この半導体材料は、グロー放電製造工程にお
ける蒸着温度が低く、ガラスなどの安価な基板材料を使
用することができるので、理論上、大面積アレイ（12×
12インチ以上）に適している。
結晶シリコンデバイスと非晶質シリコンデバイスとの主
な相違点は、比較的大きな密度の局所集中状態が関係し
ている後者の電子帯移動度が、かなり低いことである
（≦20cm2/Vs）。この結果、非晶質シリコンデバイスは
単結晶デバイスよりもスイッチング時間が遅い。しか
し、印刷などの多くの大面積アプリケーションにおいて
は、多数の演算を並列に実行することができるので、シ
ステム全体の速度は非常に大きい。また、非晶質シリコ
ンは、有効エネルギーギャップが広く、光導電率が非常
に大きく、かつ光感度が高いので、特に可視範囲でオプ
トエレクトロニクスに使用するのに適している。
な相違点は、比較的大きな密度の局所集中状態が関係し
ている後者の電子帯移動度が、かなり低いことである
（≦20cm2/Vs）。この結果、非晶質シリコンデバイスは
単結晶デバイスよりもスイッチング時間が遅い。しか
し、印刷などの多くの大面積アプリケーションにおいて
は、多数の演算を並列に実行することができるので、シ
ステム全体の速度は非常に大きい。また、非晶質シリコ
ンは、有効エネルギーギャップが広く、光導電率が非常
に大きく、かつ光感度が高いので、特に可視範囲でオプ
トエレクトロニクスに使用するのに適している。
本出願と同じ譲渡者へ譲渡された米国特許第4,752,814
号（発明の名称、高圧薄膜トランジスタ）は、500ボル
ト以上で動作可能なa-Si:Hトランジスタデバイスを開示
している。動作中、低電圧のゲート信号で数百ボルトの
スイッチング動作を行うことができる。この高圧薄膜ト
ランジスタの作り方は、低圧非晶質シリコン薄膜トラン
ジスタと矛盾しない。この従来の高圧薄膜トランジスタ
の構造を第１図に示す。また、その当初のIDS・VDS特性
の典型例を第３図の曲線Ａで示す。しかし、この非晶質
シリコントランジスタは、第３図の曲線Ｂで示すよう
に、ストレスを受けると、その特性がシフトすることが
あるので、一定の動作条件のもとでは安定ではない。静
電ストレスの印加は、印加電圧の履歴に応じて瞬時に起
きるであろう。図示したより高いVDS値へのシフトは、
回路に使用した場合、高圧薄膜トランジスタの性能を低
下させることがあるので望ましくない。このシフトを記
述するために、パラメータVXが定義された。このパラメ
ータは、第３図のIDS・VDS曲線の変曲点の接線とＸ軸と
の交点を表す。
号（発明の名称、高圧薄膜トランジスタ）は、500ボル
ト以上で動作可能なa-Si:Hトランジスタデバイスを開示
している。動作中、低電圧のゲート信号で数百ボルトの
スイッチング動作を行うことができる。この高圧薄膜ト
ランジスタの作り方は、低圧非晶質シリコン薄膜トラン
ジスタと矛盾しない。この従来の高圧薄膜トランジスタ
の構造を第１図に示す。また、その当初のIDS・VDS特性
の典型例を第３図の曲線Ａで示す。しかし、この非晶質
シリコントランジスタは、第３図の曲線Ｂで示すよう
に、ストレスを受けると、その特性がシフトすることが
あるので、一定の動作条件のもとでは安定ではない。静
電ストレスの印加は、印加電圧の履歴に応じて瞬時に起
きるであろう。図示したより高いVDS値へのシフトは、
回路に使用した場合、高圧薄膜トランジスタの性能を低
下させることがあるので望ましくない。このシフトを記
述するために、パラメータVXが定義された。このパラメ
ータは、第３図のIDS・VDS曲線の変曲点の接線とＸ軸と
の交点を表す。
発明が解決しようとする課題 本発明の主目的は、非晶質シリコン高圧薄膜トランジス
タが、その静電ストレスの履歴に関係なく、より一様な
動作特性を持つように、VXシフトを大幅に減少させるこ
とである。
タが、その静電ストレスの履歴に関係なく、より一様な
動作特性を持つように、VXシフトを大幅に減少させるこ
とである。
課題を解決するための手段 本発明は、非晶質半導体電荷移送層、前記電荷移送層に
隣接して横方向に間隔をおいて配置されたソース電極と
ドレイン電極、前記ドレイン電極に高電位を印加する手
段、前記電荷移送層に隣接して配置されたソース誘電体
層、前記ドレイン電極から横方向に離して配置され、一
方の縁がソース電極と重なり他方の縁がドレイン電極に
向かって伸びている第１制御電極、およびデバイスをオ
ンおよびオフにするため時間で変わるやり方で電位を第
１制御電極に印加する手段から成る高圧薄膜トランジス
タを提供するものである。本発明の改良点は、第１制御
電極と同じ面上にあって、ゲート誘電体層によって電荷
移送層から隔離され、第１制御電極およびドレイン電極
から横方向に間隔をおいて配置された第２制御電極と、
第１制御電極に前記電位が印加されないとき、前記他方
の縁の近くの電荷移送層の中に欠陥が生じるのを防止す
るため第２制御電極に電位を印加する手段を追加したこ
とである。
隣接して横方向に間隔をおいて配置されたソース電極と
ドレイン電極、前記ドレイン電極に高電位を印加する手
段、前記電荷移送層に隣接して配置されたソース誘電体
層、前記ドレイン電極から横方向に離して配置され、一
方の縁がソース電極と重なり他方の縁がドレイン電極に
向かって伸びている第１制御電極、およびデバイスをオ
ンおよびオフにするため時間で変わるやり方で電位を第
１制御電極に印加する手段から成る高圧薄膜トランジス
タを提供するものである。本発明の改良点は、第１制御
電極と同じ面上にあって、ゲート誘電体層によって電荷
移送層から隔離され、第１制御電極およびドレイン電極
から横方向に間隔をおいて配置された第２制御電極と、
第１制御電極に前記電位が印加されないとき、前記他方
の縁の近くの電荷移送層の中に欠陥が生じるのを防止す
るため第２制御電極に電位を印加する手段を追加したこ
とである。
かかる本発明の高圧薄膜トランジスタは、特願平２−15
1459号（特開平３−25980号参照）の高電圧用薄膜トラ
ンジスタについても改良したもので、その第２ゲート電
極に代えて、本発明では、第１制御電極に同じ面上に第
２制御電極を形成し、これにより、両制御電極を１つの
マスクステップで形成するのを可能にする。
1459号（特開平３−25980号参照）の高電圧用薄膜トラ
ンジスタについても改良したもので、その第２ゲート電
極に代えて、本発明では、第１制御電極に同じ面上に第
２制御電極を形成し、これにより、両制御電極を１つの
マスクステップで形成するのを可能にする。
実施例 第１図に示した非晶質シリコン高圧薄膜トランジスタ10
は基板（図示せず）の上に支持されている。基板は大面
積形式で容易に入手することができ、250℃程度の素子
製造温度に適合するガラス板または他の材料のシートで
もよい。製造するときには、基板の上にクロム層を蒸着
し、パターニングを行い、エッチングしてゲート電極12
を作る。次に窒化シリコンのゲート誘電体層14を堆積さ
せ、続いて真性または薄くドープした非晶質シリコンの
電荷移送層16をプラズマエンハンスドCVD法で堆積させ
る。この非晶質シリコン層16の上に窒化層18を堆積さ
せ、続いてパターニングを行い、エッチングして開孔を
形成する。次に、堆積させた燐ドープ（ｎ型）非晶質シ
リコン層をエッチングしてソース電極20とドレイン電極
22を作る。ｎ型電極の上に重ねたクロム接点は示してな
い。上記の材料は実例として挙げたものに過ぎない。
は基板（図示せず）の上に支持されている。基板は大面
積形式で容易に入手することができ、250℃程度の素子
製造温度に適合するガラス板または他の材料のシートで
もよい。製造するときには、基板の上にクロム層を蒸着
し、パターニングを行い、エッチングしてゲート電極12
を作る。次に窒化シリコンのゲート誘電体層14を堆積さ
せ、続いて真性または薄くドープした非晶質シリコンの
電荷移送層16をプラズマエンハンスドCVD法で堆積させ
る。この非晶質シリコン層16の上に窒化層18を堆積さ
せ、続いてパターニングを行い、エッチングして開孔を
形成する。次に、堆積させた燐ドープ（ｎ型）非晶質シ
リコン層をエッチングしてソース電極20とドレイン電極
22を作る。ｎ型電極の上に重ねたクロム接点は示してな
い。上記の材料は実例として挙げたものに過ぎない。
電荷移送層を通る電流は、ドレイン電極22から横方向に
ずれた位置にあるゲート電極12によって制御される。電
荷移送層16の残りの部分は長さL2の不感（非ゲート制
御）領域である。トランジスタがオフ状態の場合、ゲー
ト電極12に０ボルトのバイアスを印加すると、ゲート電
極によってソース電極がドレイン電位からシールドされ
るので、不感領域において降下する数百ボルトの高いド
レイン電圧にもかかわらず、ソース電極とドレイン電極
の間には電流が流れない。オン状態の場合、ゲート電極
に５〜20ボルトの電位が印加されると、電荷移送層とゲ
ート誘電体層の境界面の近くに長さL1の高導電性蓄積チ
ャンネル24が誘起され、ドレイン電界によって蓄積チャ
ンネル24から不感領域を通してドレイン電極へ電荷キャ
リアが引っ張られる。厚さ約500Åの非晶質シリコン層
の蓄積チャンネルは非常に薄いので、電流の大部分は、
ゲート誘電体層との約30Åの境界内に制限される。電流
がいったん不感領域に入ると、厚い電荷移送層を通って
流れるように拡散する。不感領域における電流は空間電
荷によって制限され、その値はほぼV4/L2 7に比例する
（すなわち、電圧の４乗に比例し、不感領域の長さの７
乗に逆比例する）。
ずれた位置にあるゲート電極12によって制御される。電
荷移送層16の残りの部分は長さL2の不感（非ゲート制
御）領域である。トランジスタがオフ状態の場合、ゲー
ト電極12に０ボルトのバイアスを印加すると、ゲート電
極によってソース電極がドレイン電位からシールドされ
るので、不感領域において降下する数百ボルトの高いド
レイン電圧にもかかわらず、ソース電極とドレイン電極
の間には電流が流れない。オン状態の場合、ゲート電極
に５〜20ボルトの電位が印加されると、電荷移送層とゲ
ート誘電体層の境界面の近くに長さL1の高導電性蓄積チ
ャンネル24が誘起され、ドレイン電界によって蓄積チャ
ンネル24から不感領域を通してドレイン電極へ電荷キャ
リアが引っ張られる。厚さ約500Åの非晶質シリコン層
の蓄積チャンネルは非常に薄いので、電流の大部分は、
ゲート誘電体層との約30Åの境界内に制限される。電流
がいったん不感領域に入ると、厚い電荷移送層を通って
流れるように拡散する。不感領域における電流は空間電
荷によって制限され、その値はほぼV4/L2 7に比例する
（すなわち、電圧の４乗に比例し、不感領域の長さの７
乗に逆比例する）。
第３図に示した従来のデバイスのIDS・VDS特性曲線Ａ
は、はっきり区別される２つの領域から成るとみなすこ
とができる。ドレイン電圧VDSがより低いとき、ソース
ドレイン電流IDSは、最初に急上昇した後、変曲点で上
昇率が減少する空間電荷制限電流を表す正の曲率領域
と、電流の頭下げと横ばいを含む飽和領域を呈する。デ
バイスを通る電子の流れの物理的過程は以下の通りであ
る。すなわち、オン状態では、蓄積されたチャンネルに
より、ドレイン電圧が増大すると、水平電界が強められ
て蓄積領域から不感領域L2へ次第により多くの電流が引
き込まれる。この状態は、ゲート領域と不感領域間の境
界の電流が、蓄積チャンネルから不感領域への電荷の注
入を制限して、ゲート領域内の電流を飽和させるある値
に達するまで続く。
は、はっきり区別される２つの領域から成るとみなすこ
とができる。ドレイン電圧VDSがより低いとき、ソース
ドレイン電流IDSは、最初に急上昇した後、変曲点で上
昇率が減少する空間電荷制限電流を表す正の曲率領域
と、電流の頭下げと横ばいを含む飽和領域を呈する。デ
バイスを通る電子の流れの物理的過程は以下の通りであ
る。すなわち、オン状態では、蓄積されたチャンネルに
より、ドレイン電圧が増大すると、水平電界が強められ
て蓄積領域から不感領域L2へ次第により多くの電流が引
き込まれる。この状態は、ゲート領域と不感領域間の境
界の電流が、蓄積チャンネルから不感領域への電荷の注
入を制限して、ゲート領域内の電流を飽和させるある値
に達するまで続く。
望ましいトランジスタは低いVONを有しているが、しき
い値以下のゲート電極と高いドレイン電位による静電ス
トレスが、第３図の曲線Ｂのように、特性曲線を右へシ
フトさせるので、VONが高くなる。この効果は、VXの差
（VX2−VX1）が曲線のシフトの範囲を表すので、VXシフ
トと呼ばれる。本発明は、この状況を改善することによ
り、トランジスタのVONを低くし、トランジスタの安定
化を図るものである。
い値以下のゲート電極と高いドレイン電位による静電ス
トレスが、第３図の曲線Ｂのように、特性曲線を右へシ
フトさせるので、VONが高くなる。この効果は、VXの差
（VX2−VX1）が曲線のシフトの範囲を表すので、VXシフ
トと呼ばれる。本発明は、この状況を改善することによ
り、トランジスタのVONを低くし、トランジスタの安定
化を図るものである。
以下の仮説で、VXシフト現象を明らかにし、この問題の
解決策を提案する。第１図のタイプの高圧トランジスタ
がオフ状態の場合、すなわちドレイン電極に高圧を印加
し、ゲートを０ボルトのソース電位に保持すると、厳し
い静電ストレス状態が生じる。電子は非晶質シリコン電
荷移送層の不感領域L2に流入することができなく、大き
なドレイン電界によってその領域内の自由電子が流れ出
る結果、キャリアの厳しい枯渇が生じる。この静電スト
レスによって電子が枯渇すると、非晶質シリコン層のフ
ェルミレベルが価電子帯へ引き下げられる。通常の動作
温度では、非晶質シリコンは平衡する、すなわちその電
子構造はそのフェルミレベル位置の変化に対応するの
で、物質は新しい欠陥すなわちトラップを発生し、フェ
ルミレベルを中間ギャップまで戻す。平衡した非晶質シ
リコン材料内の局所集中状態の分布および密度はフェル
ミレベルと熱エネルギーによって決まり、重要な効果を
もたらす。多くの電子を一杯に保持した多数のトラップ
は、材料を通って電子が移動するのを妨げる。デバイス
をオン状態に切り換えてストレス状態が取り除かれた後
でも、この余分の欠陥は、一定のトレイン電位において
電流出力を減少させるので、電荷キャリアを不感領域へ
動かすためドレイン電界を強める必要がある。平衡現象
に基づいて予想されるIDS・VDS曲線のこのシフト（VXシ
フト）は、非晶質シリコンにおいて起こるが、電子構造
が温度およびヘルミレベル位置によって大きく変化しな
い結晶シリコンにおいては起こらないことに留意された
い。
解決策を提案する。第１図のタイプの高圧トランジスタ
がオフ状態の場合、すなわちドレイン電極に高圧を印加
し、ゲートを０ボルトのソース電位に保持すると、厳し
い静電ストレス状態が生じる。電子は非晶質シリコン電
荷移送層の不感領域L2に流入することができなく、大き
なドレイン電界によってその領域内の自由電子が流れ出
る結果、キャリアの厳しい枯渇が生じる。この静電スト
レスによって電子が枯渇すると、非晶質シリコン層のフ
ェルミレベルが価電子帯へ引き下げられる。通常の動作
温度では、非晶質シリコンは平衡する、すなわちその電
子構造はそのフェルミレベル位置の変化に対応するの
で、物質は新しい欠陥すなわちトラップを発生し、フェ
ルミレベルを中間ギャップまで戻す。平衡した非晶質シ
リコン材料内の局所集中状態の分布および密度はフェル
ミレベルと熱エネルギーによって決まり、重要な効果を
もたらす。多くの電子を一杯に保持した多数のトラップ
は、材料を通って電子が移動するのを妨げる。デバイス
をオン状態に切り換えてストレス状態が取り除かれた後
でも、この余分の欠陥は、一定のトレイン電位において
電流出力を減少させるので、電荷キャリアを不感領域へ
動かすためドレイン電界を強める必要がある。平衡現象
に基づいて予想されるIDS・VDS曲線のこのシフト（VXシ
フト）は、非晶質シリコンにおいて起こるが、電子構造
が温度およびヘルミレベル位置によって大きく変化しな
い結晶シリコンにおいては起こらないことに留意された
い。
トランジスタがオフ状態の場合、非晶質シリコン層は横
方向ドレイン電界によって枯渇する。それに加えて、誘
電体層14との境界面に近い、非晶質シリコン層のゲート
制御領域と不感領域の間の遷移領域ｘには、第１ゲート
電極上の０ボルトと０＋ボルト（たぶん、10〜20ボル
ト）の差によって誘起された垂直電界によって生じた横
方向ドレイン電界が存在するので、さらに枯渇が生じる
であろう。したがって、電荷が不感領域に注入するのを
妨げる障壁電位が生じている遷移領域ｘには、大量の局
所集中状態が現れる。トランジスタがオン状態の場合、
電荷キャリアは薄い蓄積チャンネル24を通る移動に制限
されるので、遷移領域ｘ内のどの欠陥も、電荷の流れに
対しボトルネック効果を及ぼし、電荷キャリアが不感領
域に注入するのを大幅に減少させることによって、トラ
ンジスタの特性に悪影響を及ぼす。これは、VXシフトに
打ち勝つためにより大きなVDSを必要とすることからも
明らかである。もちろん、厚い不感領域内の欠陥は、そ
のほかにも幾つかの悪影響を及ぼすが、電荷キャリアは
厚い非晶質シリコン層を通るように拡散することができ
るので、それらの影響はそれほどでない。
方向ドレイン電界によって枯渇する。それに加えて、誘
電体層14との境界面に近い、非晶質シリコン層のゲート
制御領域と不感領域の間の遷移領域ｘには、第１ゲート
電極上の０ボルトと０＋ボルト（たぶん、10〜20ボル
ト）の差によって誘起された垂直電界によって生じた横
方向ドレイン電界が存在するので、さらに枯渇が生じる
であろう。したがって、電荷が不感領域に注入するのを
妨げる障壁電位が生じている遷移領域ｘには、大量の局
所集中状態が現れる。トランジスタがオン状態の場合、
電荷キャリアは薄い蓄積チャンネル24を通る移動に制限
されるので、遷移領域ｘ内のどの欠陥も、電荷の流れに
対しボトルネック効果を及ぼし、電荷キャリアが不感領
域に注入するのを大幅に減少させることによって、トラ
ンジスタの特性に悪影響を及ぼす。これは、VXシフトに
打ち勝つためにより大きなVDSを必要とすることからも
明らかである。もちろん、厚い不感領域内の欠陥は、そ
のほかにも幾つかの悪影響を及ぼすが、電荷キャリアは
厚い非晶質シリコン層を通るように拡散することができ
るので、それらの影響はそれほどでない。
有害なVXシフトを実質上除去し、トランジスタの特性を
改善するため本発明に従って修正した高圧薄膜トランジ
スタを第２図に示す。理解し易いように、同様な構成要
素は、第１図の説明で使用した同じ参照番号に（′）を
付けて表示してある。１回の蒸着工程で、基板（図示せ
ず）の上に厚さ約800Åの第１クロム層を堆積する。次
に、クロム層をパターニングして、横方向に距離L3だけ
離れた第１制御電極12′と第２制御電極26を作る。これ
らの電極の上に厚さ約3000Åの窒化シリコンを堆積して
ゲート誘電体層14′を作り、その上に厚さ約500Åの非
晶質シリコンを堆積して電荷移送層16′を作る。続いて
非晶質シリコン層16′の上に厚さ約2000Åの窒化シリコ
ン18′を堆積し、エッチングして厚さ約1000Åのｎ＋非
晶質シリコン堆積層を受け入れるための開孔を作る。次
にｎ＋非晶質シリコン堆積層をパターニングしてソース
電極20′とドレイン電極22′を作る。ドレイン電極は、
第２ゲート電極から横方向に距離L4だけ離れており、こ
の距離L4は、電極間の絶縁破壊を防止するため、第１図
の距離L2とほぼ同じである。しかし、これらの電極間の
電位差は第１図のトランジスタのドレイン電極とゲート
電極間の電位差より小さいので、距離L4を少し小さくす
ることができる。
改善するため本発明に従って修正した高圧薄膜トランジ
スタを第２図に示す。理解し易いように、同様な構成要
素は、第１図の説明で使用した同じ参照番号に（′）を
付けて表示してある。１回の蒸着工程で、基板（図示せ
ず）の上に厚さ約800Åの第１クロム層を堆積する。次
に、クロム層をパターニングして、横方向に距離L3だけ
離れた第１制御電極12′と第２制御電極26を作る。これ
らの電極の上に厚さ約3000Åの窒化シリコンを堆積して
ゲート誘電体層14′を作り、その上に厚さ約500Åの非
晶質シリコンを堆積して電荷移送層16′を作る。続いて
非晶質シリコン層16′の上に厚さ約2000Åの窒化シリコ
ン18′を堆積し、エッチングして厚さ約1000Åのｎ＋非
晶質シリコン堆積層を受け入れるための開孔を作る。次
にｎ＋非晶質シリコン堆積層をパターニングしてソース
電極20′とドレイン電極22′を作る。ドレイン電極は、
第２ゲート電極から横方向に距離L4だけ離れており、こ
の距離L4は、電極間の絶縁破壊を防止するため、第１図
の距離L2とほぼ同じである。しかし、これらの電極間の
電位差は第１図のトランジスタのドレイン電極とゲート
電極間の電位差より小さいので、距離L4を少し小さくす
ることができる。
動作中、第１制御電極12′に印加されるバイアスは、時
間で変わるやり方でオンオフされるが、第２制御電極26
に印加されるバイアスは常にオンである。上記の代わり
に、第２制御電極を電気的にフロートさせるか、あるい
は高い静電ストレス状態が存在するときだけ、すなわち
第１制御電極がオフにされたときだけ、バイアスするこ
とができる。約10ボルト程度のバイアスを第１制御電極
に印加すると、接地されたソース電極との間の生じた電
界のため、第１制御電極に向い合った非晶質シリコン層
内に薄い高導電性蓄積チャンネル24′が誘起されること
はよく知られている。非晶質シリコン層に近い第２制御
電極26（20〜50ボルト程度にバイアスされた）は、非晶
質シリコン層の向い合った部分をほぼ同じ電位にフロー
トさせるので、垂直電界は存在しないが、あってもごく
小さい。第２制御電極26に直角な大きな電界は存在しな
いから、非晶質シリコン層に、せいぜい、より太い線28
で示したより拡散した、より弱い導電性チャンネルが生
じるだけである。
間で変わるやり方でオンオフされるが、第２制御電極26
に印加されるバイアスは常にオンである。上記の代わり
に、第２制御電極を電気的にフロートさせるか、あるい
は高い静電ストレス状態が存在するときだけ、すなわち
第１制御電極がオフにされたときだけ、バイアスするこ
とができる。約10ボルト程度のバイアスを第１制御電極
に印加すると、接地されたソース電極との間の生じた電
界のため、第１制御電極に向い合った非晶質シリコン層
内に薄い高導電性蓄積チャンネル24′が誘起されること
はよく知られている。非晶質シリコン層に近い第２制御
電極26（20〜50ボルト程度にバイアスされた）は、非晶
質シリコン層の向い合った部分をほぼ同じ電位にフロー
トさせるので、垂直電界は存在しないが、あってもごく
小さい。第２制御電極26に直角な大きな電界は存在しな
いから、非晶質シリコン層に、せいぜい、より太い線28
で示したより拡散した、より弱い導電性チャンネルが生
じるだけである。
トランジスタがオフ状態の場合、バイアスされた第２制
御電極26の存在が、非晶質シリコン層のドレイン電界の
枯渇を、より強く枯渇した遷移領域ｙを有するL4不感領
域に限定する。この遷移領域ｙは、後で説明するよう
に、重要な領域ではない。第２制御電極26は、L3不感領
域をドレイン電界からシールドするので、L3不感領域は
第２制御電極の電界のみを見るであろう。第２制御電極
の電界はドレイン電界よりかなり低いから、L3を通る枯
渇は大幅に減少するであろう。詳しく言えば、遷移領域
ｘ′における枯渇は、（第２図に示した短いサイズでわ
かるように）かなり減少するであろう。トランジスタが
オン状態の場合、電流は、20Åの蓄積チャンネルを通っ
て流れ、遷移領域ｘ′内の多少の追加欠陥をバイパスし
て不感領域L3に入り、拡散して厚い非晶質シリコンを通
る。電流は、弱いチャンネル28内に制限されず、ある程
度拡散して非晶質シリコンを通ることができるので、遷
移領域ｙ内の欠陥は大きな障害にはならないであろう。
最後に、電流は、ドレイン電界の影響を受けてL4不感領
域を通って流れる。
御電極26の存在が、非晶質シリコン層のドレイン電界の
枯渇を、より強く枯渇した遷移領域ｙを有するL4不感領
域に限定する。この遷移領域ｙは、後で説明するよう
に、重要な領域ではない。第２制御電極26は、L3不感領
域をドレイン電界からシールドするので、L3不感領域は
第２制御電極の電界のみを見るであろう。第２制御電極
の電界はドレイン電界よりかなり低いから、L3を通る枯
渇は大幅に減少するであろう。詳しく言えば、遷移領域
ｘ′における枯渇は、（第２図に示した短いサイズでわ
かるように）かなり減少するであろう。トランジスタが
オン状態の場合、電流は、20Åの蓄積チャンネルを通っ
て流れ、遷移領域ｘ′内の多少の追加欠陥をバイパスし
て不感領域L3に入り、拡散して厚い非晶質シリコンを通
る。電流は、弱いチャンネル28内に制限されず、ある程
度拡散して非晶質シリコンを通ることができるので、遷
移領域ｙ内の欠陥は大きな障害にはならないであろう。
最後に、電流は、ドレイン電界の影響を受けてL4不感領
域を通って流れる。
発明の効果 常時バイアスされた第２制御電極を有する本発明の修正
型高圧薄膜トランジスタデバイスは、蓄積チャンネルに
近い非晶質シリコン電荷移送層の重要な遷移領域ｘが、
高いポテンシャルのドレイン電界の影響を受けて強く枯
渇してしまうことを防止する。この結果、本デバイスは
安定化され、ストレスの前後における動作特性の変化は
非常に小さい。さらに、L4における電位降下がL2におけ
る電位降下より少なく、不感領域L4を不感領域L2より短
くすることができるので、VONが小さい。これにより、
不感領域の長さに対する空間電荷制限電流の1/L2 7の関
係にしたがって、空間電荷制限電流が大幅に増大する。
以上述べた利点は、修正型高圧薄膜トランジスタの非ス
トレス状態とストレス状態をそれぞれ表す第３図の曲線
ＣとＤから容易に観察することができる。
型高圧薄膜トランジスタデバイスは、蓄積チャンネルに
近い非晶質シリコン電荷移送層の重要な遷移領域ｘが、
高いポテンシャルのドレイン電界の影響を受けて強く枯
渇してしまうことを防止する。この結果、本デバイスは
安定化され、ストレスの前後における動作特性の変化は
非常に小さい。さらに、L4における電位降下がL2におけ
る電位降下より少なく、不感領域L4を不感領域L2より短
くすることができるので、VONが小さい。これにより、
不感領域の長さに対する空間電荷制限電流の1/L2 7の関
係にしたがって、空間電荷制限電流が大幅に増大する。
以上述べた利点は、修正型高圧薄膜トランジスタの非ス
トレス状態とストレス状態をそれぞれ表す第３図の曲線
ＣとＤから容易に観察することができる。
以上の説明は実例として行ったものであり、特許請求の
範囲に記載した発明の真の精神および発明の範囲の中
で、構造細部の他の変更、要素の他の組合せや配列を数
多く考えることができるであろう。
範囲に記載した発明の真の精神および発明の範囲の中
で、構造細部の他の変更、要素の他の組合せや配列を数
多く考えることができるであろう。
第１図は、既知の非晶質シリコン高圧薄膜トランジスタ
の構造を示す図、 第２図は、本発明の２ゲート非晶質シリコン高圧薄膜ト
ランジスタの構造を示す図、 第３図は、第１図の高圧薄膜トランジスタの非ストレス
状態およびストレス状態のIDS・VDS曲線と、本発明の素
子のそれらに対応する特性曲線を示す図である。 符号の説明 10……非晶質シリコン高圧薄膜トランジスタ、12……ゲ
ート電極、12′……第１制御電極、14,14′……ゲート
誘電体層、16,16′……電荷移送層、18,18′……窒化
層、20,20′……ソース電極、22,22′……ドレイン電
極、24,24′……高導電性蓄積チャンネル、26……第２
制御電極、28……弱導電性蓄積チャンネル。
の構造を示す図、 第２図は、本発明の２ゲート非晶質シリコン高圧薄膜ト
ランジスタの構造を示す図、 第３図は、第１図の高圧薄膜トランジスタの非ストレス
状態およびストレス状態のIDS・VDS曲線と、本発明の素
子のそれらに対応する特性曲線を示す図である。 符号の説明 10……非晶質シリコン高圧薄膜トランジスタ、12……ゲ
ート電極、12′……第１制御電極、14,14′……ゲート
誘電体層、16,16′……電荷移送層、18,18′……窒化
層、20,20′……ソース電極、22,22′……ドレイン電
極、24,24′……高導電性蓄積チャンネル、26……第２
制御電極、28……弱導電性蓄積チャンネル。
Claims (1)
- 【請求項１】非晶質半導体電荷移送層と、該電荷移送層
に隣接し、横方向に間隔をおいて配置されたソース電極
及びドレイン電極と、該ドレイン電極に高電位を印加す
る手段と、前記電荷移送層に隣接して配置されたゲート
誘電体層と、該誘電体層によって前記電荷移送層から隔
離され、一方の縁が横方向に前記ソース電極に重なり、
他方の縁が前記ドレイン電極から横方向に離れている第
１制御電極と、電位を印加したとき前記電荷移送層の中
に、前記第１制御電極に向かい合って、蓄積チャンネル
が形成されるように、時間的に変化する電位を前記第１
制御電極に印加する手段とから成る高圧薄膜トランジス
タであって、 前記第１制御電極と同じ面上にあって、前記ゲート誘電
体層によって前記電荷移送層から隔離され、前記第１制
御電極および前記ドレイン電極から横方向に間隔をおい
て配置された第２制御電極と、 前記第１制御電極に前記電位が印加されないとき、前記
他方の縁に近い前記電荷移送層内に欠陥が生じるのを防
止するため、前記第２制御電極に電位を印加する手段と を備えていることを特徴とする高圧薄膜トランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US387324 | 1989-07-28 | ||
| US07/387,324 US4984041A (en) | 1989-07-28 | 1989-07-28 | High voltage thin film transistor with second control electrode |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0366134A JPH0366134A (ja) | 1991-03-20 |
| JPH06101562B2 true JPH06101562B2 (ja) | 1994-12-12 |
Family
ID=23529381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2194698A Expired - Fee Related JPH06101562B2 (ja) | 1989-07-28 | 1990-07-23 | 第２制御電極を有する高圧薄膜トランジスタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4984041A (ja) |
| EP (1) | EP0410799B1 (ja) |
| JP (1) | JPH06101562B2 (ja) |
| DE (1) | DE69018334T2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5266825A (en) * | 1989-10-18 | 1993-11-30 | Hitachi, Ltd. | Thin-film device |
| US5124769A (en) * | 1990-03-02 | 1992-06-23 | Nippon Telegraph And Telephone Corporation | Thin film transistor |
| JP3121676B2 (ja) * | 1992-05-29 | 2001-01-09 | 株式会社東芝 | 薄膜トランジスタ及び薄膜トランジスタを用いたスタティックｒａｍ |
| DE69323716T2 (de) * | 1993-01-28 | 1999-08-19 | Applied Materials Inc | Verfahren zur CVD-Beschichtung einer Mehrschichtstruktur in einer einzigen Kammer |
| KR100282453B1 (ko) * | 1999-03-18 | 2001-02-15 | 김영환 | 반도체 소자 및 그 제조방법 |
| KR100896167B1 (ko) * | 2002-04-24 | 2009-05-11 | 이 잉크 코포레이션 | 전자 표시장치 |
| US7120805B2 (en) * | 2003-04-11 | 2006-10-10 | Dell Products L.P. | Draining residual charge from a voltage plane |
| US7995081B2 (en) * | 2008-06-25 | 2011-08-09 | Palo Alto Research Center Incorporated | Anisotropically conductive backside addressable imaging belt for use with contact electrography |
| KR20130007065A (ko) * | 2011-06-28 | 2013-01-18 | 삼성디스플레이 주식회사 | 박막 트랜지스터, 이를 구비하는 화소 및 유기 발광 표시 장치 |
| BR112014010178A2 (pt) * | 2011-10-28 | 2017-06-27 | Univ Georgetown | processo e sistema para gerar uma fotorresposta de junções de schottky de mos2 |
| CN113721432A (zh) * | 2021-09-16 | 2021-11-30 | 北京京东方技术开发有限公司 | 电控鼓及其制作方法、打印机 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8204855A (nl) * | 1982-12-16 | 1984-07-16 | Philips Nv | Veldeffekttransistor met geisoleerde stuurelektrode en werkwijze ter vervaardiging daarvan. |
| JPS59163871A (ja) * | 1983-03-09 | 1984-09-14 | Nec Corp | ダブルゲ−ト型薄膜トランジスタ |
| DE3581549D1 (de) * | 1984-03-12 | 1991-03-07 | Xerox Corp | Duennfilm-transistor fuer hohe spannungen. |
| US4752814A (en) * | 1984-03-12 | 1988-06-21 | Xerox Corporation | High voltage thin film transistor |
| US4598305A (en) * | 1984-06-18 | 1986-07-01 | Xerox Corporation | Depletion mode thin film semiconductor photodetectors |
| JPS6197964A (ja) * | 1984-10-19 | 1986-05-16 | Toshiba Corp | 半導体装置 |
| JPS61215520A (ja) * | 1985-03-20 | 1986-09-25 | Sanyo Electric Co Ltd | 薄膜トランジスタ |
| US4882295A (en) * | 1985-07-26 | 1989-11-21 | Energy Conversion Devices, Inc. | Method of making a double injection field effect transistor |
| JPS633464A (ja) * | 1986-06-24 | 1988-01-08 | Ricoh Co Ltd | 薄膜トランジスタ |
| JPS63141378A (ja) * | 1986-12-04 | 1988-06-13 | Alps Electric Co Ltd | 薄膜光センサ |
| JPS6453460A (en) * | 1987-08-24 | 1989-03-01 | Sony Corp | Mos transistor |
-
1989
- 1989-07-28 US US07/387,324 patent/US4984041A/en not_active Expired - Lifetime
-
1990
- 1990-07-23 JP JP2194698A patent/JPH06101562B2/ja not_active Expired - Fee Related
- 1990-07-27 DE DE69018334T patent/DE69018334T2/de not_active Expired - Fee Related
- 1990-07-27 EP EP90308286A patent/EP0410799B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69018334D1 (de) | 1995-05-11 |
| JPH0366134A (ja) | 1991-03-20 |
| US4984041A (en) | 1991-01-08 |
| DE69018334T2 (de) | 1996-02-01 |
| EP0410799A2 (en) | 1991-01-30 |
| EP0410799B1 (en) | 1995-04-05 |
| EP0410799A3 (en) | 1991-02-06 |
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