JP4595128B2 - 4端子型ダブルゲート電界効果トランジスタ - Google Patents
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Description
また、プレーナ型バルクMOSFETにより構成される可変閾値トランジスタは、基板バイアスを与える箇所がPN接合で作られていることから、大きな順バイアスを掛けることができず、必要な閾値電圧の変動幅を得るためには、大きな逆バイアスが必要になる。結果として同様の問題を内包していた。
(1)半導体薄板の両面に、それぞれ第1のゲート絶縁膜と第2のゲート絶縁膜を介して第1のゲート電極と第2のゲート電極を設け、半導体薄板の対向する両端にソース電極とドレイン電極をそれぞれ設ける4端子型ダブルゲートNチャネル電界効果トランジスタにおいて、
上記第1のゲート電極の仕事関数と半導体薄板材料の電子親和力の差をポテンシャルとして表した値が、Vth,Lo,n−Vth0,nの値以下であり、上記第2のゲート電極の仕事関数と半導体薄板材料の電子親和力の差をポテンシャルとして表した値が、V DD −V th0,n の値以上であることを特徴とする4端子型ダブルゲートNチャネル電界効果トランジスタ。
ただしVth,Lo,nは低閾値動作時の第1のゲート電極での閾値電圧の設計値、Vth0,nは前記の4端子型ダブルゲートNチャネル電界効果トランジスタと同一の素子構造中でN型に濃くドープされたゲート電極を第1乃至第2のゲート電極に用いて第1乃至第2のゲート電極を結線した3端子型ダブルゲートNチャネル電界効果トランジスタの閾値電圧、V DD は高電圧源もしくは論理ハイレベルの電圧である。
(2)上記第2のゲート電極をP型に濃くドープされたポリシリコンで形成することを特徴とする(1)に記載の4端子ダブルゲートNチャネル電界効果トランジスタ。
(3)上記第1のゲート電極の仕事関数と半導体薄板材料の電子親和力の差をポテンシャルとして表した値が、VSS−Vth0,nの値以下であることを特徴とする(1)又は(2)に記載の4端子型ダブルゲートNチャネル電界効果トランジスタ。
ただしVSSは、低電圧源もしくは論理ローレベルの電圧である。
(4)上記第1のゲート絶縁膜である第1のゲート酸化膜の厚さがtox1、第1のゲート酸化膜の誘電率がεox1、第2のゲート絶縁膜である第2のゲート酸化膜の厚さがtox2、第2のゲート酸化膜の誘電率がεox2、半導体薄板の厚さがtsi、半導体薄板の誘電率がεsiとしたとき、
Vth,Hi,n−Vth,Lo,n≦(εsi/εox1)・tox1 (VDD−VSS) /((εsi/εox2)・tox2+tsi)
の関係を満たすことを特徴とする(1)ないし(3)のいずれかに記載の4端子型ダブルゲートNチャネル電界効果トランジスタ。
ただしVth,Hi,nは高閾値動作時の第1のゲート電極での閾値電圧の設計値である。
(5)半導体薄板の両面に、それぞれ第1のゲート絶縁膜と第2のゲート絶縁膜を介して第1のゲート電極と第2のゲート電極を儲け、半導体薄板の対向する両端にソース電極とドレイン電極をそれぞれ設ける4端子型ダブルゲートPチャネル電界効果トランジスタにおいて、
上記第1のゲート電極の仕事関数と半導体薄板材料の真空準位から見たバレンスバンドエッジのエネルギー準位の差をポテンシャルとして表した値が、Vth,Lo,p−Vth0,pの値以上であり、上記第2のゲート電極の仕事関数と半導体薄板材料の真空準位から見たバレンスバンドエッジのエネルギー準位の差をポテンシャルとして表した値が、−V DD −V th0,p の値以下であることを特徴とする4端子ダブルゲートPチャネル電界効果トランジスタ。
ただしVth,Lo,pは低閾値動作時の第1のゲート電極での閾値電圧の設計値、Vth0,pは前記の4端子型ダブルゲートPチャネル電界効果トランジスタと同一の素子構造中でP型に濃くドープされたゲート電極を第1乃至第2のゲート電極に用いて第1乃至第2のゲート電極を結線した3端子型ダブルゲートPチャネル電界効果トランジスタの閾値電圧、V DD は高電圧源もしくは論理ハイレベルの電圧である。
(6)上記第2のゲート電極をN型に濃くドープされたポリシリコンで形成することを特徴とする(5)に記載の4端子ダブルゲートPチャネル電界効果トランジスタ。
(7)上記第1のゲート電極の仕事関数と半導体薄板材料の真空準位から見たバレンスバンドエッジのエネルギー準位の差をポテンシャルとして表した値が、−VSS−Vth0,pの値以上であることを特徴とする(5)又は(6)に記載の4端子型ダブルゲートNチャネル電界効果トランジスタ。
ただしVSSは、低電圧源もしくは論理ローレベルの電圧である。
(8)上記第1のゲート絶縁膜である第1のゲート酸化膜の厚さがtox1、第1のゲート酸化膜の誘電率がεox1、第2のゲート酸化膜の厚さがtox2、第2のゲート絶縁膜である第2のゲート酸化膜の誘電率がεox2、半導体薄板の厚さがtsi、半導体薄板の誘電率がεsiとしたとき、
Vth,Hi,p−Vth,Lo,p≦(εsi/εox1)・tox1(VSS−VDD)/((εsi/εox2)・tox2+tsi)
の関係を満たすことを特徴とする(5)ないし(7)のいずれかに記載の4端子型ダブルゲートPチャネル電界効果トランジスタ。
ただしVth,Hi,pは、高閾値動作時の第1のゲート電極での閾値電圧の設計値である。
101 ソース電極
102 ドレイン電極
103 第1のゲート電極
104 第1のゲート酸化膜
105 第2のゲート電極
106 第2のゲート酸化膜
107 埋め込み酸化膜
108 半導体基板
200 第1、第2両方のゲートがオフとなっている領域
201 第1、第2両方のゲートが強反転となっている領域
202 第1のゲートのみが強反転となっている領域
203 第2のゲートのみが強反転となっている領域
300 4端子型ダブルゲート電界効果トランジスタの回路記号
400 第1、第2両方のゲートがオフとなっている領域
401 第1、第2両方のゲートが強反転となっている領域
402 第1のゲートのみが強反転となっている領域
403 第2のゲートのみが強反転となっている領域
図1に典型的な4端子型ダブルゲートNチャネル電界効果トランジスタを示す。図中100はSi半導体薄板であり、その両側に絶縁膜104とゲート電極103で構成される第1のゲート、絶縁膜106とゲート電極105で構成される第2のゲートが構成される。これらゲート電極103と105は互いに切り離され、独立な端子が設けられる。101はソース電極、102はドレイン電極を示しており、電荷の担体はソースからドレインへと流れて電流を形成する。
VG1≧ΦmG1−χsi+Vth0,n [=VG10] (1)
かつ
VG2≧ΦmG2−χsi+Vth0,n [=VG20] (2)
という条件で、両方のゲートが強反転状態となる。
VG2<VG20 (3)
かつ
VG10−γ(VG2−VG20)≦VG1 (4)
ただし
γ=(εsi/εox1)・tox1/((εsi/εox2)・tox2+tsi) (5)
である図2の領域202では、第1のゲートのみが強反転となり、
VG2>VG20 (6)
かつ
VG10−γ(VG2−VG20)≦VG1≦VG10 (7)
ただし
γ=((εsi/εox1)・tox1+tsi)/ ((εsi/εox2)・tox2) (8)
である領域203では、第2ゲートのみが強反転となる。
VG10≦Vth,Lo,n (9)
すなわち
ΦmG1−χsi ≦Vth,Lo,n−Vth0,n (10)
で与えられることとなる。
VG20≧VDD (11)
すなわち
ΦmG2−χsi≧VDD−Vth0,n (12)
を満たすように作られるのがよい。これにより、デバイス中では常に第1のゲートのみがオン・オフ状態を遷移するようになり、第2のゲートは緩やかにオンになることがなく、オフ特性を劣化させる原因は排除される。
VG10≦VSS (13)
すなわち
ΦmG1−χsi ≦VSS−Vth0,n (14)
が良い目安を与える。
更に加えて、好ましくは、Vth,Lo,n≦Vth≦Vth,Hi,nに対応するVG2をVSS≦VG2≦VDDの範囲内で達成するには、
−(1/γ)・(Vth,Hi,n−Vth,Lo,n)≦VSS−VDD (15)
ただし
γ=(εsi/εox1)・tox1/((εsi/εox1)・tox2+tsi) (16)
なる条件の下でtox1, tox2, tsiを作製するのがよい。
ITRSのハーフピッチ32nmテクノロジーノード、及び22nmテクノロジーノードの高機能向けデバイス(HP: High performance)、低動作消費電力用途向けデバイス(LOP: Low operating power)乃至低待機時消費電力用途向けデバイス(LSTP: Low standby power)に準拠する4端子型ダブルゲートNチャネル電界効果トランジスについて、それぞれ本発明にしたがって作製されるデバイスは、表1のようになり、必要とするΦmG1及びΦmG2の値が得られる。
実施例1では、場合によって、ΦmG2>5.26eVの材料を見つけるのが難しい場合も出てくる。このような場合は、Vth,Lo,nを与えるVG2をVDDより減少させると同時に、Vthの可動範囲を狭め、濃くドープされたポリシリコンでゲートを作製すればよい。これにより作製されるデバイスは表2のようになる。
その結果、以下のように、式(1)〜(16)に対応する式(1)’〜(16)’を得る。
VG1≦ΦmG1−EV+Vth0, p [=VG10] (1)’
かつ
VG2≦ΦmG2−EV +Vth0,p [=VG20] (2)’
という条件で、両方のゲートが強反転状態となる。
VG2>VG20 (3)’
かつ
VG10−γ(VG2−VG20)≧VG1 (4)’
ただし
γ=(εsi/εox1)・tox1/((εsi/εox2)・tox2+tsi) (5)’
である図4の領域402では、第1のゲートのみが強反転となり、
VG2<VG20 (6)’
かつ
VG10≦VG1≦VG10−γ(VG2−VG20) (7)’
ただし
γ=((εsi/εox1)・tox1+tsi)/ ((εsi/εox2)・tox2) (8)’
である領域403では、第2ゲートのみが強反転となる。
VG10≧Vth,Lo,p (9)’
すなわち
ΦmG1−EV ≧Vth,Lo,p−Vth0,p (10)’
で与えられることとなる。
VG20≦−VDD (11)’
すなわち
ΦmG2−EV≦−VDD−Vth0,p (12)’
を満たすように作られるのがよい。これにより、デバイス中では常に第1のゲートのみがオン・オフ状態を遷移するようになり、第2のゲートは緩やかにオンになることがなく、オフ特性を劣化させる原因は排除される。
VG10≧−VSS (13)’
すなわち
ΦmG1−EV ≧−VSS−Vth0,p (14)’
が良い目安を与える。
更に加えて、好ましくは、Vth,Hi,p≦Vth≦Vth,Lo,pに対応するVG2を−VDD≦VG2≦−VSSの範囲内で達成するには、
−(1/γ)・(Vth,Lo,p−Vth,Hi,p)≦VSS−VDD (15)’
ただし
γ=(εsi/εox1)・tox1/((εsi/εox1)・tox2+tsi) (16)’
なる条件の下でtox1, tox2, tsiを作製するのがよい。
ITRSのハーフピッチ32nmテクノロジーノード、及び22nmテクノロジーノードの高機能向けデバイス(HP: High performance)、低動作消費電力用途向けデバイス(LOP: Low operating power)乃至低待機時消費電力用途向けデバイス(LSTP: Low standby power)に準拠する4端子型ダブルゲートPチャネル電界効果トランジスについて、それぞれ本発明にしたがって作製されるデバイスは、表3のようになり、必要とするΦmG1及びΦmG2の値が得られる。
Claims (8)
- 半導体薄板の両面に、それぞれ第1のゲート絶縁膜と第2のゲート絶縁膜を介して第1のゲート電極と第2のゲート電極を設け、半導体薄板の対向する両端にソース電極とドレイン電極をそれぞれ設ける4端子型ダブルゲートNチャネル電界効果トランジスタにおいて、
上記第1のゲート電極の仕事関数と半導体薄板材料の電子親和力の差をポテンシャルとして表した値が、Vth,Lo,n−Vth0,nの値以下であり、上記第2のゲート電極の仕事関数と半導体薄板材料の電子親和力の差をポテンシャルとして表した値が、V DD −V th0,n の値以上であることを特徴とする4端子型ダブルゲートNチャネル電界効果トランジスタ。
ただしVth,Lo,nは低閾値動作時の第1のゲート電極での閾値電圧の設計値、Vth0,nは前記の4端子型ダブルゲートNチャネル電界効果トランジスタと同一の素子構造中でN型に濃くドープされたゲート電極を第1乃至第2のゲート電極に用いて第1乃至第2のゲート電極を結線した3端子型ダブルゲートNチャネル電界効果トランジスタの閾値電圧、V DD は高電圧源もしくは論理ハイレベルの電圧である。 - 上記第2のゲート電極をP型に濃くドープされたポリシリコンで形成することを特徴とする請求項1に記載の4端子ダブルゲートNチャネル電界効果トランジスタ。
- 上記第1のゲート電極の仕事関数と半導体薄板材料の電子親和力の差をポテンシャルとして表した値が、VSS−Vth0,nの値以下であることを特徴とする請求項1又は2に記載の4端子型ダブルゲートNチャネル電界効果トランジスタ。
ただしVSSは、低電圧源もしくは論理ローレベルの電圧である。 - 上記第1のゲート絶縁膜である第1のゲート酸化膜の厚さがtox1、第1のゲート酸化膜の誘電率がεox1、第2のゲート絶縁膜である第2のゲート酸化膜の厚さがtox2、第2のゲート酸化膜の誘電率がεox2、半導体薄板の厚さがtsi、半導体薄板の誘電率がεsiとしたとき、
Vth,Hi,n−Vth,Lo,n≧(εsi/εox1)・tox1 (VDD−VSS) /((εsi/εox2)・tox2+tsi)
の関係を満たすことを特徴とする請求項1ないし3のいずれか1項に記載の4端子型ダブルゲートNチャネル電界効果トランジスタ。
ただしVth,Hi,nは高閾値動作時の第1のゲート電極での閾値電圧の設計値である。 - 半導体薄板の両面に、それぞれ第1のゲート絶縁膜と第2のゲート絶縁膜を介して第1のゲート電極と第2のゲート電極を儲け、半導体薄板の対向する両端にソース電極とドレイン電極をそれぞれ設ける4端子型ダブルゲートPチャネル電界効果トランジスタにおいて、
上記第1のゲート電極の仕事関数と半導体薄板材料の真空準位から見たバレンスバンドエッジのエネルギー準位の差をポテンシャルとして表した値が、Vth,Lo,p−Vth0,pの値以上であり、上記第2のゲート電極の仕事関数と半導体薄板材料の真空準位から見たバレンスバンドエッジのエネルギー準位の差をポテンシャルとして表した値が、−V DD −V th0,p の値以下であることを特徴とする4端子ダブルゲートPチャネル電界効果トランジスタ。
ただしVth,Lo,pは低閾値動作時の第1のゲート電極での閾値電圧の設計値、Vth0,pは前記の4端子型ダブルゲートPチャネル電界効果トランジスタと同一の素子構造中でP型に濃くドープされたゲート電極を第1乃至第2のゲート電極に用いて第1乃至第2のゲート電極を結線した3端子型ダブルゲートPチャネル電界効果トランジスタの閾値電圧、V DD は高電圧源もしくは論理ハイレベルの電圧である。 - 上記第2のゲート電極をN型に濃くドープされたポリシリコンで形成することを特徴とする請求項5に記載の4端子ダブルゲートPチャネル電界効果トランジスタ。
- 上記第1のゲート電極の仕事関数と半導体薄板材料の真空準位から見たバレンスバンドエッジのエネルギー準位の差をポテンシャルとして表した値が、−VSS−Vth0,pの値以上であることを特徴とする請求項5又は6に記載の4端子型ダブルゲートNチャネル電界効果トランジスタ。
ただしVSSは、低電圧源もしくは論理ローレベルの電圧である。 - 上記第1のゲート絶縁膜である第1のゲート酸化膜の厚さがtox1、第1のゲート酸化膜の誘電率がεox1、第2のゲート酸化膜の厚さがtox2、第2のゲート絶縁膜である第2のゲート酸化膜の誘電率がεox2、半導体薄板の厚さがtsi、半導体薄板の誘電率がεsiとしたとき、
Vth,Hi,p−Vth,Lo,p≦(εsi/εox1)・tox1(VSS−VDD)/((εsi/εox2)・tox2+tsi)
の関係を満たすことを特徴とする請求項5ないし7のいずれか1項に記載の4端子型ダブルゲートPチャネル電界効果トランジスタ。
ただしVth,Hi,pは、高閾値動作時の第1のゲート電極での閾値電圧の設計値である。
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