CN113644069A - 一种具有同质栅极金属的新型cmos反相器及其制备方法 - Google Patents
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- 229910052751 metal Inorganic materials 0.000 title claims abstract description 79
- 239000002184 metal Substances 0.000 title claims abstract description 79
- 238000002360 preparation method Methods 0.000 title claims abstract description 6
- 238000006263 metalation reaction Methods 0.000 title description 2
- 239000000758 substrate Substances 0.000 claims abstract description 51
- 238000009825 accumulation Methods 0.000 claims abstract description 41
- 238000002955 isolation Methods 0.000 claims abstract description 13
- 238000004519 manufacturing process Methods 0.000 claims description 26
- 238000005468 ion implantation Methods 0.000 claims description 13
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 238000000034 method Methods 0.000 abstract description 16
- 230000008569 process Effects 0.000 abstract description 10
- 238000006243 chemical reaction Methods 0.000 abstract description 4
- 238000012546 transfer Methods 0.000 description 13
- 239000000463 material Substances 0.000 description 9
- 230000001052 transient effect Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 238000001259 photo etching Methods 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 6
- 230000008901 benefit Effects 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 229910000449 hafnium oxide Inorganic materials 0.000 description 4
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000011049 filling Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/495—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
本发明公开了一种具有同质栅极金属的新型CMOS反相器及其制备方法，该反相器包括设置于衬底上的p型JLFET以及n型MOSFET，p型JLFET与n型MOSFET之间通过浅槽沟道隔离结构隔离开，p型JLFET与n型MOSFET的栅电极相互连接并作为CMOS反相器的输入端，p型JLFET与n型MOSFET的漏极相互连接并作为CMOS反相器的输出端，p型JLFET的源电极接高电源端，n型MOSFET的源电极接地；其中，p型JLFET是具有埋层结构的积累模式JLFET。本发明通过引入具有埋层结构的p型JLFET，改善了反相器中n型器件和p型器件的对称性问题，使得反相器的转换性能更优秀；同时，还可以使n型器件和p型器件采用相同功函数的栅极金属，简化了栅极设计，降低了工艺复杂度。
Description
技术领域
本发明属于半导体集成电路技术领域，具体涉及一种具有同质栅极金属的新型CMOS反相器及其制备方法。
背景技术
随着半导体集成电路的技术与工艺的不断发展和创新，以计算机为代表的各类数字电子产品应用越来越广泛。CMOS反相器由于具有较大的噪声容限、极高的输入电阻、极低的静态功耗以及对噪声和干扰不敏感等优点，而被广泛应用于数字集成电路中。
传统的反型模式CMOS反相器由一个上拉器件p型MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金氧半场效晶体管)和一个下拉器件n型MOSFET组成。由于空穴迁移率约为电子迁移率的1/2，常规CMOS中PMOS的电流驱动能力弱于NMOS。为了改善CMOS的驱动能力、保证PMOS的驱动能力与NMOS相当，PMOS的栅极宽长比往往被设计为NMOS的2倍。更大的宽长比限制了CMOS面积的缩小及CMOS频率特性的提升，是限制CMOS性能提升的瓶颈。
与传统反型MOSFET不同，JLFET是一种新型的场效应晶体管，其源漏区和沟道区均采用同种掺杂类型，在电流方向上不存在PN结，且属于多数载流子器件。JLFET器件的关断主要是在栅极未加电压时，依靠一定功函数的栅极金属将沟道中的载流子耗尽；以p型JLFET为例，当栅极金属外加负电压时，栅氧化层下方的沟道会吸引来正电荷，沟道中就有许多可以自由流动的导电空穴，器件导通。由JLFET的结构及工作原理可知，JLFET属于非反型多子导电，克服了传统NMOS(n型MOSFET)在沟道内属于少子导电的问题；同时，JLFET属于体导电，解决了传统NMOS因表面导电导致载流子散射。因此JLFET器件的沟道载流子迁移率可以获得极大的提高。因此，将JLFET应用于CMOS的应用中，可极大的提升CMOS电流驱动能力。
为了确保JLFET器件的有效关断，n型JLFET的栅极必须采用高功函数金属实现(通常〉5.1eV)，p型JLFET的栅极必须采用低功函数金属实现(通常小于4.2eV)；同时，有效关断对沟道层的厚度也有严格的限制(通常<10nm)，因此，基于JLFET的CMOS反相器必须采用异质栅极金属、并在完全耗尽的SOI(FD-SOI)结构、FinFET以及环栅、nanosheet等结构上实现，增加了工艺复杂度，且不利于成本的降低。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种具有同质栅极金属的新型CMOS反相器及其制备方法。本发明要解决的技术问题通过以下技术方案实现：
一种具有同质栅极金属的新型CMOS反相器，包括设置于衬底上的p型JLFET以及n型MOSFET，所述p型JLFET与所述n型MOSFET之间通过三个浅槽沟道隔离结构隔离开，所述p型JLFET与所述n型MOSFET的栅电极相互连接并作为CMOS反相器的输入端，所述p型JLFET与所述n型MOSFET的漏极相互连接并作为CMOS反相器的输出端，所述p型JLFET的源电极接高电源端，所述n型MOSFET的源电极接地；其中，所述p型JLFET为具有埋层结构的新型p型积累模式JLFET。
在本发明的一个实施例中，所述衬底为Bulk体硅衬底或者SOI衬底。
在本发明的一个实施例中，所述p型JLFET器件包括N阱，位于所述N阱上面的第一沟道区、第一源区以及第一漏区，所述第一源区和所述漏区分别位于所述沟道区的两端，所述第一源区和所述漏区上分别对应设有第一源电极和第一漏电极；其中，
所述第一沟道区下方设置有埋层，所述埋层起始于所述第一沟道区与所述第一漏区的交界处，且所述埋层长度小于所述第一沟道区的长度；
所述第一沟道区上方设有第一栅极结构；所述第一栅极结构包括第一栅电极以及位于所述第一栅电极和所述第一沟道区之间的第一栅介质层。
在本发明的一个实施例中，所述埋层距所述第一源区的距离Lgap不低于30nm。
在本发明的一个实施例中，所述埋层为n型均匀重掺杂区域，掺杂浓度高于所述第一沟道区掺杂浓度；
所述第一沟道区厚度小于衬底PN结在所述第一沟道区里的空间电荷区宽度，以保证无外加栅压时沟道的有效夹断；
其中，所述埋层与所述第一沟道区异型掺杂以形成衬底PN结。
在本发明的一个实施例中，所述第一源区和所述第一漏区都为p型均匀重掺杂，且两者掺杂浓度相同；
所述第一沟道区为p型均匀重掺杂，且其掺杂浓度低于所述第一源区的掺杂浓度；
所述N阱为n型均匀轻掺杂。
在本发明的一个实施例中，所述n型MOSFET包括P阱，所述P阱表面设有第二沟道区、第二源区以及第二漏区；其中，所述第二源区和所述第二漏区分别位于所述第二沟道区的两端；所述第二源区和所述第二漏区上分别对应设有第二源电极和第二漏电极；
所述第二沟道区上方设有第二栅极结构；所述第二栅极结构包括第二栅电极以及位于所述第二栅电极和所述第二沟道区之间的第二栅介质层；
所述第一栅电极和所述第二栅电极分别通过第一通孔和第二通孔与输入电极连接；
所述第一漏电极和所述第二漏电极通过第三通孔与输出电极连接；
所述第一源电极通过第四通孔和第一金属换连线连接电源；
所述第二源电极通过第五通孔和第二金属换连线接地。
在本发明的一个实施例中，所述第一栅电极和所述第二栅电极使用同种高功函数金属。
在本发明的一个实施例中，所述第二源区和所述第二漏区都为n型均匀重掺杂，且掺杂浓度相同；
所述第二沟道区为p型均匀重掺杂，且其掺杂浓度低于所述第二源区的掺杂浓度；
所述P阱为p型均匀轻掺杂。
在本发明的另一个实施例还提供了一种具有同质栅极金属的新型CMOS反相器的制备方法，包括以下步骤：
在衬底上制作浅槽沟道隔离结构；
在所述衬底上制作N阱和P阱；
在所述N阱上制作埋层结构；
在所述N阱上形成第一外延层，并在所述P阱上形成第二外延层；
分别对所述第一外延层和所述第二外延层进行离子注入，以形成p型JLFET和n型MOSFET的沟道区；
在所述沟道区上方制备p型JLFET和n型MOSFET的栅电极；
分别对所述第一外延层和所述第二外延层进行离子注入，以形成p型JLFET和n型MOSFET的有源区；
在所述有源区上方制备p型JLFET和n型MOSFET的源电极和漏电极；
在所述栅电极、所述源电极和所述漏电极上方制作通孔，采用金属互连线将两个器件的栅极连接在一起，并引出源电极和漏电极，以完成反相器的制作。
本发明的有益效果：
1、本发明提供的新型CMOS反相器通过引入具有埋层结构的积累模式JLFET，改善了上拉器件的空穴迁移率和驱动能力，使上拉与下拉器件的驱动能力相当，改善了传统CMOS反相器中上拉和下拉器件对称性问题；同时，减小了上拉器件的尺寸，节省了器件面积，提升了反相器的频率特性，从而使得新型CMOS反相器的转换性能更优秀；
2、本发明提供的新型CMOS反相器由于引入了埋层，使得埋层与沟道区形成的PN结夹断了沟道，降低了沟道表面电场，降低了反相器对沟道厚度的要求，且抑制了GIDL效应，减小了器件的阈值电压和关断泄露电流，所以CMOS反相器的功耗降低，提高了器件的可靠性，进而提升了新型CMOS反相器的性能。
3、本发明提供的新型CMOS反相器基于双阱工艺，同时还可以实现p型JLFET器件和n型MOSFET器件在PD-SOI结构上的结合。该结构降低了器件对栅极金属功函数的要求，可以实现器件栅极采用同质高功函数金属，进一步反相器中所有金属电极都可使用同种金属，大大地降低了工艺复杂度。
以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
图1是本发明实施例提供的一种具有同质栅极金属的新型CMOS反相器的结构示意图；
图2是本发明实施例提供的新型CMOS反相器的等效电路结构图；
图3是本发明实施例提供的新型p型积累模式JLFET器件、传统n型MOSFET器件和传统p型MOSFET器件的转移特性曲线对比图；
图4是本发明实施例提供的三种反相器的电压传输特性(VTC)曲线对比图；
图5是本发明实施例提供的三种反相器的输出瞬态特性曲线曲线对比图；
图6是本发明实施例提供的一种具有同质栅极金属的新型CMOS反相器的制备方法示意图；
图7a～7k是本发明实施例提供的一种具有n+埋层结构的新型p型积累模式JLFET器件的制备过程示意图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
实施例一
请参见图1，图1是本发明实施例提供的一种具有同质栅极金属的新型CMOS反相器的结构示意图，其包括设置于衬底10上的p型JLFET(也即拉器件)以及n型MOSFET(也即下拉器件)，所述p型JLFET与所述n型MOSFET之间通过三个浅槽沟道隔离结构11～13隔离开，p型JLFET与n型MOSFET的栅电极相互连接并作为CMOS反相器的输入端，p型JLFET与n型MOSFET的漏极相互连接并作为CMOS反相器的输出端，p型JLFET的源电极接高电源端，n型MOSFET的源电极接地；其中，p型JLFET为具有埋层结构的新型p型积累模式JLFET。
在本实施例中，衬底10可以为Bulk体硅衬底或者SOI衬底，本实施例主要以PD-SIO衬底为例进行说明。
进一步地，p型JLFET器件包括N阱20，位于N阱20上面的第一沟道区30、第一源区40以及第一漏区50，第一源区40和漏区50分别位于沟道区30的两端，第一源区40和漏区50上分别对应设有第一源电极41和第一漏电极51。
在本实施例中，N阱20的材料可以是Ge或者Si等半导体材料，并采用n型轻掺杂。在本实施例中，N阱20是掺杂浓度为1×1016cm-3的n型Si衬底。
具体地，N阱20表面的一个薄层内可以依次划分为第一源区、第一沟道区和第一漏区。其中，第一源区和第一漏区为p型均匀重掺杂，且两者掺杂浓度相同，均为1×1019cm-3；第一沟道区也为p型均匀重掺杂，但比第一源区或第一漏区的掺杂浓度低，第一沟道区掺杂浓度为1×1018cm-3。
进一步地，第一沟道区30下方设置有埋层21，埋层21起始于第一沟道区30与第一漏区50的交界处，且埋层21长度小于第一沟道区30的长度。在本实施例中，埋层21距第一漏区40的距离为Lgap。一般情况下，Lgap不小于30nm。优选的，Lgap取30nm。
具体地，埋层21为n型均匀重掺杂区域，掺杂浓度高于第一沟道区30掺杂浓度，且埋层21与第一沟道区30异型掺杂以形成衬底PN结。在本实施例中，埋层掺杂浓度为1×1019cm-3，埋层厚度取10nm。
更具体地，埋层于第一沟道区底下引入，要求重掺杂以耗尽沟道，起始于第一沟道区与第一漏区50交界点处，结束于第一沟道区的某一点处，且与源区的距离为Lgap。此外，第一沟道区30的厚度必须小于衬底PN结在沟道里的空间电荷区宽度，以保证在无外加偏压时沟道的有效夹断。在本实施例中，沟道厚度取10-20nm时，衬底PN结都能有效夹断沟道，在本实施例中，沟道厚度取10nm。
进一步地，第一沟道区30上方设有第一栅极结构60；第一栅极结构60包括第一栅电极61以及位于第一栅电极61和第一沟道区30之间的第一栅介质层62。其中，第一栅介质层62的材料可以采用二氧化铪。
其中，第一源电极41、第一漏电极51和第一栅电极61采用同种金属，且该金属为高功函数金属。本实施例所用金属的功函数为4.7eV。
本实施例提供的新型p型积累模式JLFET器件与常规p型JLFET器件相比，有几点不同：常规p型JLFET利用栅极功函数实现对沟道区载流子的耗尽，进而关断器件，而本实施例通过在沟道下方引进重掺杂埋层，重掺杂埋层与沟道异型掺杂形成PN结，利用此衬底结的耗尽区，实现关态时对沟道的夹断；常规p型JLFET器件的栅极使用低功函数金属，而本实施例的源极、栅极和漏极均采用高功函数金属；
为了进一步说明本实施例提供的p型JLFET器件的性能，下面将本实施例的具有n+埋层结构的新型p型积累模式JLFET器件与常规p型JLFET器件进行性能比较。
具体地，本实施例提供的具有n+埋层结构的新型p型积累模式JLFET器件的关态电流相比常规p型JLFET降了2个数量级，开态电流比常规p型JLFET的开态电流增大，表明了本实施例提供的具有n+埋层结构的p型积累模式JLFET器件有更优秀的电流开关比；常规的p型JLFET结构有明显的GIDL效应，而本发明则避免了此类效应，而且新型p型积累模式JLFET器件的阈值电压要低于普通的p型JLFET器件的阈值电压。
另外，本实施例提供的具有n+埋层结构的新型p型积累模式JLFET器件阈值电压为-0.427V，与常规p型JLFET器件相比，保留了原有导通电阻较低的优势，且使得阈值电压降低了53.13％。这些均表明了具有埋层结构的新型p型积累模式JLFET器件性能优于常规p型JLFET器件，更适合应用于CMOS反相器中，替代传统的p型MOSFET作为上拉器件改善反相器的性能。
在本实施例中，下拉器件为一常规的n型MOSFET，具体包括：
n型MOSFET包括P阱70，P阱70表面设有第二沟道区80、第二源区90以及第二漏区100；其中，第二源区90和第二漏区100分别位于第二沟道区80的两端；第二源区90和第二漏区100上分别对应设有第二源电极91和第二漏电极101；
第二沟道区80上方设有第二栅极结构110；第二栅极结构110包括第二栅电极111以及位于第二栅电极111和第二沟道区80之间的第二栅介质层112；
第一栅电极61和第二栅电极111分别通过第一通孔63和第二通孔113与输入电极64连接；
第一漏电极51和第二漏电极101通过第三通孔63与输出电极53连接；
第一源电极41通过第四通孔42和第一金属换连线43连接电源；
第二源电极91通过第五通孔92和第二金属换连线93接地。
具体地，P阱70的材料可以是Ge或者Si等半导体材料，并采用n型轻掺杂。在本实施例中，P阱70是掺杂浓度为1×1016cm-3的p型Si衬底。第二栅介质层112的材料也可以采用二氧化铪。
进一步地，P阱表面的一个薄层内可以依次划分为第二源区、第二沟道区和第二漏区。第二沟道区正上方设有第二栅极结构。其中，第二源区和第二漏区为n型均匀重掺杂，第二源区和第二漏区的掺杂浓度为1×1019cm-3，第二沟道区为p型均匀重掺杂，第二沟道区的掺杂浓度为1×1018cm-3。
同p型JLFET器件，第二源电极91、第二漏电极101和第二栅电极111采用同种金属，且该金属为高功函数金属。本实施例所用金属的功函数为4.7eV。
优选的，本实施例将p型JLFET器件的所有电极和n型MOSFET器件的所有电极设置为同一种高功函数金属，在不改变器件性能的同时，减少制备工艺。
为了改善CMOS反向器的对称性，需要CMOS反相器中的上拉器件和下拉器件尽量在尺寸和电流驱动能力方面对称，作为上拉器件的新型p型积累模式JLFET的沟道也即第一沟道区厚度取10nm，因此，n型MOSFET沟道也即第二沟道区厚度也取10nm。
进一步地，本实施例提供的新型CMOS反相器通过具有埋层结构的新型p型积累模式JLFET，利用埋层与沟道区形成的衬底PN结夹断沟道，使得器件阈值电压得到降低，同时降低了沟道表面电场，抑制了GIDL效应，减小了器件的关断泄露电流，进而提升了新型CMOS反相器的性能；同时，使得反相器的p型JLFET器件和n型MOSFET器件可以在PD-SIO上实现结合，且该结构降低了对栅极金属功函数的要求，可以实现器件栅极采用同质高功函数金属，降低了工艺复杂度，提高了器件的可靠性。
此外，本实施例提供的新型CMOS反相器中的p型JLFET与n型MOSFET尺寸相同，且电极金属同质，改善了上拉器件的空穴迁移率和驱动能力，使上拉与下拉器件的驱动能力相当，改善了传统CMOS反相器中上拉和下拉器件对称性问题；同时，减小了上拉器件的尺寸，节省了器件面积，提升了反相器的频率特性，从而使得新型CMOS反相器的转换性能更优秀。
实施例二
下面通过比较实验进一步地验证上述实施例一提供的新型CMOS反相器的性能。请参见图2，图2是本发明实施例提供的新型CMOS反相器的等效电路结构图，其包括新型p型积累模式JLFET器件和传统n型MOSFET器件；其中，
新型p型积累模式JLFET器件作为新型CMOS反相器的上拉器件，新型p型积累模式JLFET的栅电极作为输入端，接受输入信号Vin，新型p型积累模式JLFET的源电极连接高电平，本例中使用高电平为VDD为1.5V，新型p型积累模式JLFET的漏电极连接输出端，输出端与接地的电容Cout的另一端相连接。
传统n型MOSFET器件作为新型CMOS反相器的下拉器件，传统n型MOSFET的栅电极作为输入端，接受输入信号Vin，传统n型MOSFET的源电极连接低电平GND，传统n型MOSFET的漏电极与新型p型积累模式JLFET的漏电极相连接。
首先，对本发明提供的新型CMOS反相器的两个器件单独进行转移特性测试，即ID-VGS曲线。
具体地，本实施例采用的新型CMOS反相器具有同质金属，其中，对于新型p型积累模式JLFET器件，其漏电极接-1.5V，源电极接地，栅电极输入-1.5V～0V的电压，观察器件的漏端电流随栅源电压的变化情况；对于传统的n型MOSFET，其漏电极接1.5V，源电极接地，栅电极输入0V～1.5V的电压，观察器件的漏端电流随栅源电压的变化情况。
作为对比，本实施例例还对传统CMOS反相器中所使用的传统p型MOSFET也做了转移特性曲线的测试。本实施例中作为对比所使用的传统p型MOSFET与图1中的n型MOSFET尺寸相同，但栅极金属不同。
请参见图3，图3是本发明实施例提供的新型p型积累模式JLFET器件、传统n型MOSFET器件和传统p型MOSFET器件的转移特性曲线对比图；其中，横轴是器件的输入电压VGS，纵轴是器件的输出电流ID，右侧实线是传统n型MOSFET(NMOS)器件的转移特性曲线，点线是传统的p型MOSFET(PMOS)的转移特性曲线，虚线是新型p型积累模式JLFET(BNLpJLFET)器件的转移特性曲线。从图3中可以看出，常规p型MOSFET与新型p型积累模式JLFET曲线几乎相同，但常规的p型MOSFET使用的金属功函数为4.57eV，而新型p型积累模式JLFET和传统的n型MOSFET的金属功函数都为4.7eV，且新型p型积累模式JLFET的阈值电压还小于传统的p型MOSFET，这对于需要改善上拉器件和下拉器件的面积和驱动能力对称性的传统CMOS反相器来说，具有同质金属的新型CMOS反相器的性能更加优秀，且工艺复杂度也降低了。
其次，对本实施例中的新型CMOS反相器的电压传输特性进行测试，即VTC曲线。
进一步地，请继续参见图2，将新型CMOS反相器的输入端Vin输入0～1.5V的电压，观察其输出端电压的变化，判断反相器是否符合实现电平反相的功能。
作为对比，本实施例还对传统CMOS反相器和使用普通的p型JLFET的CMOS反相器进行了电压传输特性曲线的测试。
具体地，由传统n型MOSFET和p型MOSFET组成的传统CMOS反相器，由传统n型MOSFET和普通的p型JLFET组成的CMOS反相器。本实施例中所使用的普通p型JLFET与新型p型积累模式JLFET相比，普通的p型JLFET使用的是完全耗尽的绝缘体上硅(FD-SOI)结构、不具有无埋层而且栅极金属功函数较低。
请参见图4，图4是本发明实施例提供的三种反相器的电压传输特性(VTC)曲线对比图，也即三种反相器的功能曲线，。
从图4可以看出，VTC曲线表示反相器输入电压与输出电压之间的关系，是反应反相器功能的曲线，横轴是反相器的输入电压，纵轴是输出电压，图4中黑色点线是由NMOS和PMOS组成的传统的CMOS反相器(con inverter)的电压传输特性(VTC)曲线，蓝色虚线是由普通的p型JLFET和传统的NMOS组成的反相器(con pJL inverter)的VTC曲线，红色实线是本文提出的由新型p型积累模式JLFET和传统NMOS组成的新型具有栅极同质金属CMOS反相器(New inverter)的VTC曲线。其中新型CMOS反相器的曲线在最右侧，当三个反相器的下拉器件都完全相同时，电压转移特性曲线越靠右，即阈值转换电压Vm越大，说明应用在反相器中上拉器件的驱动能力越强，从图4中可以看出，新型CMOS反相器改善了传统CMOS反相器中上拉器件的不足；
进一步地，从图4中可以看出，新型CMOS反相器的阈值转换电压Vm更靠近输入电压的中值0.75V；具体地，反相器阈值转换电压越接近高电平的中值，在电平转换和噪声容限的性能才能更好，由于三个反相器的器件尺寸完全相同，这说明新型CMOS反相器的上拉和下拉器件的对称性在面积和驱动能力方面具有更大的优势，也验证了新型CMOS反相器的性能更优秀。图4中的使用普通p型JLFET作为上拉器件的反相器的性能最差，再次证明了由于普通p型JLFET器件自身的寄生效应的而无法应用于传统CMOS反相器。
最后，对本实施例中的新型CMOS反相器、传统CMOS反相器以及含有常规无结p型JLFET的反相器的输出瞬态特性曲线进行测试并对比。
请参见图5，图5是本发明实施例提供的三种反相器的输出瞬态特性曲线曲线对比图；其中，横轴是时间，左侧纵轴表示器件的输出电电压，右侧纵轴表示器件的输入电压，虚线是三种反相器的输入相同电压的瞬态曲线，实线由NMOS和PMOS组成的传统的CMOS反相器(con inv)的输出端电压的瞬态曲线，点线是由普通的p型JLFET和传统的NMOS组成的反相器(con pJL inv)的输出端电压的瞬态曲线，点杠线是本发明提出的由新型p型积累模式JLFET和传统NMOS组成的新型具有栅极同质金属CMOS反相器(new inv)的输出端电压的瞬态曲线。由于三种反相器都使用相同的n型MOSFET作为下拉器件，所以它们的输出电压的下降时间都是完全相同。
从图5可以看出，三个反相器的输出电压的上升时间几乎相同，只有略微差别，但三种反相器采用不同的上拉器件，由于新型p型积累模式JLFET的器件是通过引入重掺杂n+埋层形成PN结夹断沟道的，这可能会造成器件电容值上升幅度很大，但图5的反相器的瞬态结果表明，在新型反相器功能正常的前提下，新型p型积累模式JLFET器件的应用，并没有使CMOS反相器的电容造成明显增大，说明反相器的瞬态特性并没有因此而恶化。加之无结器件本身的导通电阻较低，使得本实施例提供的反相器的频率特性得到改善。
实施例三
在上述实施例一的基础上，本实施例提供了一种具有同质栅极金属的新型CMOS反相器的制备方法，请参见图6，图6是本发明实施例提供的一种的具有同质栅极金属的新型CMOS反相器的制备方法示意图，具体包括一下步骤：
S1：在本征衬底上制作浅槽沟道隔离结构。
具体地，本实施例在SOI结构的衬底上制作浅槽沟道隔离结构。其中，浅槽沟道中所填充的绝缘材料为SiO2，左侧隔离开的衬底用来制作作为上拉器件的具有n+埋层结构的新型p型积累模式JLFET，有侧隔离开的衬底用来制作作为下拉器件的传统n型MOSFET。
S2：在本征衬底上制作N阱和P阱。
具体地，在本征衬底左侧掺杂制备具有一定掺杂浓度的N阱，在反相器衬底右侧掺杂制备具有一定掺杂浓度的P阱。其中，N阱和P阱的材料为均为轻掺杂型，可以是Si衬底，本实施例使用Si材料作为衬底。
S3：在N阱上制作埋层结构。
具体地，可以选择单晶Si衬底，并进行光刻以形成埋层离子注入窗口；在埋层对应的位置进行离子掺杂形成n型埋层；其中，埋层与衬底为同类型掺杂，且埋层为重掺杂。
S4：在N阱上形成第一外延层，并在P阱上形成第二外延层。
具体地，在步骤S2中形成的轻掺杂衬底上，外延生长一层Si外延层，其中，N阱上形成的p-外延层为第一外延层，P阱上形成的n-外延层为第二外延层。其中，外延层的掺杂浓度可设置为与衬底掺杂浓度相同，但与衬底掺杂类型不同，以提高制作效率。
在形成外延层后，还需对外延层的厚度进行减薄调整，以使外延层厚度为所设计沟道的厚度。
S5：分别对第一外延层和第二外延层进行离子注入，以形成p型JLFET和n型MOSFET的沟道区。
具体地，光刻第一外延层和第二外延层，以在定好的沟道重掺杂区位置形成离子注入窗口，在对应位置进行p+掺杂，以得到重掺杂的沟道区。
S6：在沟道区上方制备p型JLFET和n型MOSFET的栅电极。
在本实施例中，首先在两个器件的沟道区上制备一层栅介质层，然后在两个器件栅介质层上面形成金属电极，形成两个器件各自的栅电极。
具体地，光刻外延层以露出沟道区所在区域，并在该区域溅射一层栅介质材料，以形成栅介质层。其中，栅介质层材料可采用高K介质材料，本实施例使用二氧化铪作为栅介质层。在本实施例中栅电极所使用的金属为同质高功函数金属，功函数都为4.7eV。
S7：分别对第一外延层和第二外延层进行离子注入，以形成p型JLFET和n型MOSFET的有源区。
具体地，光刻第一外延层以在其上形成重掺杂的p型JLFET器件的p++源区和漏区；光刻第二外延层以在其上形成重掺杂的n型MOSFET器件的的n++源区和漏区。
S8：在有源区上方制备p型JLFET和n型MOSFET的源电极和漏电极。
具体地，对整个衬底进行光刻，以露出源区、漏区、沟道区所在区域的金属接触孔图案；然后在整个外延层上淀积一层金属层，之后对整个衬底再次进行光刻，去除接触孔以外的金属，得到新型反相器的两个源电极、两个个栅电极和一个连在一起的漏电极。
S9：在栅电极、源电极和漏电极上方制作通孔，采用金属互连线将两个器件的栅极连接在一起，并引出源电极和漏电极，以完成反相器的制作。
首先，在整个器件表面淀积一层介质层，刻蚀露出两个器件的接触空，并在刻蚀处填充金属钨，形成五个电极的通孔。
其次，在介质层和接触空上面淀积一层金属。通过光刻与刻蚀，除去多余金属，形成金属互连线图形，将新型CMOS反相器的两个器件的栅极连接在一起，作为反相器的输入端；将漏极也用金属引出，作为反相器输出端；并将上拉器件和下拉器件的源极用金属引出连接到电源或地。
至此，完成具有栅极同质金属的新型CMOS反相器的制作。
本发明提供的新型CMOS反相器的所有电极可以使用同一种金属，大大地降低了工艺复杂度。
实施例四
下面具体取实施例一中的器件仿真参数，对本发明的制作方法进行详细说明。
请参见图7a～7k，图7a～7k是本发明实施例提供的一种具有n+埋层结构的新型p型积累模式JLFET器件的制备过程示意图，包括：
步骤1：在SOI结构的本征硅衬底上制作三个浅槽沟道隔离结构101,102,103，以将制作两个器件的衬底隔离开，其中，浅槽沟道中所填充SiO2，如图7a所示。
步骤2：在浅槽沟道隔离结构101,102隔离出左侧的Si衬底用来制作作为上拉器件的具有n+埋层结构的新型p型积累模式JLFET，进行第一次光刻，对左侧Si进行浓度为1×1016cm-3的n型轻掺杂，作为N阱104；浅槽沟道隔离出右侧的衬底用来制作作为下拉器件的传统n型MOSFET，进行第二次光刻，对右侧Si进行浓度为1×1016cm-3的p型轻掺杂，作为P阱105，如图7b所示。
步骤3：进行第三次光刻。在N阱104的特定区域形成埋层离子注入窗口；对其进行选择性离子注入，并退火激活杂质，以在单晶Si衬底上形成掺杂浓度为1×1019cm-3的n++型埋层106，如图7c所示。
步骤4：进行第四次光刻和第五次光刻。在步骤2中形成两种轻掺杂的衬底上，分别外延生长掺杂浓度为1×1016cm-3的p型轻掺杂Si外延层107和n型轻掺杂Si外延层108，并减薄所生成的外延层，使Si外延层107、108的厚度为所设计沟道区的厚度10nm，如图7d所示。
步骤5：进行第六次光刻，在Si外延层107、108上露出沟道重掺杂区区域的外延层，并对其进行离子注入，以在Si外延层107、108内形成掺杂浓度为1×1019cm-3的p型沟道重掺杂区109、110，其中埋层106距沟道区109边缘的距离Lgap为30nm，如图7e所示。
步骤6：露出沟道区109、110所在区域，并在沟道区109、110上方溅射一层二氧化铪作为栅介质层，形成栅氧化层111、112，如图7f所示；并在栅介质层表面上淀积一层金属，形成两个器件的同质金属栅电极113、114，如图7g所示。
步骤7：进行第七次光刻，在p-外延层107上露出源区和漏区部分的外延层，并对其进行离子注入，以在p-外延层107内形成掺杂浓度为1×1019cm-3的p++型源区115和漏区116；进行第八次光刻，在n-外延层108上露出源区和漏区部分的外延层，并对其进行离子注入，以在n-外延层108内形成掺杂浓度为1×1019cm-3的n++型漏区117和源区118，如图7h所示。
步骤8：进行第九次光刻，分别露出新型p型积累模式JLFET的源区115、漏区116和传统n型MOSFET的漏区117、源区118的区域，并在反相器表面上淀积一层金属；进行第十次光刻，把除了接触孔以外的金属都去掉，形成两个器件的漏电极119、源电极120、121，此步骤中两个漏电极金属相连作为反相器的输出电极，如图7i所示。
步骤9：在反相器表面淀积一层介质层，进行第十一次光刻，在形成好的5个电极上方刻蚀填充金属钨，形成通孔122、123、124、125，如图7j所示。
步骤10：将上一步骤形成的通孔表面金属淀积一层金属，进行第十二次光刻，去除多余金属，使用金属互连线将反相器的两个栅极113、114连接在一起，作为反相器的输入端127；将两个器件相连的漏极引出作为反相器的输出端128；然后将上拉器件新型p型积累模式JLFET的源极120引出，作为反相器连接到高电平的电源端129；将下拉器件传统n型MOSFET的源极126引出，作为反相器连接地的一端130。如图7k所示。
至此，完成具有栅极同质金属的新型CMOS反相器的制备。
在本实施例中的新型CMOS反相器的新型器件的制备方法中，相关工艺过程可根据实际情况做适当调整。但无论具体实现方式如何，所有基于本发明所提出的器件结构所进行的结构、方法或功能上的变换均应包含在本发明的保护范围内。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
Claims (10)
1.一种具有同质栅极金属的新型CMOS反相器，其特征在于，包括设置于衬底(10)上的p型JLFET以及n型MOSFET，所述p型JLFET与所述n型MOSFET之间通过浅槽沟道隔离结构(11～13)隔离开，所述p型JLFET与所述n型MOSFET的栅电极相互连接并作为CMOS反相器的输入端，所述p型JLFET与所述n型MOSFET的漏极相互连接并作为CMOS反相器的输出端，所述p型JLFET的源电极接高电源端，所述n型MOSFET的源电极接地；其中，所述p型JLFET是具有埋层结构的积累模式JLFET。
2.根据权利要求1所述的新型CMOS反相器，其特征在于，所述衬底(10)为Bulk体硅衬底或者SOI衬底。
3.根据权利要求1所述的新型CMOS反相器，其特征在于，所述p型JLFET器件包括N阱(20)，位于所述N阱(20)上面的第一沟道区(30)、第一源区(40)以及第一漏区(50)，所述第一源区(40)和所述漏区(50)分别位于所述沟道区(30)的两端，所述第一源区(40)和所述漏区(50)上分别对应设有第一源电极(41)和第一漏电极(51)；其中，
所述第一沟道区(30)下方设置有埋层(21)，所述埋层(21)起始于所述第一沟道区(30)与所述第一漏区(50)的交界处，且所述埋层(21)长度小于所述第一沟道区(30)的长度；
所述第一沟道区(30)上方设有第一栅极结构(60)；所述第一栅极结构(60)包括第一栅电极(61)以及位于所述第一栅电极(61)和所述第一沟道区(30)之间的第一栅介质层(62)。
4.根据权利要求2所述的新型CMOS反相器，其特征在于，所述埋层(21)距所述第一源区(40)的距离Lgap不低于30nm。
5.根据权利要求2所述的新型CMOS反相器，其特征在于，所述埋层(21)为n型均匀重掺杂区域，掺杂浓度高于所述第一沟道区(30)掺杂浓度；
所述第一沟道区(30)厚度小于衬底PN结在所述第一沟道区(30)里的空间电荷区宽度，以保证无外加栅压时沟道的有效夹断。
其中，所述埋层(21)与所述第一沟道区(30)异型掺杂以形成衬底PN结。
6.根据权利要求2所述的新型CMOS反相器，其特征在于，所述第一源区(40)和所述第一漏区(50)都为p型均匀重掺杂，且两者掺杂浓度相同；
所述第一沟道区(30)为p型均匀掺杂，且其掺杂浓度低于所述第一源区(40)的掺杂浓度；所述N阱(20)为n型均匀轻掺杂。
7.根据权利要求2所述的新型CMOS反相器，其特征在于，所述n型MOSFET包括P阱(70)，所述P阱(70)表面设有第二沟道区(80)、第二源区(90)以及第二漏区(100)；其中，所述第二源区(90)和所述第二漏区(100)分别位于所述第二沟道区(80)的两端；所述第二源区(90)和所述第二漏区(100)上分别对应设有第二源电极(91)和第二漏电极(101)；
所述第二沟道区(80)上方设有第二栅极结构(110)；所述第二栅极结构(110)包括第二栅电极(111)以及位于所述第二栅电极(111)和所述第二沟道区(80)之间的第二栅介质层(112)；
所述第一栅电极(61)和所述第二栅电极(111)分别通过第一通孔(63)和第二通孔(113)与输入电极(64)连接；
所述第一漏电极(51)和所述第二漏电极(101)通过第三通孔(52)与输出电极(53)连接；
所述第一源电极(41)通过第四通孔(42)和第一金属换连线(43)连接电源；
所述第二源电极(91)通过第五通孔(92)和第二金属换连线(93)接地。
8.根据权利要求7所述的新型CMOS反相器，其特征在于，所述第一栅电极(61)和所述第二栅电极(111)使用同种功函数金属。
9.根据权利要求7所述的新型CMOS反相器，其特征在于，所述第二源区(90)和所述第二漏区(100)都为n型均匀重掺杂，且掺杂浓度相同；
所述第二沟道区(80)为p型均匀掺杂，且其掺杂浓度低于所述第二源区(90)的掺杂浓度；
所述P阱(70)为p型均匀轻掺杂。
10.一种具有同质栅极金属的新型CMOS反相器的制备方法，其特征在于，包括以下步骤：
在衬底上制作浅槽沟道隔离结构；
在所述衬底上制作N阱和P阱；
在所述N阱上制作埋层结构；
在所述N阱上形成第一外延层，并在所述P阱上形成第二外延层；
分别对所述第一外延层和所述第二外延层进行离子注入，以形成p型JLFET和n型MOSFET的沟道区；
在所述沟道区上方制备p型JLFET和n型MOSFET的栅电极；
分别对所述第一外延层和所述第二外延层进行离子注入，以形成p型JLFET和n型MOSFET的有源区；
在所述有源区上方制备p型JLFET和n型MOSFET的源电极和漏电极；
在所述栅电极、所述源电极和所述漏电极上方制作通孔，采用金属互连线将两个器件的栅极连接在一起，并引出源电极和漏电极，以完成反相器的制作。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110686635.1A CN113644069B (zh) | 2021-06-21 | 2021-06-21 | 一种具有同质栅极金属的新型cmos反相器及其制备方法 |
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| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
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| CN113644069A true CN113644069A (zh) | 2021-11-12 |
| CN113644069B CN113644069B (zh) | 2024-04-02 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110686635.1A Active CN113644069B (zh) | 2021-06-21 | 2021-06-21 | 一种具有同质栅极金属的新型cmos反相器及其制备方法 |
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| Country | Link |
|---|---|
| CN (1) | CN113644069B (zh) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20160329427A1 (en) * | 2015-05-08 | 2016-11-10 | Semiconductor Manufacturing International (Shanghai) Corporation | Semiconductor device and related manufacturing method |
| CN111863967A (zh) * | 2020-06-12 | 2020-10-30 | 西安电子科技大学 | 一种具有埋层结构的新型低阈值jlfet器件及其制备方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20160329427A1 (en) * | 2015-05-08 | 2016-11-10 | Semiconductor Manufacturing International (Shanghai) Corporation | Semiconductor device and related manufacturing method |
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Legal Events
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|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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