JPS62154668A

JPS62154668A - 半導体装置

Info

Publication number: JPS62154668A
Application number: JP29251285A
Authority: JP
Inventors: Sunao Shibata; 直柴田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1985-12-27
Filing date: 1985-12-27
Publication date: 1987-07-09
Anticipated expiration: 2009-08-24
Also published as: JPH0666467B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の技術分野］本発明は半導体装置に係り、特にＭＯＳ型の共鳴トンネ
ル素子に関する。

［発明の技術的背景とその問題点コ従来、化合物半導体デバイスでは、分子線エピタキシ（
ＭＢＥ）などの技術を用いて人工的にポアノシャルの井
戸及びバリヤを結晶中につくり、共鳴トンネル（Ｒｅｓ
ｏｎａｎｔ　Ｔ　ｕｎｎｅｌｉｎｇ）と呼ばれる現象を
利用して、負性抵抗を持ったデバイスを実現してきた。

第゛８図はこの様なデバイスの一例を示している。

つまり、ｎ型のＧａＡｓ基板２０１上に例えば５０人程
度の厚さのＡｊ！ｘＧａｌ−ｘＡｓ　（Ｘ’ｂ３０％）
２０２，２０４．ＧａＡｓ層２０３を順次積み重ね、更
にｎ型のＧａＡｓ層２０５を重ねた構造となっている。

Ａ　Ｉ！、ｘ　Ｇ　ａ　１−ｘ　Ａ　ｓのバンドキャッ
プはＧａＡｓのそれよりも大きいため、そのバンドの構
造は第８図（ｂ）の様になっている。

同図には、伝導帯の一番下のエネルギ檗位のろ示してあ
り、これは電子に対するポテンシャルに相当１．ている
。ＧａＡｓの領域２０３゛は、２つのポテンシャルバリ
ヤ２０２−．２０４”に挟まれたポテンシャルの井戸に
なっており、量子力学によるとこの様なポテンシャルの
井戸に閉じ込められた電子のエネルギレベルは、図に示
した様にＥｌ、Ｅ２・・・・・・と離散的な値をとるこ
とが知られている。この様な離散的なレベル間の間隔は
井戸の幅Ｗの二乗に反比例し、例えばＷが５０人程度な
ら〜１００ｍＶ程度になる。

この様な層構造の、例えば２０１”、２０５″の間に電
圧をかけると、第８図（ｅ）に示した様に、領域２０３
′のエネルギレベルの１つが、２０１′のエネルギレベ
ルと丁度一致したときに、電子が２０１″より２０５゛
に流れる。これが共鳴トンネル（ｒｅｓｏｎａｎｔ　ｔ
ｕｎｎｅｌｉｎｇ）と呼ばれる現象である。この様なデ
バイスの電流電圧特性を図示すると、第９図の如くにな
る。ここで、Ｖｌ。

Ｖ２は、それぞれＥｌ、Ｅ２のレベルが２０１′のレベ
ルと一致するバイアス電圧である。図から明らかな様に
、このデバイスの電流電圧特性は、大きな非直線性を示
し、負性抵抗を持っている。

この様に負性抵抗を示すデバイスは、高周波発振器など
に用いることができる。しかしながら、層構造でつくら
れる、共鳴トンネル素子は、半導体基板表面に対し縦方
向に形成されるため、深い部分に形成されたＧａＡｓ層
（例えば２０１）より配線を引出すのが困難であり、基
板上に高集積化することが困難であった。そのため、基
板表面に沿った方向に電流を流す共鳴トンネル素子の実
現が待望されていた。更に、この素子は、２瑞子素子で
あるため、論理ゲートを構成することが困難であるなど
応用範囲も限られていた。

［発明の目的］本発明は以上の点に鑑みなされたものであり、基板表面
に沿って共鳴トンネル現象による電流を流し、しかも第
３の電極によってこの電流をコントロールできる半導体
装置を提供することを目的としている。

［発明の概要］本発明による半導体装置は、半導体基板主面に互いに離
間したソース・ドレイン領域を有し、このソース・ドレ
イン領域間の基板領域には、ソース・ドレイン領域との
間にポテンシャルバリアが設けられてポテンシャル井戸
が形成され、前記基板上に設けられたゲート電極により
キャリアのエネルギーレベルを制御して前記ソース・ド
レイン領域間に共鳴トンネルによる電流を生じさせる様
にした事を特徴とする。

［発明の効果］本発明によって、基板表面に沿った方向に共鳴トンネル
電流を流すことが可能で、しかも第３の電極によって電
流をコントロールできる三端子の素子が実現できた。そ
の結果高集積化が可能となり、且つ高度な論理機能を最
小の素子数で実現できるようになり、高集積化、高速化
が達成された。

［発明の実施例］以下本発明の一実施例を図面を参照しながら説明する。

第１図（ａ）は本発明の第１の実施例を構造断面図で示
したものである。例えば、アクセプタ濃度が１０１５〜
１０１６ｃ＋ｎ−３程度のＰ型シリコン基を上に、Ｎ型
の領域、ソース１０２．ドレイン１０２′が互いに離間
して設けられている。この領域のＮ型不純物濃度は、例
えば１０〜１０２１０２０ｃ１程度のものを用いる。ま
た、厚さ１００〜３００八程度のゲート絶縁膜（Ｓ　ｉ
　０２　）を介して、チャネル長り、　　０．１μｍ以
下、例えば０．０５μｍの電極１０４が設けである。こ
のゲート電極は例えば、Ｎ型のポリシリコンを用いる。

１０５．１０５゛はシリコン基板内に埋め込まれたＳｉ
Ｏ２層であり、１０２，１０２−とシリコンの表面の領
域１０６を隔てている。両者の間、例えば１０２と１０
６の間に電位差を与えると、直接トンネル現象によって
電流が流れる様に酸化膜１０５．１０５′の厚さは十分
に薄く設定されており、４０Å以下、例えば３０Ａの膜
厚のものを用いる。そして、表面にはＣＶＤＳｉＯ２膜
１０７が設けられ、ソース・ドレイン１０２．１０：ｌ
”にコンタクトホールを介してＡｆ１０８，１０８＝が
接続されている。

この素子の表面に於ける電子のポテンシャルを模式的に
示したのが第１図（ｂ）〜（ｅ）である。

即ち、ソース（１０２）とドレイン（１０２”）を略同
電位にし、ゲー）−（１０４）に正電位を与えた場合の
様子を示してしたのが（ｂ）〜（ｄ）であり、（ｅ）は
ドレインにソースより充分高い電位を与えた場合を示す
。第１図（ｂ）は、ゲート電圧■Ｇがフラットバンド電
圧に等しい場合の電子に対するポテンシャルの状態であ
る。

ジ　　　、！￥− １０２ｂ、１０２ｂ−，１０５，１０５。

１０６ｂはそれぞれ第１図（ａ）の１０２゜１０２−．
１０５．ＩＯＦＭ、１０６のポテンシャルに相当してい
る。

第１図（ｃ）は、ゲート電圧を、通常のＭＯＳＦＥＴの
閾値ＶＴ１１に等しくした場合を示している。

通常のＭＯＳＦＥＴとは第１図（ａ）で酸化膜層１０５
．１０５−を取り除いたデバイスのことを意味する。本
素子ではＶ。−ＶＴＨにしてもソース・ドレイン間に電
流は流れない。即ち、チャネル領域１０６はソース・ド
レイン領域（１０２゜１０２″）から、酸化膜１０５．
１０５−によるポテンシャル・バリヤ１０５ｃ、１０５
−ｃによって隔てられている。また、このポテンシャル
・バリヤ間の距離りが、０．１μｍ以下であるため、領
域１０６に於ける電子の準位は、同図ＣにＥｌ。

Ｅ２・・・・・・と示した様に離散的な値になっている
。

井戸の底から測った各準位の位置Ｅｇは、チャネル長し
によって変わり、近似計算によればＬ−０８０５μｍで
のＥｌのポテンシャルエネルギーＥｇ１は１．１ｆｆｌ
ｅＶである。下表はその他の例を示す。

（ｍｅＶ）以上の理由でＶ。−ＶＴＩＩとしても、一番下の電子の
エネルギーレベルＥ＋　は、ソースの＋ノベル１０２Ｃ
よりも上にあり電子が注入されないのである。従って、
ソース・ドレイン間に電流は流れない。第１図（ｄ）は
、■Ｇ＞ＶＴＨの状態でいわゆるディープ・デプレッシ
ョンの状態に相当している。この図では、ｖ−ｖＧｌで
丁度Ｅｔとソースの電子のレベル１０２ｄが一致した状
態を示している。この時、ソースに対しドレインに僅か
に正の電圧（ＶＤさｖｓ）を加えておけば、ソースから
ドレインに向って共鳴トンネル現象による電流が流れる
。ドレイン電圧が、ソースよりも十分高ければ、第１図
（ｅ）の如くになり、先述ＶＧ１より低いゲート電圧で
ソースの電子レベル１０２ｅをＥｌと一致させ共鳴トン
ネル電流を流すことができる。

この様な素子の電流電圧特性を第２図に示す。

第２図の特性が従来の素子の特性第９図と大きく異なる
のは次の点である。つまり、従来の素子は２端子素子で
あり、その２つの端子間に加える電圧に対し負性抵抗を
示したのであるが、本発明による素子では、第３の電極
であるゲート電極に加える電圧により、ソース・ドレイ
ン間に流れる電流を制御しており、その相互コンダクタ
ンスｇ　■（ａｌ　　／ａＶ　　ρ省の領域が現われて
いｍ　　　　　　　　　Ｄ　　　　　　　Ｇる点である
。

第３図に第１玉図に示した素子の製法の一例を示す。

先ず、Ｐ型シリコン基板３０１上にゲート酸化膜３０２
．リンドープポリシリコン３０３，５ｔ０２膜３０４を
形成し、これらをゲート形状にバターニングすると共に
フィールド絶縁膜で囲まれたシリコン基板をエツチング
して溝を形成する。

そして、溝表面を例えば８５０℃、ｄｒｙ０２＋Ａｒで
熱酸化して３０人程度の酸化膜３０５を形成する（第３
図ａ）。

次に、全体を異方性エツチング例えばＲＩＥで全面エツ
チングして溝底部の酸化膜３０５を除去する。溝側壁部
の酸化膜は自己接合して残る（第３図ｂ）。

この後、Ａ　またはＰを１０２ＤＣＬ１！−３程度含ん
だ多結晶シリコン膜３０６をＣＶＤで被覆形成し、更に
レジスト（図示しない）で平坦化する。レジストと多結
晶シリコン膜３０６を、はぼ等速のエツチング条件でＲ
ＩＥ等で全面エツチングし２、溝部に多結晶シリコン膜
３０６を埋込む。この後、好ましくは熱処理を行なって
Ａ　ドープ多結晶シリコン３０６からＡ　を基板中に拡
散させ、ＰＨ接合面を基板中に形成させる（第３図Ｃ）
。

第３図ｄは、この素子の平面図を示す。図中斜線領域で
基板中に埋込まれた酸化膜３０５を示した。３０７はフ
ィールド領域を示す。

上記例では多結晶シリコンを埋込んだが、即結晶シリコ
ンや水素添加されたアモルファ、スシリコン等でもよい
。

さて、この様な素子は、非常に広範な新しい応用が可能
である。その−例を第４図に示す。第４図（ａ）は本発
明の素子を略記号で示したものであり、同図（ｂ）は、
負荷抵抗と紹合わせた回路を示している。第４図（ｂ）
の回路のＡ点に、入力として第４図（Ｃ）の様な、ｖＧ
ｌのバイアス電圧に対し周波数ｆの交流信号を入れると
、８点に出てくる出力波形は第４図（ｄ）の様になる。

出力波形は、周波数が２ｆになっていることが分る。

つまり第５図（ｂ）の回路は、たった１つの能動素子し
か用いられていないにもかかわらず、周波数逓倍という
、高度な機能を持った回路となっている。

ここで、先述した様に、Ｅｌのレベルはドレイン電圧の
影響を受ける。第５図は、ＶＤがソース電位に略等しい
場合（ＶＤさＶ３）、ＶＤがソー第５図を用いて第４図
の回路の動作について説明する。先ず最初に入力端子Ａ
がＬｏｗ、出力端子ＢがＨｉｇｈであったとする。端子
Ａの電位が徐々に上昇し、ＶＤ＞ＶｓにおけるＥｌの共
鳴トンネルを起す■　゛に近づくと電流が流れ、出力端
子Ｂの電位は低下し始める。そして、更にゲート電圧が
上昇してＶＤたＶＳにおける共鳴トンネルを起すゲート
電圧Ｖ。１に等しくなると出力Ｂは最も低いレベル即ち
Ｌｏｗに到る。次にＡの電位がＶ　より更に上昇しＶＧ
＝Ｖｃｉ’となると、再び電流が減少して出力ＢがＨｉ
ｇｈとなる。後はこれと正逆の動作が周期的に繰り返さ
れるため第４図（ｃ）（ｄ）に示した様な周波数逓倍が
行なわれる。

第６図は本発明の素子の別の一応用例を示している。つ
まり、本素子のゲート電極（第１図（ａ）、１０４）を
フローティングゲート６０１とし、フローティングゲー
トと容量的に結びついている２つのコントロールゲート
６０２，６０３を持つた素子（第６図ａ）を用い、負荷
抵抗を１つつけた回路である（第６図ｂ）。ここで２つ
のコントロールゲート６０２，６０３は同じ大きさの容
量結合係数でフローティングゲート６０１と結びついて
いる。第６図（Ｃ）は、同［Ｄ　（ｂ）の回路の出力電
圧をフローティングゲートの電位Ｖｐの関数として示し
たものである。ここでＶＧｌは第２図に示した、共鳴ト
ンネル電流の丁度ピークを与えるゲート電圧に等しい。

今、Ａ、Ｂ２端子に入る入力電圧Ｖ　　、ＶＢかハイレ
ベル（）１）と、ロウレベル（Ｌ）の２つのレベルをと
るとする。どちらか一方のみＨのときＶＦ”ＶＧｌとな
る様に素子を設計しておくと、Ｖ　　−Ｖ　　−Ｈの場
合はＶ　ｐ　＞　Ｖ　ｃ　ｔとなり、ＶＡＢ −Ｖ−ＬのときはＶ＜ｖＧｌとなり、いずれの１３　　
　　　　　　　　　　　Ｆ場合もＶ　はＨとすることが出来る。第６図（ｄ）はＶ
　　、ＶＢとＶ。の関係を示したもので、ＶＡ　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　ＣはＶ　と■　の排他的論理和をとった結果
になつＢている。この例でも出力点ＣはＨ，Ｌとの間で変化する
が、Ａ、Ｂへの電圧印加は配線抵抗と配線容量、ゲート
容量により遅延が生じ、これよりソース・ドレイン間の
キャリア伝達速度の方が充分早いので動作上の問題はな
い。

、これまで、排他的論理和をＭＯＳやバイポーラ素子で
形成しようと思えば最低７〜８ケもの能動素子を必要と
したが、本発明の素子を用いれば、たった１つでこの様
な高度な論理機能を実現することができた。

（１１人下４１龜）また、本素子は、基本的な構造はＭＯＳＦＥＴとよく似
ており、共鳴トンネル電流を半導体の表面方向に流す構
造となっているため回路のレイアウトが簡単であり、余
分な引出し配線が不必要であるなど高集積化に極めて有
利な特質を有している。それたけでなく、従来数多くの
素子を必要とした回路が、少数の素子で実現できるため
、消費電力が少なくなり、しかも素子間を結びつける配
線の数も減るため配線での遅延を少なくし回路の高速化
が実現できる。

また、本素子はシリコン基板上に形成できるため、同一
基板上に形成したＳ　１ＭＯ５／ＬＳ　Ｉと４合せ、よ
り高度な機能をもった回路を実現することもできる。

尚、本発明の第１の実施例（第１図）では１０２．１０
２＝はＮ型のシリコンを埋設して用いたが、単結晶シリ
コン基板の細溝にバリヤ酸化膜を埋込み、ソース・ドレ
イン部にＡｓやＰをイオン注入しアニールして形成され
た単結晶シリコンであってもよいし、基本的に第１図（
ａ）の構造をしておればよい。また、第１図（ａ）では
ゲート電極１０４及びゲート絶縁膜１０３が領域１０６
の上にのみ設けられているが、これは、もちろん１０２
．１０２”の上まで延在して設けられていても本発明の
主旨を逸脱することはない。

第７図（ａ）〜（ｆ）は本発明のその他の実施例を示す
構造断面図である。

第７図（ａ）は、バリヤ用の酸化膜が、ソース・ドレイ
ンの接合（７０２，７０２″）より深く形成された構造
を示している。バリヤ酸化膜は半導体基板の表面付近に
存在すればよいが、この構造でも同様の結果が得られる
。Ｎ　領域（７０２゜７０２　”）は多結晶シリコンで
も単結晶シリコンでもよいことは第１の実施例と同様で
ある。第７図（ｂ）はバリヤ酸化膜（７０１，７０１−
）をＰＮ接合界面全域に設けた構造を示している。この
構造でも同様の結果が得られる。この場合Ｎ＋領領域７
０２，７０２−）は、酸化膜上に形成されているので、
通常多結晶シリコンとなるが、再結晶化の技術を用いて
形成した単結晶シリコンでもよい。第７図（Ｃ）の構造
では、バリヤ用の酸化膜７０１，７０１−は、シリコン
基板７００の表面を酸化して形成されたもので、Ｎ　領
域（７０２，７０２”）は、例えばＣＶＤ法ナトニヨッ
て堆積された多結晶シリコンを用いている。この構造に
於いても同様の結果が得られる。７０４はゲート電極７
０３表面に形成された絶縁膜である。

第７図（ｄ）は、ゲート電極７０３表面を絶縁膜７０４
で覆い、第７図（Ｃ）のＮ　領域とバリヤ酸化膜をゲー
ト電極の側壁部のみに形成した構造である。この構造を
用いても同様の結果が得られる。第７図（ｅ）は、ゲー
ト電極７０３表面を絶・見。

縁膜７０４で覆い、ゲート側１部にのみバリヤ酸化膜７
０１，７０１−を残し、Ｎ＋領域７０２゜鈍物拡散て形
成されたＰＮ接合である。この構造も同様の結果が得ら
れる。第７図（ｆ）は、第７図（ｃ）と同ト１のｔＭ造
であるか、バリヤ酸化膜を一部に設け、その周囲に厚い
酸化膜領域７０６６７０６′を設け、その上にＮ＋ポリ
シリコンでできたソース・ドレイン領域７０２，７０２
−を形成した構造である。ポリシリコン層７０２，７０
２゛はそのまま配線として用いてもよい。この場合酸化
膜７０６．７０３の膜厚が厚いため、配線の浮遊容量を
小さくでき回路の高速化がはがれる。また、７０６，７
０６−は一部が基板シリコン内にうめこまれた形状に形
成してもよい。第７図（ｃ）、（ｄ）の例でもこの様に
してソース・ドレイン領域をそのまま配線として用いる
事ができる。

以上に述べた実施例はＰ型基板を用いてＮ型のソース・
ドレインを形成する構造についてのみ述べたが、もちろ
んＮ型基板上にＰ型のソース・ドレインを形成してもよ
い。またＰ型、Ｎ型領域のだ絶縁’＠ｃ１ｏｓ、１０５
−，７０１．７０１−）は酸化膜の場合だけを述べたが
、これは絶縁膜であれば、他の材料を用いてもよい。た
とえば、ＣＶＤ法で堆積したシリコン窒化膜でもよい。

窒化膜の場合、シリコンとの接合面でのバリヤの高さが
、酸化膜（Ｓ　ｉ　０２　）の場合より低くなるため、
４０〜５０人程度の程度でもダイレクト・トンネリング
か生じ、デバイスを動作させることができる。また、ア
ルミナ（Ａρ２０３）でもよく、これらの複合膜を用い
ることもできる。また、バリアが形成できれば絶縁膜以
外の使用も可能である。また、ゲートの電極材料はポリ
シリコンの場合についてのみ述べたが、いずれの実施例
に於いても、メタルやシリサイドなどの材料を用いても
、もちろん構わない。また、シリコン以外の材料、たと
えばＧａＡｓ基板上で同様の構造をつくってもよい。

Ｃ）ｌ／ＸＴ−保巨）

【図面の簡単な説明】

第１図は本発明の実施例を示す図、第２図はその動作特
性図、第３図は製法例を示す図、第４図は応用例を示す
図、第５図はその特性図、第６図は他の応用例を示す図
、第７図は他の実施例を示す図、第８図は従来例の図、
第９図はその特性図である。図に於いて、１０１．７００　　Ｐ型半導体基板１０２．１０２−．７０２．７１）２−Ｎ型半専体領域１０５．１０５−．７０１，７０１− 薄膜酸化膜領域代理人　弁理士　則　近　憲　佑同　　　　　　　竹　　花　　喜久男（ａン　　〈ｌρｆ第１図 ’ｌシトＲｅｏｎλＴＬＬｎｍｅＫｎｙ（ｅ）第１１図Ｄ　　　　Ｖｅｔ　　　ｖＧｚｖｃｒＯＴ斗曵五）第２図（ａ）第５・図（Ｃ）（ｄ）第８図ｖｏ［１）（ａ　）　　　　　　　　　　　　　（ｂ　）第４１’
３１ＶＧ　　（）′Ｔ’Ｌｌ’Ｊ）ミ）（ｄ）第６図（ｄ）第７図（ａ）＜Ｃ＞第８図 ■ 第９図

Claims

【特許請求の範囲】

（１）半導体基板主面に互いに離間したソース・ドレイ
ン領域を有し、このソース・ドレイン領域間の基板領域
には、ソース・ドレイン領域との間にポテンシャルバリ
アが設けられてポテンシャル井戸が形成され、前記基板
上に設けられたゲート電極によりキャリアのエネルギー
レベルを制御して前記ソース・ドレイン領域間に共鳴ト
ンネルによる電流を生じさせる様にした事を特徴とする
半導体装置。
（２）ソース・ドレイン間の領域は絶縁性薄膜により、
ソース・ドレインと隔てられている事を特徴とする前記
特許請求の範囲第１項記載の半導体装置。
（３）前記ソース・ドレイン領域が少なくとも一部に於
いて、前記絶縁性薄膜を介せずに前記半導体基板と接し
ていることを特徴とする前記特許請求の範囲第２項記載
の半導体装置。
（４）前記ソース・ドレイン領域と前記半導体基板の境
界面全面に前記絶縁性薄膜が形成されていることを特徴
とする前記特許請求の範囲第２項記載の半導体装置。
（５）前記絶縁性薄膜が、前記ソース・ドレイン領域の
多数キャリヤに対し、ダイレクト・トンネリングを生ぜ
しめるに十分な程度薄い膜であることを特徴とする前記
特許請求の範囲第２項、第３項又は第４項記載の半導体
装置。
（６）前記絶縁性薄膜が厚さ４０Å以下のＳｉＯ＿２であることを特徴とする前記特許請求の範囲
第５項記載の半導体装置。
（７）前記ソース・ドレイン領域間の最短距離が０．１
μｍ以下であることを特徴とする前記特許請求の範囲第
１項、第２項、第３項、第４項、第５項又は第６項の半
導体装置。
（８）前記ソース・ドレイン領域の少なくとも一部が多
結晶シリコンで形成されていることを特徴とする、前記
特許請求の範囲第１項、第２項、第３項又は第４項記載
の半導体装置。