JPH0846172A - 伝導制御デバイス - Google Patents

伝導制御デバイス

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JPH0846172A
JPH0846172A JP18949995A JP18949995A JPH0846172A JP H0846172 A JPH0846172 A JP H0846172A JP 18949995 A JP18949995 A JP 18949995A JP 18949995 A JP18949995 A JP 18949995A JP H0846172 A JPH0846172 A JP H0846172A
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drain
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JP18949995A
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English (en)
Inventor
Kazuo Nakazato
和郎 中里
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/7613—Single electron transistors; Coulomb blockade devices

Abstract

(57)【要約】 【目的】伝導制御デバイスの電圧ゲインの改善を図る。 【構成】例えば、単電子トランジスタである伝導制御デ
バイスであって、ソース１と、ドレイン２と、それぞれ
トンネル障壁接合ＴＪ１，ＴＪ２によりソースおよびド
レインから分離された電荷受容島３とを有する。このデ
バイスはナノ・メータスケールで構成され、島３上の電
荷はクーロン妨害効果(Coulomb blockadeeffect)により
微小な個数の電子に制限される。ゲート電極４は島３を
被覆する。高ゲート／ドレインゲインを得るために、電
圧効果領域１５がトンネル障壁接合ＴＪ２とドレイン２
との間に直列に接続され、実効クーロンギャップ電圧Ｖ
ｃを増加させる。

Description

【発明の詳細な説明】
【０００１】
【発明の利用分野】本発明は、伝導制御デバイスに係
り、特に（但し限定する意味ではなく）、単電子論理デ
バイスの電圧ゲイン（電圧利得）の改善への応用に関す
る。
【０００２】
【従来の技術】最新技術により、個々の電子の荷電効果
（charging effects）が観察できるほどに微小の電気容
量をもつ、ナノ・スケールでの構造が製造可能となって
いる。基板上のナノ・スケールの伝導島（conductive i
sland）に１個の電子が入ろうとし、かつ、その島の荷
電エネルギーの変化が熱変動（thermal fluctuations）
のエネルギーｋＢＴより大きくなったとき、その島の容
量の有意な充電が生じ、その結果、その電子の入島は強
く抑制される。この現象は、クーロン妨害（Coulomb Bl
ockade）効果として知られており、単電子トランジスタ
の製造の可能性が論証されたときには多大な関心を呼ん
だ（Fulton, T.A.およびDolan G.J.による"Observation
of Single-Electron Charging Effects in Small Tunn
el Junctions", Phys. Rev. Lett., 1987, 59, 99109-1
12を参照)。個々の電子を伝導させるためのターンスタ
イル（回転木戸：turnstile)も最近、論証された（Geel
igs,L.J., Anderegg, V.F. , Holweg, P.A.M., Mooij,
J.E., Pothier, H., Esteve, D., Urbina,C., およびD
evoret, M.H.による"Frequency-Locked Turnstile Devi
ce for Single Electrons", Phys. Rev. Lett., 1990,
64 pp 2691-2694を参照)。
【０００３】同様に、次の文献を参照されたい。
【０００４】B.L. Altshuler, P.A. Lee およびR.A. We
bb (編集)による"Mesoscopic Phenomenain Solids", (E
lsevier, Amsterdam, 1991), pp 173-271に記載のAveri
n, D.V. およびLikharev, K.K.による"Single electron
ics: A Correlated Transferof Single Electrons and
Cooper Pairs in Systems of Small Tunnel Junction
s", およびH. Grabert and M.H. Devoretによる"Single
Charge Tunnelling" (Plenum Press, New York, 199
2), pp311-332 に記載のAverin, D.V.およびLikharev,
K.K.による"Possible Applications of Single Charge
Tunnelling"さらに、本出願人によるＥＰ−Ａ−０５６
２７５１およびＷＯ９４／１５３４０も参照されたい。
【０００５】図１に、単電子トランジスタを模式的に示
す。このデバイスは、ほぼ絶縁性の基板上に形成された
ナノメーター・スケールの伝導構造からなり、ソース領
域１、ドレイン領域２、および、ソース領域１とドレイ
ン領域２との間の電荷受容島（charge-receiving islan
d）３を形成している。模式的に示した被覆ゲート電極
４は、島３と容量的に結合して、ゲートキャパシタＣｇ
を形成する。ゲート電圧Ｖｇは当該キャパシタＣｇに印
加される。伝導領域１、２、３の間の絶縁ギャップはト
ンネル接合ＴＪ１，ＴＪ２を構成する。このトンネル接
合は、電子流に対する障壁（barriers）として働くが、
適当なバイアスを掛けることにより、電子は個別に、ソ
ース１から、トンネル接合ＴＪ１による第１の障壁を島
３側へ通り抜け、さらに、接合ＴＪ２による第２の障壁
をドレイン２側へ通り抜け可能となる。この電子流は、
電子１個単位に制御される。なぜなら、微小スケールの
構造によりクーロン妨害効果が発生し、その結果として
個々の電子を順次受容するように島を構成しうるからで
ある。このデバイスについての詳細は、上述したAverin
およびLikharevに記載されている。
【０００６】図２は、図１に示した単電子トランジスタ
を破線枠１０内に有する論理回路を示している。トラン
ジスタ１０のドレイン・ソース経路は、レール電圧Ｖｃ
ｃと接地との間で、抵抗Ｒに直列に接続される。入力Ｉ
Ｐはゲート電極４に印加され、出力ＯＰは、抵抗Ｒとト
ランジスタ１０との接続点である端子６から取り出され
る。
【０００７】単電子トランジスタ１０において、その回
路特性に関する限り、それぞれトンネル接合ＴＪ１，Ｔ
Ｊ２は主として容量Ｃ１，Ｃ２を呈する。
【０００８】図３に、単電子トランジスタ１０のソース
・ドレイン間の電圧／電流特性を示す。クーロン妨害効
果により、クーロンギャップ電圧として知られる閾値電
圧Ｖｃ以下では、本デバイスには電流は流れない。クー
ロンギャップ電圧Ｖｃを越えると、印加電圧の関数とし
て、電子単位に、電流が流れる。クーロンギャップ電圧
はゲート電圧を変えることにより変化させることができ
る。ゲート電圧をＶｇからＶｇ’へ変えたとき、クーロ
ンギャップ電圧は、図３に示すように値Ｖｃ’に変わ
る。次に、図４は、図２の反転（インバータ）回路の出
力電圧Ｖが、図３の特性曲線とＶｃｃ−ＩＲ＝Ｖの曲線
との交点により与えられることを示している。ここに、
Ｖｃｃはレール電圧、Ｒは負荷抵抗、Ｉは電流を表す。
出力電圧Ｖはクーロンギャップ電圧に近接している。こ
のように、クーロンギャップ電圧Ｖｃを変化させるよう
にゲート電圧を変化させることにより、出力電圧Ｖはゲ
ート電圧Ｖｇの関数として変化することが可能となる。
【０００９】
【発明が解決しようとする課題】従来の単電子トランジ
スタにおける問題は、以下に説明するように、ゲート・
ドレイン電圧ゲインが１より小さいことである。単電子
トランジスタの特性は、島３上の電子の追加または削減
の観点から考慮する必要がある。よって、電子の追加を
考えれば、ゲート電圧はｅ／Ｃｇだけ変化すべきであ
る。ここに、−ｅは単電子の電荷である（ｅ＞０）。こ
のゲート電圧変化により、出力電圧はｅ／ＣΣだけ変化
する。ここに、ＣΣ＝Ｃ1＋Ｃ2＋Ｃｇである。したがっ
て、全体のゲート・ドレイン電圧ゲインは、これら２つ
の値の比として与えられる。
【００１０】 Ｃｇ／ＣΣ＝Ｃｇ／（Ｃｇ＋Ｃ1＋Ｃ2） この式は、必然的に１より小さくなることが分かる。
【００１１】次に、図５に、ゲート電圧Ｖｇとクーロン
ギャップ電圧Ｖｃの関係をより詳細に示し、かつ、キャ
パシタ上の電荷および島内の電子占有により生じる効果
を示す。図５は、事実上、ゲート電圧Ｖｇの関数として
のソース・ドレイン電圧をプロットしたグラフである。
このグラフの領域Ａでは、差動電圧ゲイン（differenti
al voltage gain）は１を越えているが、そのゲインお
よび動作領域は極端に小さくて実用にならない。これに
関しては、M.I. LutwycheおよびY. Wadaによる"Estimat
e of the ultimate performance of the single-electr
on transister", J. Appl. Phys. 75, 3654 (1994)を参
照されたい。また、このグラフは、キャパシタに誘起さ
れた電荷およびこのデバイスの単電子占有の結果とし
て、マルチパス”鋸歯”形状を有していることが分か
る。よって、このデバイスをグラフのこの領域で動作さ
せようとすれば、回路が不安定となるおそれが高い。領
域ＡはＶｇの異なる領域で反復して現れるので、実際ど
の領域が選択されているのかを見極めるのが困難であ
る。
【００１２】本発明は、これらの問題を解決しようとす
るものである。
【００１３】
【課題を解決するための手段】本発明は、ソース領域
と、ソース領域から電荷を受容する電荷受容領域と、該
電荷受容領域からの電荷を排出するドレイン領域と、そ
れぞれ前記電荷受容領域と前記ソース領域との間および
前記電荷受容領域とドレイン領域との間に設けられた第
１および第２の障壁領域とを備え、前記電荷受容領域上
の電荷は、クーロン妨害により基底エネルギーレベルに
対して所定のエネルギーレベルに制限され、さらに、前
記第１の障壁を介して前記電荷受容領域へ電荷を透過さ
せるために前記ソース領域のエネルギーを前記基底レベ
ルを超えるレベルまで上昇させる手段と、前記電荷受容
領域内の電荷が前記第２の障壁を介して前記ドレイン領
域へ透過するよう前記ドレイン領域のエネルギーを前記
基底レベルより低くする手段とを備える伝導制御デバイ
スを提供する。
【００１４】簡便には、前記ドレイン領域のエネルギー
を低くする手段は、前記第２の障壁と前記ドレイン領域
との間に接続される、電圧降下を発生させる手段を有す
る。
【００１５】本デバイスは、簡便には、比較的高い導電
率のチャネルを有するように基板上にナノ・スケールで
構成され、前記第１および第２の障壁は当該チャネルに
沿って互いに離れて配置され、これによって、前記チャ
ネルの比較的導電性である領域に前記ソース領域、電荷
受容領域および前記ドレイン領域が定められ、かつ、電
圧降下領域は前記第２の障壁と前記ドレイン領域との間
のチャネル内に比較的高いインピーダンス領域を形成す
る手段を有する。
【００１６】前記電圧降下領域は、比較的高いインピー
ダンスの空乏領域を形成するようにドーピングされたチ
ャネルの一領域を有してもよい。
【００１７】前記チャネルは、前記ソース領域と前記ド
レイン領域との間に設けられた多段トンネル接合構造を
含む領域を有してもよい。この構造は、複数のトンネル
接合からなりこれらのトンネル接合の間に複数の電荷受
容島を有するとともに、この多段トンネル接合構造に近
接した制御電極を有するものである。
【００１８】
【実施例】以下、本発明をよりよく理解するために、本
発明の実施例について図面を参照しながら説明する。
【００１９】本発明の実施例を説明する前に、まず、図
２に示した単電子トランジスタの種々のエネルギー状態
を、図６のエネルギー図を参照しながら説明する。
【００２０】図６（ａ）に、図２に示したトランジスタ
１０のソース・ドレイン経路に沿ったエネルギー図を示
す。トンネル接合ＴＪ１，ＴＪ２に関連したポテンシャ
ル障壁により井戸が形成され、これらの障壁によって、
島３の比較的低いエネルギー状態をソース・ドレイン
１、２の低エネルギー状態から分離していることが分か
る。クーロン妨害により、障壁ＴＪ１を通過して１つの
電子が島３に入るとき、島３上のエネルギーは増加す
る。この充電エネルギーは、ｅ2／２ＣΣにより与えら
れる。
【００２１】ソース１内の状態Ｓ１の電子ｅ１が接合Ｔ
Ｊ１の障壁を島３側へ通過するためには、本デバイスに
電圧を印加して図６（ｂ）に示すようにソース内の電子
ｅ１のエネルギーレベルを上昇させ、状態Ｓ３の電子が
障壁ＴＪ１を島３の状態Ｓ２へ通過可能とする必要があ
る。
【００２２】図６（ｂ）に示すように、外部バイアスか
らの増加分（gain）ｅＶは、島の充電エネルギーを克服
して、電子はトランジスタを通過可能となる。外部バイ
アスにより生成された電圧降下は２つの接合ＴＪ１，Ｔ
Ｊ２で同様に生じるので、電子移動を開始させるのに必
要なクーロンギャップ電圧Ｖｃは次式で与えられる。
【００２３】ｅＶｃ／２＝ｅ2／２ＣΣ この式は次のように書き換えることができる。
【００２４】Ｖｃ＝ｅ／ＣΣ このように、最大クーロンギャップ電圧Ｖｃは、単電子
トランジスタの種々の容量により定められ、図５のＹ軸
上に示した最大値に対応する。
【００２５】本発明によれば、実効クーロンギャップ電
圧Ｖｃを大きくすると、トランジスタの電圧ゲインも大
きくなる。
【００２６】次に、図７に、半導体基板１１上に伝導チ
ャネル１２を形成した本発明の第１の実施例を示す。典
型的には、この基板はＧａＡｓからなり、チャネルは、
それ自体周知の方法によって、そのチャネルの長さ方向
に沿って基板内に２次元電子ガスを生成するＧａＡｓ／
ＧａＡｌＡｓ層界面（interface）により形成される。
単電子トランジスタ１０は、チャネル１２内に形成さ
れ、ソース領域１と、ドレイン２と、これらソースおよ
びドレイン領域から第１および第２のトンネル障壁ＴＪ
１，ＴＪ２により分離された島３とからなる。トンネル
障壁ＴＪ１，ＴＪ２は、チャネル１２内の幅制限部１
３、１４により構成される。典型的には、チャネル１２
のための層構造は、分子ビームエピタキシー（ＭＢＥ）
により成長され、リソグラフィーによりパターン化さ
れ、エッチングされて、これにより、チャネルと、障壁
ＴＪ１，ＴＪ２をもたらす幅制限部１３、１４とが形成
される。側面コンタクト５を有する被覆ゲート電極４
は、島３を被覆するように配置される。ゲート４は、典
型的には金属製であり、従来のリフトオフ法により形成
される。
【００２７】本発明によれば、チャネル１２の領域１５
は、イオン打ち込みにより、低打ち込み領域を形成す
る。この低打ち込み領域は、空乏（depletion）によ
り、下に横たわる２次元電子ガスのインピーダンスを増
大させる。領域１５は、打ち込み技術を用いて、レジス
トマスクを介して、例えばＢｅイオンを用いて形成する
ことができる。このようにして、領域１５は、トンネル
接合ＴＪ２とトランジスタのドレイン２との間に直列に
接続されるインピーダンスを構成し、これが電圧降下領
域となる。
【００２８】次に図８に、ソース・ドレインバイアス電
圧を印加した場合の図７のデバイスに対応するエネルギ
ー図を示す。図６に示した従来のエネルギー図と比べる
と、本発明によるデバイスの方が高いクーロンギャップ
電圧を生じさせていることが分かる。図８に示したよう
な印加バイアス電圧Ｖは、第１および第２のトンネル障
壁ＴＪ１，ＴＪ２の間に電圧降下ＶIを生じさせ、その
結果、ソース１のエネルギーレベルが基底レベル１６よ
りｅＶIだけ高くなっている。加えて、電圧降下領域１
５の働きにより、ドレイン領域２のエネルギーを基底レ
ベル１６よりｅＶIIだけ低くしている。
【００２９】電圧降下比がα＝ＶII／ＶIで与えられる
とき、クーロンギャップ電圧は（１＋α）Ｖｃｏまで上
昇する。ここに、Ｖｃｏは電圧降下領域１５が存在しな
い場合のクーロンギャップ電圧である。比αは、図８の
二つの領域Ｉ，ＩＩの実効容量の比、すなわち、α＝Ｃ
I／ＣIIにより与えられる。電圧降下領域１５のために
トンネル障壁を設ける必要はない。電圧降下領域は単に
空間電荷領域（space-charge region）により実現でき
る。これは、コレクタ・ベース空乏領域が高電圧ゲイン
をもたらす従来のバイポーラトランジスタと同様に考え
ることができる。
【００３０】次に図９に、変形例を示す。この変形例で
は、図７の単一ゲート４を２個のゲート１７、１８から
なるスプリットゲート構成により置き換えたものであ
る。ゲート１７、１８の各々は、ゲート４とほぼ同一の
構成を有するが、それぞれ、トンネル障壁ＴＪ１，ＴＪ
２に覆い被さるように構成されている。接合ＴＪ１，Ｔ
Ｊ２に対応する障壁高さは、ソース１から島３への、か
つ、島３からドレイン２への電荷転送の確率を増減する
ように、個別に制御できる。このデバイスは、図７で説
明したと同様の方法で形成された電圧降下領域１５を有
する。この構成では、クーロン妨害は障壁高さにより制
御され、そのクーロンギャップ電圧・ゲート電圧特性
は、単電子トランジスタにおいて、”鋸歯”特性（図
５）の代わりに、反転回路の理想的転送特性を与える。
しかも、この転送特性の変換点（turning point）は、
障壁高さの特定の値で決まり、オフセット電荷（島３の
周囲の不純物トラップによる予期しない電荷）には無関
係である。
【００３１】図１０は、電圧降下領域をチャネル１２の
表面領域の選択エッチングにより形成した図９の変形例
を示す。これは、当業者には明らかなように、領域１５
におけるチャネルのインピーダンスを増加させる。
【００３２】図１１に、図９の実施例の変形例を示す。
これは、電圧降下領域１５をチャネルの幅制限部により
形成することにより、そのインピーダンスを増加させた
ものである。
【００３３】次に、図１２に、ソース１とドレイン２と
の間に複数の島３ａ，３ｂ，．．３ｅを結合した変形例
を示す。トンネル障壁ＴＪ１．．．ＴＪ６は、ソース・
ドレイン１、２間の各隣接島間に設けられる。トンネル
接合ＴＪ３〜ＴＪ６には、それぞれ制御電極１８ａ〜１
８ｄが設けられ、これらのトンネル接合は、電圧降下領
域として実効クーロン妨害電圧Ｖｃを増加させて本デバ
イスの電圧ゲインを増加させる。この構成では、幾つか
のトンネル接合は、コ・トンネリング効果（co-tunnell
ing effects）（すなわち、２個を越える接合を同時に
電子が通過すること）を抑止する。図１２の構成は、図
９〜１１の構成と結合することができる。
【００３４】本発明のさらに他の例を図１３に示す。こ
れは、チャネル１２をいわゆるデルタ・ドープ材料（δ
-doped material）で形成したものである（K. Nakazat
o, T.J. Thornton, J. White,およびH. Ahmed による"S
ingle-Electron Effects in side gating in δ-doped
layers", Appl. Phys. Lett. 61, 3145 (1992)を参
照）。このようなδドープ層では、ドーパント層が１原
子層内までだけ導入され、このようにしてできた材料が
δドープされたと言われる。この構造はチャネルの長さ
方向に沿って実質的に２次元電子ガスを生成する。しか
し、幅制限部１９の領域では、そのくびれ（constricti
on）によって、多段トンネル接合（multiple-tunnel ju
nction: MTJ）が形成される（M. Nakazato, R.J. Blaik
eおよびH.Ahmedによる"Single-electron memory", J. A
ppl. Phys. 75, 5123 (1994)を参照）。これについて
は、本出願人のＷＯ９４／１５３４０にさらに詳細に記
載されている。ゲート電極２０は、図１３に示したよう
に、くびれ部１９にできたＭＴＪ上に非対称に配置さ
れ、これによって、比較的短い長さの障壁領域２１をソ
ース１とゲート２０との間に設ける一方、比較的長い電
圧降下領域２２をゲート２０とドレイン２との間に設け
ている。
【００３５】図１４（ａ）は、ゼロバイアスの状態にお
ける図１３のデバイスのエネルギー図を示す。前記Naka
zatoらに説明されているように、多段トンネル接合デバ
イスは電子ガス内の隣接島を区切る複数のトンネル接合
を有し、これらのトンネル接合はチャネル内の不純物ポ
テンシャルにより形成されると考えられる。このＭＴＪ
のエネルギー図は図１４（ａ）に示す通りであり、近接
離間した複数のエネルギー障壁ｂｎを有し、電子ガス内
のこれらのエネルギー障壁の間に伝導島３ｎが形成され
る。
【００３６】図１４（ｂ）は、本デバイスにドレイン・
ソースバイアスを印加した場合を示している。印加バイ
アスＶはソース１のエネルギーレベルを基底レベル１６
よりｅＶＩだけ上昇させ、ドレイン２のエネルギーレベ
ルを基底レベル１６よりｅＶＩＩだけ低下させる。その
結果、実効クーロン妨害電圧Ｖｃが従来技術と比べて増
加する。よって、ゲート電極２０の制御の下で、電子
は、障壁領域２１内の障壁ｂを通り抜けさせられる。図
１３に示した構造は、障壁領域２１および電圧降下領域
２２を設けるのにたった１個のくびれ部を必要とするの
みなので、極めてコンパクトとなる。
【００３７】本発明の多くの変形・変更は、当業者には
明白であろう。例えば、本デバイスは前述したような横
方向にパターン化した構造に代えて、垂直方向の層構造
を用いて形成することもできる。適切なＭＴＪ構造は、
ＧＢ−Ａ−２２８４２９９に記載されている。さらに、
本構造を形成するためには、任意の適当な半導体材料ま
たは他の材料を用いることができる。上記の説明では一
例としてＧａＡｓについて説明したが、前記ＷＯ９４／
１５３４０に記載のようにシリコン製造技術を利用する
ことも可能である。本発明によるデバイスは、論理回路
への使用に限定されるものではなく、高電圧ゲインを必
要とする任意の回路に適用可能である。
【図面の簡単な説明】
【図１】従来の単電子トランジスタの模式図である。
【図２】論理回路に内蔵した図１のトランジスタの模式
的回路図である。
【図３】ゲート電圧の関数としての、ソース・ドレイン
経路のクーロン妨害による制限を受けた電圧・電流特性
を示すグラフである。
【図４】図２の回路の出力電圧特性を示すグラフであ
る。
【図５】図２に示したトランジスタの電圧ゲインのグラ
フである。
【図６】（ａ）は印加電圧０での図２の単電子トランジ
スタのエネルギー図であり、（ｂ）はソース・ドレイン
バイアス印加時の、（ａ）に対応する図である。
【図７】本発明の第１の実施例を示す図である。
【図８】図７のデバイスに関連したエネルギー図のグラ
フである。
【図９】トンネル障壁を被覆するスプリット・ゲート構
造の本発明の他の実施例の模式図である。
【図１０】部分エッチングされたチャネル領域で図７お
よび図９の空乏領域を置換した、本発明の他の実施例を
示す図である。
【図１１】チャネル幅を低減した部分により電圧降下領
域を形成した他の実施例を示す図である。
【図１２】本発明のさらに他の実施例を示す図である。
【図１３】多段トンネル接合デバイスを用いた他の実施
例を示す図である。
【図１４】（ａ）はゼロバイアス時の図１３のデバイス
のエネルギー図であり、（ｂ）はドレイン・ソースバイ
アスを印加した、（ａ）に対応するエネルギー図であ
る。
【符号の説明】
１…ソース領域、２…ドレイン領域、３…電荷受容領
域、４…ゲート電極、１０…単電子トランジスタ、ＴＪ
１，ＴＪ２…トンネル接合、Ｃｇ…ゲートキャパシタ、
Ｖｇ…ゲート電圧。

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】ソース領域（１）と、ソース領域から電荷
    を受容する電荷受容領域（３）と、該電荷受容領域から
    の電荷を排出するドレイン領域（２）と、それぞれ前記
    電荷受容領域と前記ソース領域との間および前記電荷受
    容領域とドレイン領域との間に設けられた第１および第
    ２の障壁領域（１３，１４）とを備え、 前記電荷受容領域上の電荷は、クーロン妨害により基底
    エネルギーレベル（１６）に対して所定のエネルギーレ
    ベルに制限され、 さらに、前記第１の障壁を介して前記電荷受容領域へ電
    荷を透過させるために前記ソース領域のエネルギーを前
    記基底レベルを超えるレベルまで上昇させる手段と、 前記電荷受容領域（３）内の電荷が前記第２の障壁（１
    ４）を介して前記ドレイン領域へ透過するよう前記ドレ
    イン領域（２）のエネルギーを前記基底レベルより低く
    する手段（１５）とを備えることを特徴とする伝導制御
    デバイス。
  2. 【請求項２】請求項１記載のデバイスにおいて、前記ド
    レイン領域のエネルギーを低下させる手段は、前記第２
    の障壁（１４）と前記ドレイン領域（２）との間に直列
    接続される、電圧降下を発生させる手段（１５）を有す
    るデバイス。
  3. 【請求項３】請求項１または２記載のデバイスにおい
    て、基板（１１）と、比較的高導電率のチャネル（１
    ２）を形成する手段と、該チャネルに沿って離間配置さ
    れた第１および第２の障壁を形成する手段（１３，１
    ４）とを有し、これによって、前記チャネルの比較的導
    電性である領域が前記ソース領域（１）、電荷受容領域
    （３）およびドレイン領域（２）を形成するとともに、
    前記電圧降下領域は前記第２の障壁と前記ドレイン領域
    との間の前記チャネル内に比較的高インピーダンスの領
    域（１５）を形成する手段を有するデバイス。
  4. 【請求項４】請求項３記載のデバイスにおいて、前記第
    １および第２の障壁領域は、前記チャネル（１２）の幅
    を低減した領域（１３，１４）を有するデバイス。
  5. 【請求項５】請求項３または４記載のデバイスにおい
    て、前記チャネル（１２）の長さ方向に沿って実質的に
    ２次元電子ガスを生成するため前記基板上に層構造を有
    するデバイス。
  6. 【請求項６】請求項５記載のデバイスにおいて、前記電
    圧降下領域（１５）は、前記電子ガス内に比較的高いイ
    ンピーダンスの空乏領域を形成するようにドーピングさ
    れたチャネルの一領域を有するデバイス。
  7. 【請求項７】請求項５記載のデバイスにおいて、前記電
    圧降下領域（１５）は、前記層構造の一部を部分的に除
    去することにより形成されたデバイス。
  8. 【請求項８】請求項３、４または５記載のデバイスにお
    いて、前記電圧降下領域（１５）は、前記チャネル内の
    幅を制限した領域により形成されたデバイス。
  9. 【請求項９】請求項８記載のデバイスにおいて、前記電
    圧降下領域は、幅が制限された複数の領域（ＴＪ３…Ｔ
    Ｊ６）を前記チャネルの長さ方向に沿って有するデバイ
    ス。
  10. 【請求項１０】請求項８または９記載のデバイスにおい
    て、各チャネル幅制限部に対してその障壁高さを制御す
    るための制御電極手段（１７，１８）を有するデバイ
    ス。
  11. 【請求項１１】請求項１〜１０のいずれかに記載のデバ
    イスにおいて、充電領域に容量的に結合したゲート電極
    手段（１４）を有するデバイス。
  12. 【請求項１２】請求項１〜１１のいずれかに記載のデバ
    イスにおいて、それぞれ前記第１および第２の障壁（１
    ３，１４）に対応し、それらの障壁高さを制御する第１
    および第２の制御電極手段（１７，１８）を有するデバ
    イス。
  13. 【請求項１３】請求項３記載のデバイスにおいて、前記
    チャネル（１２）は、前記ソース領域（１）と前記ドレ
    イン領域（２）との間に伸びた多段トンネル接合構造を
    含む領域（１９）を有し、該構造は、複数の離間したト
    ンネル接合とそれらの間の複数の電荷受容領域と、この
    多段トンネル接合構造を被覆する制御電極（２０）とを
    有するデバイス。
  14. 【請求項１４】請求項１３記載のデバイスにおいて、前
    記多段トンネル接合構造は、前記ソース領域と前記制御
    電極との間に障壁領域（２１）を形成するとともに、前
    記制御電極と前記ドレイン領域との間に電圧降下領域
    （２２）を形成するデバイス。
  15. 【請求項１５】請求項１〜１４のいずれかに記載のデバ
    イスにおいて、単電子トランジスタ（１０）を構成する
    デバイス。
  16. 【請求項１６】請求項１〜１５のいずれかに記載のデバ
    イスにおいて、レール電圧源（Ｖｃｃ）の間に、ソース
    ・ドレイン経路が負荷インピーダンス（Ｒ）と直列に接
    続され、これによって、論理回路要素を形成したデバイ
    ス。
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