JP2006319038A

JP2006319038A - 単電子トランジスタ

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Publication number: JP2006319038A
Application number: JP2005138479A
Authority: JP
Inventors: Seiji Horiguchi; 誠二堀口; Hideo Ikutsu; 英夫生津; Katsuhiko Nishiguchi; 克彦西口; Satoshi Fujiwara; 聡藤原; Yukinori Ono; 行徳小野; Hiroshi Inokawa; 洋猪川; Tsuneo Takahashi; 庸夫高橋
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2005-05-11
Filing date: 2005-05-11
Publication date: 2006-11-24
Anticipated expiration: 2025-05-11
Also published as: JP4704802B2

Abstract

【課題】単電子トランジスタが、より安定した状態でより高温で動作できるようにする。
【解決手段】量子サイズ効果が生じるような微小な細線部１０５の両端に、半導体よりなる細線部１０５より大きなソース１０３及びドレイン１０４が接続された状態とすると、ソース１０３に存在する電子にとって、細線部１０５の禁制帯はエネルギーバリアとなる。この状態で、ゲート電極１０７に正の電圧を印加し、細線部１０５に電界が印加された状態とすると、細線部１０５の中央部のエネルギーバリアは小さくなるが、ソース１０３，ドレイン１０４と接続している細線部１０５の両端のエネルギーバリアは変化しない。この結果、細線部１０５のエネルギーバリアは、放物線的に中央部が小さくなり、ここに等価的に単電子島が形成された状態となる。
【選択図】図１

Description

本発明は、ゲート電極に印加されるゲート電圧の電界効果により動作の制御を行う単電子トランジスタに関するものである。

単電子トランジスタは、２つのトンネル接合に挟まれた単電子島と呼ばれる微小な導電性の島の電位を、ゲート電圧で制御することにより、クーロンブロッケード状態（島の帯電エネルギーが大きいため、電子のトンネリングが禁止された状態）の発現・非発現を制御し、ソース・ドレイン間の電流を制御するトランジスタである。

図７は、一般的な単電子トランジスタの等価回路を示す回路図である。図７に示すように、単電子トランジスタは、ソースＳと単電子島７０１との間にトンネル接合７０２が設けられ、ドレインＤと単電子島７０１との間にもトンネル接合７０３が設けられ、ゲート電極Ｇが単電子島７０１に容量結合した構造となっている。単電子島７０１は、トンネル接合７０２，トンネル接合７０３に挟まれているため、電子１個が単電子島７０１に入ることによるエネルギー増加分に相当する間隔（ギャップ）で、２つのエネルギー準位ができる。なお、以下の説明では、エネルギー準位は全て電子に対するものとする。

上記構成の単電子トランジスタにおいては、ゲート・ソース間電圧Ｖ_gsを変化させると、ゲート電極Ｇと単電子島との容量的な結合により、単電子島７０１におけるエネルギー準位が変化する、ただし、上記ギャップは、一定のまま変化する。ソース・ドレイン間電圧Ｖ_dsがこのギャップよりも小さい場合、ギャップ内にソースとドレインの両方の伝導可能な準位がないと、ソース・ドレイン間に電流Ｉ_dが流れないクーロンブロッケード状態となる。一方、ソースとドレインの準位の間に単電子島の準位のいずれかが入ると、単電子島の準位を介してソース・ドレイン間に電流Ｉ_dが流れる状態になる。

よって、あるゲート・ソース間電圧Ｖ_gsでは、ブロッケードの効果で単電子島７０１内の電子個数がｎ個（ｎは整数）で安定となり、電流Ｉ_dは流れないが、ゲート・ソース間電圧Ｖ_gsが増加すると、ブロッケードが破れてもう１個電子が増えることが可能となる。後者の領域にゲート・ソース間電圧Ｖ_gsが入ると、単電子島７０１の電子数がｎ個とｎ＋１個の両方の値を取れるので、１個の電子が単電子島７０１内に入り、次に出て行くことで電流Ｉ_dが流れるようになる。なお、このとき、単電子島７０１内の電子数は、ｎ個とｎ＋１個との間を往復する。従って、図８に示すように、ゲート・ソース間電圧Ｖ_gsを変化させると、ソース・ドレイン間の電流Ｉ_dが振動することになる。その振動の周期はｅ／Ｃ_SET-gとなる。ここに、ｅは電気素量であり、Ｃ_SET-gはゲートキャパシタの容量である。

上述した特徴を備える単電子トランジスタは、低電圧・微小電流で動作するので消費電力が極めて小さく、また素子面積を小さくできることなどの理由により、論理回路・記憶回路応用の観点からも注目を集めている。

この単電子トランジスタを実現するためには、電子１個が単電子島に入ることによるエネルギー増加分ｅ²／２Ｃ_totalが、熱エネルギーｋ_BＴよりも大きい必要がある。ここに、Ｃ_totalは単電子島の全静電容量、ｋ_Bはボルツマン定数、Ｔは絶対温度である。よって、Ｃ_totalが数ａＦと小さいとき、つまり素子寸法が小さいときに、室温で単電子トランジスタは動作させることが可能となる。このため、より微細な素子の製造方法の開発が試みられている。

従来の単電子トランジスタでは、一般に、単電子島に金属や半導体が用いられ、トンネル接合には絶縁膜を用いられている。金属を用いた例は、非特許文献１などに見られる。非特許文献１に示されている製造方法について説明すると、まず、図９（ａ）に示すように、絶縁膜９０１の情報にマスク９０２を配置し、斜めからアルミニウムを蒸着することで、金属パターン９０３が形成された状態とする。ついで、形成された金属パターン９０３の表面を酸化することで、図９（ｂ）に示すように、金属パターン９０３の上に、絶縁層９０４が形成された状態とする。

この後、図９（ｃ）に示すように、マスク９０２を用いて異なる斜めの方向からアルミニウムを蒸着することで、一部が金属パターン９０３の上に重なる状態に金属パターン９０５が形成された状態とする。これらのことにより、金属パターン９０３と金属パターン９０５とが、絶縁層９０４を介して重なった状態に形成される。この絶縁層９０４を介して重なっている箇所にトンネル接合が形成され、単電子トランジスタが構成できる。しかし、上述した非特許文献１の製造方法では、ｎｍオーダの寸法の素子を形成することが容易ではないため、形成可能な素子の寸法が大きくなり、動作可能な温度が数Ｋと非常に低い温度範囲に限られている。

一方、非特許文献２に示されているように、ｎｍオーダの微細な素子を形成する技術も提案されている。非特許文献２に示されている技術では、図１０に示すように、シリコン基板１００１の上に、酸化シリコンからなる埋め込み絶縁層１００２を備えたＳＯＩ基板を用い、埋め込み絶縁層１００２の上のシリコン層を加工することで、くびれ部１００３ａを備えたシリコンパターン１００３を形成するようにしたものである。この技術では、形成されたシリコンパターン１００３を表面より酸化してくびれ部１００３ａにおけるシリコンの部分を小さくすることで、くびれ部１００３ａに単電子島が形成された状態としている。

この技術によれば、くびれ部１００３ａにおける量子サイズ効果によって、シリコンのエネルギーバンド禁制帯幅が広がる一方で、くびれ部１００３ａの長さ方向の中心では酸化に伴う応力によって禁制帯幅が狭くなり、中心付近に単電子島が形成されていると思われる。この技術によれば、現在の半導体装置材料であるシリコンを用いているので、半導体装置の製造に用いられている微細加工技術を利用すれば、容易に素子パターンの微細化が可能であり、より高い温度で単電子トランジスタとして動作をさせることが可能となる。また、金属と比較して材料的かつ電気特性的な安定性も得られる。

T.A.Fulton, et al.,"Observation of Single-Electron Charging Effect in Small Tunnel Junctions",Phys. Rev. Lett., Vo1.59, pp.109-112, 1987. Yasuo Takahashi, et al., "Size Dependence of the Characterristics of Si Single-Electron Transistor on SIMOX Substrates", IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 43, NO. 8, AUGUST, 1996.

しかしながら、非特許文献２の技術においては、シリコンを酸化させることにより微細な単電子島の構造を形成するようにしているため、形成される単電子トランジスタをより高い温度で動作させるためには、酸化後のシリコン細線（単電子島）の寸法や、酸化によって発生する応力などを制御する必要がある。しかしながら、酸化による最終的な寸法を設計通りに得ることは、容易ではない。また、微細化とともに酸化時における応力を任意に制御することも難しく、さらにこの応力は酸化メカニズム自体も複雑にする。これらのように、従来では、単電子トランジスタを作製する様々な方法が報告されているが、室温に近い高温状態で動作が可能な、非常に微細な単電子島や高品質な微小トンネル接合を形成することが困難であった。

本発明は、以上のような問題点を解消するためになされたものであり、単電子トランジスタが、より安定した状態でより高温で動作できるようにすることを目的とする。

本発明に係る単電子トランジスタは、基板の上に形成されて互いに離間して配置された半導体からなるソース及びドレインと、ソース及びドレインの間に配置されてソース及びドレインに接続する半導体からなる細線部と、この細線部と絶縁分離して配置されたゲート電極とを少なくとも備え、ソース，細線部，及びドレインが配列された第１方向に対して垂直な第２方向の細線部の寸法は、ソース及びドレインの第２方向の寸法より小さく形成され、かつ量子効果が発現される範囲の寸法に形成されているようにしたものである。従って、ソース，細線部，ドレインにかけてのエネルギーバンドにおいて、細線部には、キャリアとなる素電荷に対するエネルギーバリアが形成された状態となる。ここにゲート電圧を印加すると、細線部の中央部のエネルギーバリア（エネルギーバンド）は小さくなるが、ソース，ドレインと接続している細線部の両端のエネルギーバリアは、変化せずにトンネル障壁として機能し、細線部には単電子島が形成された状態となる。

上記電界変調型単電子トランジスタにおいて、基板の平面の法線方向の細線部の寸法は、ソース及びドレインの第２方向の寸法より小さい状態とされていればよく、この場合、基板の平面の方向の細線部の寸法は、ソース及びドレインの第２方向の寸法に等しい状態であってもよい。また、ソースと細線部との間及びドレインと細線部との間に形成されたトンネル接合を備えるようにしてもよい。また、基板がゲート電極であってもよい。なお、前述したように、細線部に単電子島が形成される。

以上説明したように、本発明では、ソース，細線部，及びドレインが配列された第１方向に対して垂直な第２方向の細線部の寸法は、ソース及びドレインの第２方向の寸法より小さく形成され、かつ量子効果が発現される範囲の寸法に形成されているようにした。従って、本発明によれば、より容易に微小な単電子トランジスタが製造可能となり、単電子トランジスタが、安定した状態で高温で動作できるようになるという優れた効果が得られる。

以下、本発明の実施の形態について図を参照して説明する。図１は、本発明の実施の形態における単電子トランジスタの構成例を示す断面図（ａ），（ｂ），（ｃ），及び平面図（ｄ）である。なお、図１（ｄ）のａａ線の断面が図１（ａ）であり、図１（ｄ）のｂｂ線の断面が図１（ｂ）であり、図１（ｄ）のｃｃ線の断面が図１（ｓ）である。図１に示す単電子トランジスタは、例えばシリコンからなる基板（制御電極）１０１の上に、絶縁層１０２を介してソース１０３，ドレイン１０４，及び細線部１０５とを備える。例えば、ソース１０３，ドレイン１０４，及び細線部１０５は、一体に形成されている。また、図１に示す単電子トランジスタは、ソース１０３，ドレイン１０４，及び細線部１０５の上に、絶縁層１０６を介してゲート電極１０７を備える。

ソース１０３とドレイン１０４とは、例えば、３０ｎｍ程度離間して配置されている。また、ソース１０３とドレイン１０４との間に断面の寸法が、幅２７．５ｎｍ，高さ１８ｎｍ程度とされた細線部１０５が、ソース１０３及びドレイン１０４に接触（接続）して配置されている。従って、細線部１０５は、長さ３０ｎｍ程度に形成されている。なお、細線部１０５の断面の各寸法は、量子効果が発現（観察）される範囲の寸法であればよく、実用的には数〜数十ｎｍの範囲であればよい。例えば、環境の温度が常温（２０℃）程度のときは、５ｎｍ程度であれば、量子効果が観察されるので、本単電子トランジスタを常温程度で動作させる場合、細線部１０５の断面寸法が５ｎｍ程度となっていればよい。また、０．００５Ｋ程度のときは、上記寸法が１μｍ程度であれば量子効果が観察されるので、０．００５Ｋと極低温で動作させる場合、細線部１０５の断面寸法は、１μｍ程度であってもよい。

このように、図１に示す単電子トランジスタは、ゲート電極１０７から細線部１０５の方向に延在する平面に平行な断面（図１（ａ）に示す断面）において、ソース１０３及びドレイン１０４に比較して、細線部１０５の寸法が小さく形成されている。言い換えると、ソース１０３，細線部１０５，及びドレイン１０４が配列された第１方向に対して垂直な第２方向の細線部１０５の寸法は、ソース１０３及びドレイン１０４の第２方向の寸法より小さくされている。このように構成された図１の単電子トランジスタでは、図２に示すように、印加されたゲート電圧に対してソース・ドレイン間に流れる電流が周期的に振動し、単電子トランジスタとしての動作が発現されることが確認された。

なお、図１に示す構成例では、図１（ａ）に示す断面方向だけではなく、図１（ｄ）に示すように、上記断面に直交する方向においても、細線部１０５に比較して、ソース１０３及びドレイン１０４の寸法が大きく形成されている。例えば、図１（ｂ）及び図１（ｃ）に示す断面における各寸法は、ソース１０３及びドレイン１０４が、幅２００ｎｍ，高さ４０ｎｍに形成されている。ところで、ソース１０３とドレイン１０４とは、各寸法が同じである必要はない。また、細線部１０５は、ソース１０３，細線部１０５，及びドレイン１０４が配列された方向に対して垂直ないずれかの方向の寸法が、ソース１０３及びドレイン１０５より小さく形成されていればよく、他の方向の寸法は、ソース１０３及びドレイン１０５より小さく形成されている必要はない。

図１に示す単電子トランジスタは、例えば、絶縁層１０２を埋め込み絶縁層としたＳＯＩ基板を用いることで形成できる。まず、ＳＯＩ基板の埋め込み絶縁層上のＳＯＩ層を、公知のリソグラフィー技術とエッチング技術とにより微細加工することで、ソース１０３，ドレイン１０４，及び細線部１０５の部分が形成可能である。また、これらのパターンが形成された後、例えば、よく知られたＣＶＤ法もしくはスパッタ法などにより酸化シリコンを堆積することで、絶縁層１０６が形成可能である。このようにして絶縁層１０６が形成された後、絶縁層１０６の上に所定の金属材料の膜が形成された状態とし、この金属膜を公知のリソグラフィー技術とエッチング技術とにより加工することで、ゲート電極１０７の形成が可能である。

次に、図１に示すように構成された単電子トランジスタの動作原理について、図３を用いて説明する。一般に、半導体より構成された細線などの寸法が小さくなると、量子サイズ効果（量子効果）によりエネルギーバンドの禁制帯が広がる。図３（ａ）に示すように、量子サイズ効果が生じるような微小な細線部１０５の両端に、半導体よりなる細線部１０５より大きなソース１０３及びドレイン１０４が接続された状態とすると、これらの伝導帯は、図３（ｂ）に示す状態となる。ここで、図３（ａ）に示すように、ソース１０３に負の電圧が印加され、ドレイン１０４は接地された状態とすると、図３（ｂ）に示すように、ソース１０３には、複数の電子が存在する状態となる。図３（ｂ）に示すエネルギーバンドの状態では、ソース１０３に存在する電子にとって、細線部１０５の禁制帯はエネルギーバリアとなる。このエネルギーバリアの高さが熱エネルギーよりも高いとき、上記電子は細線部１０５を通過することができない。

上述した状態において、図３には示していないゲート電極に正の電圧を印加し、細線部１０５に電界が印加された状態とすると、細線部１０５の中央部のエネルギーバリア（エネルギーバンド）が小さくなる。一方、ソース１０３，ドレイン１０４と接続している細線部１０５の両端のエネルギーバリアは、上述したように電界が印加されても変化しない。これは、この接続部分のエネルギーバリアの大きさ（高さ）が、量子サイズ効果により決定されるためである。この結果、上述したように電界が印加されると、図３（ｃ）に示すように、細線部１０５のエネルギーバリアは、放物線的に中央部が小さくなり、エネルギーバンドがソース１０３のフェルミエネルギーよりも小さい領域が、図３（ｄ）に示す等価的な単電子トランジスタの単電子島７０１となる。また、フェルミエネルギーよりも高いトンネル障壁となっている領域が、等価的にトンネル接合７０２，トンネル接合７０３となる。

このように、等価的に単電子トランジスタが形成された状態で、正のゲート電圧による電界の印加により、クーロンブロッケードで決定される帯電エネルギーに等しい状態にまで、細線部１０５の中央部におけるエネルギーバンドを小さくすれば、１つの電子がトンネル障壁（等価的なトンネル接合）を通過し、１つの電子の電動が可能な状態となる。この状態よりさらにゲート電圧を高くすると、クーロンブロッケード状態により、１つの電子が細線部１０５に形成された等価的な単電子島７０２に蓄積され、電子は伝導できなくなる。このとき、単電子島７０２に蓄積された１つの電子による帯電エネルギーの増加分、単電子島におけるエネルギーが上昇する。

この状態で、等価的な単電子島７０２に蓄積された１つの電子による帯電エネルギーの増加分に等しいエネルギーを、ゲート電圧の増加により与えて細線部１０５の伝導帯を下げ、ソース１０３におけるフェルミエネルギーと帯電エネルギーとが等しい状態となれば、再度１つの電子が伝導する状態となる。このように、ゲート（ゲート−ソース間）電圧の増加に対し、図８に示したような周期的な電流特性が得られるようになり、図１に示す単電子トランジスタによれば、クーロンブロッケードを利用した単電子トランジスタの動作が可能となる。

なお、上述した説明では、ソース１０３に負の電圧が印加され、ドレイン１０４は接地された状態とすることで、ゲート電圧が印加されていなくてもソース１０３に電子が存在する状態の場合について説明したが、これに限るものではない。例えば、ソース１０３に０Ｖ，ドレイン１０４に１Ｖが印加され、ソース１０３に電子が存在していない場合であっても、ソース電圧に対して正のゲート電圧がゲート電極１０７に印加された状態とすることで、ソース１０３に電子が誘起された状態となり、前述同様の動作が可能である。なお、量子サイズ効果の結果により細線部１０５の両端に形成されるトンネル障壁は、環境の温度により加わる熱エネルギーより高い状態となっていればよい。このトンネル障壁の大きさは、細線部１０５の断面寸法に反比例するので、前述したように、断面寸法は、熱エネルギーに対応して設計すればよい。例えば、より高温で動作可能とするためには、細線部１０５の断面寸法をより小さくすればよい。

ところで、図１に示す単電子トランジスタでは、基板１０１の平面上で、ソース１０３からドレイン１０４の方向に垂直な方向の中央部に細線部１０５が配置されているようにしたが、これに限るものではない。例えば、図４に示すように、基板１０１の平面上で、ソース１０３からドレイン１０４の方向に垂直な方向の、ソース１０３及びドレイン１０４の一方の側に接して細線部４０５が配置されているようにしてもよい。ソース及びドレインに対して、細線部はいずれの位置に配置されていてもよい。このように、本実施の形態における単電子トランジスタによれば、製造上、高い位置精度が必要とならず、より容易に製造することが可能である。また、酸化により細線部の両端にトンネル接合を形成する必要もない。従って、上記単電子トランジスタにおいては、酸化による様々な問題も発生しない状態で製造可能である。

また、図１に示す単電子トランジスタでは、基板１０１の平面のソース１０３からドレイン１０４の方向に垂直な方向において、細線部１０５よりソース１０３及びドレイン１０５の寸法が大きくなるようにしたが、これに限るものではない。例えば、図５（ａ）の断面図に示すように、基板１０１の上において、細線部１０５よりソース１０３及びドレイン１０５の方が厚く形成され、図５（ｂ）に示すように、基板１０１の平面におけるソース１０３からドレイン１０４の方向に垂直な方向の寸法（幅）は、同一に形成されていてもよい。このようにすることで、基板１０１の平面方向における単電子トランジスタ全体の寸法を小さくできるので、より多くの単電子トランジスタを同一基板の上に集積させることが可能となる。なお、ソース１０３及びドレイン１０５が細線部１０５より厚く形成されていれば、細線部１０５の幅がソース１０３及びドレイン１０５より大きくてもよい。

ところで、より微細な細線部をソース及びドレインと一体に形成しようとすると、図６に示すように、細線部１０５とソース１０３との境界部及び細線部１０５とドレイン１０４との境界部が、丸みを帯びた状態となる。この部分の曲率半径Ｒが、細線部１０３の直線部の長さＬ程度となると、トンネル障壁が低くなるので、熱揺らぎによって電子がトンネル障壁を越える場合がある。従って、上記Ｒは、可能な限り小さくした方がよい。

なお、上述では、ソース，細線部，及びドレインが一体に形成されている場合について例示したが、これに限るものではなく、各々個別に形成されていてもよい。また、ソースと細線部との界面及びドレインと細線部との界面に、トンネル障壁として機能する絶縁層が形成されていてもよい。このように構成することで、ゲート電圧などが印加されていなくてもトンネル障壁（トンネル接合）が形成され、細線部に単電子島が形成された状態となる。また、一体に形成したソース，細線部，ドレインの表面を酸化して絶縁層が形成されるようにしてもよい。酸化の量が微量であれば、酸化により発生する応力の影響を小さくできるようになる。

また、上記では、伝導する素電荷が電子の場合について説明したが、これに限るものではなく、ゲート電圧に印加する電圧の極性を逆にすることで、正孔を素電荷として動作させることができる。また、上述では、ソース，ドレイン，及び細線部が、シリコンから構成されている場合について説明したが、これに限るものではなく、これらは、他の半導体材料から構成されていてもよい。また、ソース，ドレイン，及び細線部が、各々異なる半導体材料から構成されていてもよい。また、上述ではゲート電極１０７を設けるようにしたが、これに限るものではなく、基板１０１をゲート電極として利用することも可能である。

本発明の実施の形態における単電子トランジスタの構成例を示す断面図（ａ），（ｂ），（ｃ），及び平面図（ｄ）である。図１の単電子トランジスタの動作状態を示す特性図である。図１の単電子トランジスタの動作原理について説明する説明図である。本発明の実施の形態における他の単電子トランジスタの構成例示す平面図である。本発明の実施の形態における他の単電子トランジスタの構成例示す断面図（ａ），及び平面図（ｂ）である。本発明の実施の形態における単電子トランジスタの部分構成例を示す平面図である。一般的な単電子トランジスタの等価回路を示す回路図である。単電子トランジスタのゲート・ソース間電圧Ｖ_gsを変化させたときの、ソース・ドレイン間の電流Ｉ_dの振動の状態を示す特性図である。従来よりある単電子トランジスタの製造方法例を示す工程図である。従来よりある単電子トランジスタの構成例を示す構成図である。

符号の説明

１０１…基板、１０２…絶縁層、１０３…ソース、１０４…ドレイン、１０５…細線部、１０６…絶縁層、１０７…ゲート電極。

Claims

基板の上に形成されて互いに離間して配置された半導体からなるソース及びドレインと、
前記ソース及びドレインの間に配置されて前記ソース及び前記ドレインに接続する半導体からなる細線部と、
前記細線部と絶縁分離して配置されたゲート電極と
を少なくとも備え、
前記ソース，前記細線部，及び前記ドレインが配列された第１方向に対して垂直な第２方向の前記細線部の寸法は、前記ソース及びドレインの前記第２方向の寸法より小さく形成され、かつ量子効果が発現される範囲の寸法に形成されている
ことを特徴とする単電子トランジスタ。
請求項１記載の単電子トランジスタにおいて、
前記基板の平面の法線方向の前記細線部の寸法は、前記ソース及びドレインの前記第２方向の寸法より小さい
ことを特徴とする単電子トランジスタ。
請求項２記載の単電子トランジスタにおいて、
前記基板の平面の方向の前記細線部の寸法は、前記ソース及びドレインの前記第２方向の寸法に等しい
ことを特徴とする単電子トランジスタ。
請求項１〜３のいずれか１項に記載の単電子トランジスタにおいて、
前記ソースと細線部との間及び前記ドレインと細線部との間に形成されたトンネル接合を備える
ことを特徴とする単電子トランジスタ。
請求項１〜４のいずれか１項に記載の単電子トランジスタにおいて、
前記基板がゲート電極である
ことを特徴とする単電子トランジスタ。
請求項１〜５のいずれか１項に記載の単電子トランジスタにおいて、
前記細線部に単電子島が形成される
ことを特徴とする単電子トランジスタ。