JPS63312679A - 電界効果型半導体装置およびその製造方法 - Google Patents
電界効果型半導体装置およびその製造方法Info
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- JPS63312679A JPS63312679A JP14941387A JP14941387A JPS63312679A JP S63312679 A JPS63312679 A JP S63312679A JP 14941387 A JP14941387 A JP 14941387A JP 14941387 A JP14941387 A JP 14941387A JP S63312679 A JPS63312679 A JP S63312679A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0895—Tunnel injectors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体集積回路の能ｅｘ子に好適な電界効果トランジス
タ（Ｆ’ＥＴ）に関し、 素子製作の過程におけるソース領域およびドレイン領域
からの不純物の横方向城敗を抑えて微細なＦ’ＥＴ ｔ
−再現性よく作ることを目的とし、ＦＥＴのチャネルと
なるべき半導体部分のソース領域側およびドレイン領域
側の１部に、そこにおける前記不純物の拡散係数が前記
半導体におけるのに比し小なる物質から戎る拡散抑制領
域金役けることにより、不純物がチャネルとなるべき半
導体部分へ拡散しにくくなるように構成する。
タ（Ｆ’ＥＴ）に関し、 素子製作の過程におけるソース領域およびドレイン領域
からの不純物の横方向城敗を抑えて微細なＦ’ＥＴ ｔ
−再現性よく作ることを目的とし、ＦＥＴのチャネルと
なるべき半導体部分のソース領域側およびドレイン領域
側の１部に、そこにおける前記不純物の拡散係数が前記
半導体におけるのに比し小なる物質から戎る拡散抑制領
域金役けることにより、不純物がチャネルとなるべき半
導体部分へ拡散しにくくなるように構成する。
本発明は、電界効果トランジスタ（ＦＥＴ：Ｆｌｅｌｄ
Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ ）に係り、特
に、集積度の高い半導体集積回路の能動素子として好適
な、チャネル長の短いＦＥＴに関するものである。
Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ ）に係り、特
に、集積度の高い半導体集積回路の能動素子として好適
な、チャネル長の短いＦＥＴに関するものである。
近年の半導体集積回路の高密変化・高集積化に伴い、そ
の構成要素たるＦＥＴの微細化が要求され、現在、その
ソース・ドレイン間のチャネル長が０．２５μｍのもの
が試作されるまでに至っている。
の構成要素たるＦＥＴの微細化が要求され、現在、その
ソース・ドレイン間のチャネル長が０．２５μｍのもの
が試作されるまでに至っている。
通常、ソース領域およびドレイン領域の形成には、不純
物をイオン注入した後、９００℃＃後の高温で熱＠理す
る方法がとられているが、ＦＥＴのチャネル長が１μｍ
以下であるような場合、この熱処理中の不純物の横方向
機成のため、そのチャネル長が短くなればなる糧、再現
性よ＜ＦＥＴｔ一つくることが困難になってきてｈる。
物をイオン注入した後、９００℃＃後の高温で熱＠理す
る方法がとられているが、ＦＥＴのチャネル長が１μｍ
以下であるような場合、この熱処理中の不純物の横方向
機成のため、そのチャネル長が短くなればなる糧、再現
性よ＜ＦＥＴｔ一つくることが困難になってきてｈる。
そこで、チャネル長の短いＦ’ＥＴを作りつる素子構造
およびその製造方法が待望されている。
およびその製造方法が待望されている。
従来の技術によるＮチャネルＭＯ８（Ｍｅｔａｌ −０
ｘｉｄｅ −Ｓ＠ｍ１ｃｏｎｄｕｃｔｏｒ ） Ｆ’Ｅ
Ｔの構造を第４図に示すＯ この角のＦＥＴｔ−作るには多くの方法があるが、ゲー
ト電１１ｉ４に多結晶シリコンを用りる場合、以下のよ
うな手順による。
ｘｉｄｅ −Ｓ＠ｍ１ｃｏｎｄｕｃｔｏｒ ） Ｆ’Ｅ
Ｔの構造を第４図に示すＯ この角のＦＥＴｔ−作るには多くの方法があるが、ゲー
ト電１１ｉ４に多結晶シリコンを用りる場合、以下のよ
うな手順による。
まず、ｐ型シリコン（８１）ｆｊ板１に公知の選択熱情
化法により、二酸化シリコン（Ｓｌｏｎ）から成る素子
外１ｌｌｌ！領域２を形成する。なお、この熱酸化の工
穐に先だって、ホウ素（Ｂ）などの不純物をあらかじめ
イすン注入し、素子分離領域２と接する半導体部分にチ
ャネルカット領域（図示せず）１に形成するのが一役的
である。このあと素子を形成すべき領域のシリコン基板
表面にゲート酸化膜３となるべ！Ｉ！ ５ｌｏｔ膜を熱
竣化法によって形成し、ついで全面にゲート電極４とな
るべき多結晶シリコン＃を被着形成した後、フォトリン
グラフィとエツチングの手法により、ゲート酸化膜３お
よびゲート電極４から成るゲート電極構造を形−成する
とともに、ソース領域およびドレイン領域となるべき部
分のシリコン基鈑≠（露出するようにする。
化法により、二酸化シリコン（Ｓｌｏｎ）から成る素子
外１ｌｌｌ！領域２を形成する。なお、この熱酸化の工
穐に先だって、ホウ素（Ｂ）などの不純物をあらかじめ
イすン注入し、素子分離領域２と接する半導体部分にチ
ャネルカット領域（図示せず）１に形成するのが一役的
である。このあと素子を形成すべき領域のシリコン基板
表面にゲート酸化膜３となるべ！Ｉ！ ５ｌｏｔ膜を熱
竣化法によって形成し、ついで全面にゲート電極４とな
るべき多結晶シリコン＃を被着形成した後、フォトリン
グラフィとエツチングの手法により、ゲート酸化膜３お
よびゲート電極４から成るゲート電極構造を形−成する
とともに、ソース領域およびドレイン領域となるべき部
分のシリコン基鈑≠（露出するようにする。
ついで、この電極構造自身をマスクとして、砒素（八８
）やリン（Ｐ）などのｎ型不純物をイすン注入しソース
領域とドレイン領域を形蜘する。このあと、必要に応じ
て表面を保護するための熱酸化嗅７全形成し念後、ｉ１
間絶榛１８としてリンケイ酸ガラス（ＰＳＧ）Ｍ、など
を被着形成し、これに電極接続のためのコンタクトホー
ル９を開口する。そして、全面に電極と々るべきＡ／
−Ｓ１合金をスパッタリングなどの方法で堆積し、これ
ｆ ／＜ターニングしてソース’［［１０Ｔｈよびドレ
イン電極１１を形成してＦＥＴを完成する。
）やリン（Ｐ）などのｎ型不純物をイすン注入しソース
領域とドレイン領域を形蜘する。このあと、必要に応じ
て表面を保護するための熱酸化嗅７全形成し念後、ｉ１
間絶榛１８としてリンケイ酸ガラス（ＰＳＧ）Ｍ、など
を被着形成し、これに電極接続のためのコンタクトホー
ル９を開口する。そして、全面に電極と々るべきＡ／
−Ｓ１合金をスパッタリングなどの方法で堆積し、これ
ｆ ／＜ターニングしてソース’［［１０Ｔｈよびドレ
イン電極１１を形成してＦＥＴを完成する。
この方法は、ソースｑ４域およびドレイン領域の形成が
自己整合的にできるので、微細な１子の製作に適してい
る。
自己整合的にできるので、微細な１子の製作に適してい
る。
さて、従来の方法では、ソース領域およびドレイン領域
の形成の工穐で、イオン注入した不純物を活性化するた
めの９００℃前後の高温熱処理が不可欠であり、又、層
間＠峰嘆８としてＰＳＧを使う場合は、このＰＳＧの失
透をふせぐために高温での熱処理が欠かせない。こうし
た熱処理の１椙で蛸記不補物が拡散するので、そのゲー
ト長が１μ悄以下のような微細な素子の場合、それを再
現性よくつくるのがむずかしいと論う欠点があった。
の形成の工穐で、イオン注入した不純物を活性化するた
めの９００℃前後の高温熱処理が不可欠であり、又、層
間＠峰嘆８としてＰＳＧを使う場合は、このＰＳＧの失
透をふせぐために高温での熱処理が欠かせない。こうし
た熱処理の１椙で蛸記不補物が拡散するので、そのゲー
ト長が１μ悄以下のような微細な素子の場合、それを再
現性よくつくるのがむずかしいと論う欠点があった。
第５図は、この従来の方法の間愕点を脱明する同である
。不純物のイオン注入の段階では、第５図ｒａ）のごと
く、ゲート電極構造自身がマスクとして働くのでその直
下のチャネルとなるべき半導体には不純物が導入されて
いないのであるが、これを熱処理すると、その過椙で第
５図（ｂ）の矢印の方向へ、深さ方向だけでなく横方向
へも拡散し、その結果としてＦＥＴの実効チャネル長が
ゲート長より短くなってしまう。
。不純物のイオン注入の段階では、第５図ｒａ）のごと
く、ゲート電極構造自身がマスクとして働くのでその直
下のチャネルとなるべき半導体には不純物が導入されて
いないのであるが、これを熱処理すると、その過椙で第
５図（ｂ）の矢印の方向へ、深さ方向だけでなく横方向
へも拡散し、その結果としてＦＥＴの実効チャネル長が
ゲート長より短くなってしまう。
この現象は、素子が微・咽化してそのゲート長が短くな
る程顕著になるので、従来の方法で微細な素子を作るに
はおのずと限界があった。
る程顕著になるので、従来の方法で微細な素子を作るに
はおのずと限界があった。
本発明は、このような点に鑑みて＃１作大れたもので、
熱処理の工程で不純物がチャネルとなるべき部分の方向
へ拡散するのを抑えもって微細なＦＥＴを再現性よく得
るための素子の構造およびその１！ｌｌ造方法を提供す
る本のである。
熱処理の工程で不純物がチャネルとなるべき部分の方向
へ拡散するのを抑えもって微細なＦＥＴを再現性よく得
るための素子の構造およびその１！ｌｌ造方法を提供す
る本のである。
その目的Ｈ１ＦＥＴのチャネルとなるベキＨ−分のソー
ス領域側およびドレイン領域側の端部に、そのソース領
域およびドレイン領域形成のための不純物導入の工程に
先だって、前記不＠物のチャネル部方向への拡散を抑制
する物質から成る拡散抑制物′［ｔを形成することによ
り達成される。
ス領域側およびドレイン領域側の端部に、そのソース領
域およびドレイン領域形成のための不純物導入の工程に
先だって、前記不＠物のチャネル部方向への拡散を抑制
する物質から成る拡散抑制物′［ｔを形成することによ
り達成される。
第１１Ｍは、本発明の原理を示す図で、図において先に
述べた第４図、第５図と四−も１．＜はそれと同等の部
分には同一記号を附しである。
述べた第４図、第５図と四−も１．＜はそれと同等の部
分には同一記号を附しである。
熱処理の工程での不純物の拡散は、熱処理φ件が一定の
ときその不純物の拡散係数に依存する。
ときその不純物の拡散係数に依存する。
不純物の導入に先だって第１Ｍ（ａ）に示すごとく、チ
ャネルと々るべき半導体のソース領域側およびドレイン
ｇ域側の端部に、その中における不純物の拡散係数が前
記半導体におけるそれに比し小なる物質力為ら成る波数
抑制物質＠２４を設けると、こζでは不純物拡散深度が
遅いので、熱処理工程中にソース領域およびドレイン領
域から不純物がチャネルとなるべき半導体部分へ拡赦し
にくくなり（第１図ｒｂ） ） 、その錆果ゲート長と
実効チャネル長との差が少くなくなり、微細なＦＥＴを
再現性よく作ることが可能となる。
ャネルと々るべき半導体のソース領域側およびドレイン
ｇ域側の端部に、その中における不純物の拡散係数が前
記半導体におけるそれに比し小なる物質力為ら成る波数
抑制物質＠２４を設けると、こζでは不純物拡散深度が
遅いので、熱処理工程中にソース領域およびドレイン領
域から不純物がチャネルとなるべき半導体部分へ拡赦し
にくくなり（第１図ｒｂ） ） 、その錆果ゲート長と
実効チャネル長との差が少くなくなり、微細なＦＥＴを
再現性よく作ることが可能となる。
５ｌＯ１ｔ−拡散抑制物質としたＮチャネルシリコ７Ｍ
Ｏ８ＦＥＴについて、その製作工程をおって、本発明を
以下に眸しく説明する。
Ｏ８ＦＥＴについて、その製作工程をおって、本発明を
以下に眸しく説明する。
第２図は、本発明の一実施例の工殉図で、図において先
に説明した第１陶、第４図、第５図と同一もしくはそれ
に相当する部分には同一番号を附しである。
に説明した第１陶、第４図、第５図と同一もしくはそれ
に相当する部分には同一番号を附しである。
まず、面方位（１００）のｐ型シリコン（ｓｉ ）基板
ｌ上に、公知の技術により素子分離領域２を形成し、つ
いで素子を形成すべ１！８１面上にゲート酸化膜となる
べき厚さ５００Ａの８１ ｏｓ嘆を公知の熱酸化法によ
り形成した。このあと、全面にゲート電１＠４となるべ
き厚さ４ＱＯＯＡ の多結晶シリコン層および保護ｌ［
３０としての厚さ２００ＯＡの５ｌｏｔ膜を噴火化学気
相成長（ＣＶＤ）法により堆積させ、フォトリングラフ
ィと反応性イオンエツチング（ＲＩＥ）の手法を組みあ
わせて、第２図ｆａ）に示すごとくゲート酸化＠３．ゲ
ート電極４．保１１１１［３０から成るゲート電極構造
を形成した。ここまでは、保穫膜３０ｔ−設けたことｔ
−除けば従来の方法と基本的には同じである。さて、こ
のあとゲート電極構造および素子分離領域をマスクとし
てＲＩＥ法によりｓｔｉ板を更にエツチングして、第２
図（ｂ）のごとく、その側面かはぼ垂直でかつその深さ
が０．８〜１μｍの凹部３１ｉ形成した。この凹部の深
さは、ここに形成されるソース領域およびドレイン領域
の不純物拡散深さの約２倍を一応の目安とした。なお、
このエツチングは、反応ガスとして２０−のＮ！素（０
３）を含むＣＣｊ４ガスを用い、圧力０．０５Ｔｏｒｒ
ｔパワー密＃ｔＯ，４Ｗ／ｄの条件で行った。つ論で
、乾燥Ｏ１１気中９００℃で熱酸化することにより、露
出したＳｔ基板表面に拡散抑制物’ｆ１１２４とシテ働
く厚さ６０ＡＯ８ｉＯ＊膜を形成した０このときゲート
電極４の多結晶シリコンの表面くは厚さ１００〜１５０
Ｘの８１０ｍ膜が形成され九（第２図（Ｃ））。なお、
拡散抑制物質層２４のあつさは、その不純物歓散の抑制
の効果がみられる限りにおｈて、なるべく薄り方が望ま
しい。つぎに、反応ガスとしてＣＨＦ５を中込てＲＩＥ
法により異方性エツチングすることＫより、前記の拡散
抑制物質層としての５ｔｏｔのうち、その前記凹部３１
の底面にあたる部分を選択的に除去し、前記５ｉｎｓ礪
が凹部およびゲート電極構造の測面にだけ１留するよう
にした（第２図（ｄ））ｏなか、との工程でゲート電極
構造の保＊［３０のｂ面および素子分離領域２の上面も
等しくエツチングされるが、これらはもともと十分厚く
形成されてｈるので、不都合を生ずることはない。この
あと、原料ガスとして５ｔ（Ｊ＋と！（、の混合ガスを
用いて気相成長させろことにより、前記凹部３１にＳＩ
Ｍ’＃晶を選択的に成長させ、筆２図（ｅ）に示すごと
くその表面がほぼ元のＳｔ基板表面と一致するようにす
る。
ｌ上に、公知の技術により素子分離領域２を形成し、つ
いで素子を形成すべ１！８１面上にゲート酸化膜となる
べき厚さ５００Ａの８１ ｏｓ嘆を公知の熱酸化法によ
り形成した。このあと、全面にゲート電１＠４となるべ
き厚さ４ＱＯＯＡ の多結晶シリコン層および保護ｌ［
３０としての厚さ２００ＯＡの５ｌｏｔ膜を噴火化学気
相成長（ＣＶＤ）法により堆積させ、フォトリングラフ
ィと反応性イオンエツチング（ＲＩＥ）の手法を組みあ
わせて、第２図ｆａ）に示すごとくゲート酸化＠３．ゲ
ート電極４．保１１１１［３０から成るゲート電極構造
を形成した。ここまでは、保穫膜３０ｔ−設けたことｔ
−除けば従来の方法と基本的には同じである。さて、こ
のあとゲート電極構造および素子分離領域をマスクとし
てＲＩＥ法によりｓｔｉ板を更にエツチングして、第２
図（ｂ）のごとく、その側面かはぼ垂直でかつその深さ
が０．８〜１μｍの凹部３１ｉ形成した。この凹部の深
さは、ここに形成されるソース領域およびドレイン領域
の不純物拡散深さの約２倍を一応の目安とした。なお、
このエツチングは、反応ガスとして２０−のＮ！素（０
３）を含むＣＣｊ４ガスを用い、圧力０．０５Ｔｏｒｒ
ｔパワー密＃ｔＯ，４Ｗ／ｄの条件で行った。つ論で
、乾燥Ｏ１１気中９００℃で熱酸化することにより、露
出したＳｔ基板表面に拡散抑制物’ｆ１１２４とシテ働
く厚さ６０ＡＯ８ｉＯ＊膜を形成した０このときゲート
電極４の多結晶シリコンの表面くは厚さ１００〜１５０
Ｘの８１０ｍ膜が形成され九（第２図（Ｃ））。なお、
拡散抑制物質層２４のあつさは、その不純物歓散の抑制
の効果がみられる限りにおｈて、なるべく薄り方が望ま
しい。つぎに、反応ガスとしてＣＨＦ５を中込てＲＩＥ
法により異方性エツチングすることＫより、前記の拡散
抑制物質層としての５ｔｏｔのうち、その前記凹部３１
の底面にあたる部分を選択的に除去し、前記５ｉｎｓ礪
が凹部およびゲート電極構造の測面にだけ１留するよう
にした（第２図（ｄ））ｏなか、との工程でゲート電極
構造の保＊［３０のｂ面および素子分離領域２の上面も
等しくエツチングされるが、これらはもともと十分厚く
形成されてｈるので、不都合を生ずることはない。この
あと、原料ガスとして５ｔ（Ｊ＋と！（、の混合ガスを
用いて気相成長させろことにより、前記凹部３１にＳＩ
Ｍ’＃晶を選択的に成長させ、筆２図（ｅ）に示すごと
くその表面がほぼ元のＳｔ基板表面と一致するようにす
る。
ゲート電極構造はその上面・側面ともＳ１０．でおおわ
れているので、この工程でそこにＳｔが付着することは
ない。この段階で、拡散抑制物１ｊｉｉ１２４がＦＥＴ
のチャネルとなるべき部分の両端部にちょうど埋め込ま
れた状叢になる。
れているので、この工程でそこにＳｔが付着することは
ない。この段階で、拡散抑制物１ｊｉｉ１２４がＦＥＴ
のチャネルとなるべき部分の両端部にちょうど埋め込ま
れた状叢になる。
このあとの工程は、従来の方法に準じて、まずＳｌの表
面に薄い熱酸化−７を形成した後、ｎ型不純物としてＰ
＋もしくはＡｓ”？加速電圧３０ＫｅＶ。
面に薄い熱酸化−７を形成した後、ｎ型不純物としてＰ
＋もしくはＡｓ”？加速電圧３０ＫｅＶ。
ドーズｆ４ｘｌＱ”ｃｍ−１の条件でイオン注入し、こ
れｔ−嗜素（Ｎ、）ガス雰囲気中で９００℃３０分間熱
砥理してイオン注入した不純物を活性化させ、ｎ型のソ
ース領域５およびドレイン＠斌６を形成した。なお、こ
の工場は、Ｓｉの表蘭に直接Ｐ＋又はＡｓ＋をイオン注
入し、酸化性雰囲気中で熱も理するようにしてもよい。
れｔ−嗜素（Ｎ、）ガス雰囲気中で９００℃３０分間熱
砥理してイオン注入した不純物を活性化させ、ｎ型のソ
ース領域５およびドレイン＠斌６を形成した。なお、こ
の工場は、Ｓｉの表蘭に直接Ｐ＋又はＡｓ＋をイオン注
入し、酸化性雰囲気中で熱も理するようにしてもよい。
こうすると、不純物活性化の熱処理１糧で同時に８１表
面に熱酸化膜７が形成される。
面に熱酸化膜７が形成される。
ついで、公知の技術によ０ＰＳＧを貴さ１μｍ堆積させ
、その失祷を防ぐべくＮｌガス雰囲気中で９００℃３０
分間の熱処理を行い、曙間絶禄嘆８を形成した。このＮ
ｊ間絶俺嗅８に７オトリソグラフイとエツチングの手法
でコンタクトホール９を開口し、全面に電極となるべき
厚さ約１μｍのＡｌ−５ｔ合金模をスパッタリング法に
より堆積させ、しかる後、これをバター二／グしてソー
ス電ｊ’１ｉｊｌＯおよびドレイン電極１１を形成し、
第２図（ｆ）のごとき、ＮチャネルＭＯ８ＦＥＴを完成
した。
、その失祷を防ぐべくＮｌガス雰囲気中で９００℃３０
分間の熱処理を行い、曙間絶禄嘆８を形成した。このＮ
ｊ間絶俺嗅８に７オトリソグラフイとエツチングの手法
でコンタクトホール９を開口し、全面に電極となるべき
厚さ約１μｍのＡｌ−５ｔ合金模をスパッタリング法に
より堆積させ、しかる後、これをバター二／グしてソー
ス電ｊ’１ｉｊｌＯおよびドレイン電極１１を形成し、
第２図（ｆ）のごとき、ＮチャネルＭＯ８ＦＥＴを完成
した。
本発明によれば、従来の方法では再現性よくつくるのが
むずかしかったゲート長０．５μｍのＦＥＴを容易につ
くることができた。
むずかしかったゲート長０．５μｍのＦＥＴを容易につ
くることができた。
さて、本実施例で拡散抑制物質として用いた５１０ｍは
絶縁体ではあるが、その厚さが十分りすいので、これを
通してトンネル効果によって電流が流れ、出来上ったも
のは一応ＦＥＴとして動作する０しかし、拡散抑制物質
層を電気的に導通しない限り、ドレイン電流の増大は望
めない。
絶縁体ではあるが、その厚さが十分りすいので、これを
通してトンネル効果によって電流が流れ、出来上ったも
のは一応ＦＥＴとして動作する０しかし、拡散抑制物質
層を電気的に導通しない限り、ドレイン電流の増大は望
めない。
第３図は、前記８１０． ＊を導通する方法を示す喝で
ある。
ある。
まず素子のＴ４板訃よびソースを接弛し、ゲートに膏流
電凍ｖ１力１ら、５ｖの電圧を印加して、ゲートｑ化愼
３に接するＳｉ中に叉１ｉｉｒ層２５を形成する。この
状與でソース番ト°レイン間に電源ｖ２から５ｖ前後の
ｍ王を印加すると法敢抑１１！ＩＩ慟實層２４としての
ＳｔＯ，嘆が絶瞭破壊し電気的に導通するようになる。
電凍ｖ１力１ら、５ｖの電圧を印加して、ゲートｑ化愼
３に接するＳｉ中に叉１ｉｉｒ層２５を形成する。この
状與でソース番ト°レイン間に電源ｖ２から５ｖ前後の
ｍ王を印加すると法敢抑１１！ＩＩ慟實層２４としての
ＳｔＯ，嘆が絶瞭破壊し電気的に導通するようになる。
なか、ゲート嘴化嘆を＊ｆＩ記の５１０ｚｌｌｉに比し
十分庫くしてかけばこの工程でゲート酸化膜が、１１Ｎ
情を受けることはない。ここで印加する電圧は、効果が
得られる範囲で十分低いことが望ましい。
十分庫くしてかけばこの工程でゲート酸化膜が、１１Ｎ
情を受けることはない。ここで印加する電圧は、効果が
得られる範囲で十分低いことが望ましい。
μ上、拡散抑制物質として５ｉＯｔ１ｆＩ−用いる場合
についてのみ説明したが、本発明の原理から、拡竹抑ｌ
ｌｉ′ＩＩ物にはその中における不純物の法牧係数がチ
ャネル部となる半導体におけるものに比し小なるもので
あればよく、５ＩＯ１の他にも５ｌｓＮ４などの絶縁体
、シリサイドなどの化合物などをも用いることかできる
０導電性の拡散抑制物ｉｔｔ用偽ると先に述べた拡散抑
制物質１を導通する工程が不要になるとｈう利点がある
。又、ソース領域およびドレイン領域への不１ｖ１１吻
導入方法もイオン注入法に限定されるものでなく、拡歌
法や結晶成長工程中に不純物を添加する方法を用いても
本発明の効果に力１わりがなｈことは肯うまでもない。
についてのみ説明したが、本発明の原理から、拡竹抑ｌ
ｌｉ′ＩＩ物にはその中における不純物の法牧係数がチ
ャネル部となる半導体におけるものに比し小なるもので
あればよく、５ＩＯ１の他にも５ｌｓＮ４などの絶縁体
、シリサイドなどの化合物などをも用いることかできる
０導電性の拡散抑制物ｉｔｔ用偽ると先に述べた拡散抑
制物質１を導通する工程が不要になるとｈう利点がある
。又、ソース領域およびドレイン領域への不１ｖ１１吻
導入方法もイオン注入法に限定されるものでなく、拡歌
法や結晶成長工程中に不純物を添加する方法を用いても
本発明の効果に力１わりがなｈことは肯うまでもない。
本発明によれば、素子化の工程にかける不純物の城＠全
抑制することができるのでゲート長の短い微細々電界効
果型トランジスタを再現性よくつくることができ、半導
体集積回路の高集積化に寄与するところが極めて大きい
。
抑制することができるのでゲート長の短い微細々電界効
果型トランジスタを再現性よくつくることができ、半導
体集積回路の高集積化に寄与するところが極めて大きい
。
第１図は、本発明の原＠を示す図、
第２図は、本発明の一実施例の工程図、第３同は、拡牧
抑−ｇ′ＩＩ＃Ｊ賓１−を導通する方法を示す図、 第４図は、従来のＭＯＳＦＥＴの構造を示す図、第５陶
は、従来の技術の間頂点を示す図である。 図において、 ｌｔｆシリコン基板、 ２は素子分噴領域。 ３はゲート噴化噂、 ４はゲート電極。 ５＃′ｉソース領域、 ６けドレイン領域。 ７Ｆ１％慄化礪、 ８は１間絶縁膜。 ９はコンタクトホール。 １０はソース電極、 １１はドレイン１！！極。 ２０はフ中トレジスト。 ２１は不純゛吻イオン。 ２２は不純物イオン注入領域。 ２３はＰＮ妾今面、 ２４は微敗抑呼：勿゛イ層。 ２５は反転層、 Ｖ １ 、 Ｖ２ＪｒｉｌＸｍ
電源。 である。 本発明−屑、理を示１日 午 １１２１ ネチ資朗の一￥万ｔイク）１の１イエ図 （課１へ
１つく）茅 ｚ 図 （矛２０め前負灯らの１つさ） 第 ユ コ Ｖ、１虻４卯牛１１４勿實層Σ傅を亀１う方ま）示Ｊ図
従軌／１Ｍθ５ＦＥＴ−積遣
抑−ｇ′ＩＩ＃Ｊ賓１−を導通する方法を示す図、 第４図は、従来のＭＯＳＦＥＴの構造を示す図、第５陶
は、従来の技術の間頂点を示す図である。 図において、 ｌｔｆシリコン基板、 ２は素子分噴領域。 ３はゲート噴化噂、 ４はゲート電極。 ５＃′ｉソース領域、 ６けドレイン領域。 ７Ｆ１％慄化礪、 ８は１間絶縁膜。 ９はコンタクトホール。 １０はソース電極、 １１はドレイン１！！極。 ２０はフ中トレジスト。 ２１は不純゛吻イオン。 ２２は不純物イオン注入領域。 ２３はＰＮ妾今面、 ２４は微敗抑呼：勿゛イ層。 ２５は反転層、 Ｖ １ 、 Ｖ２ＪｒｉｌＸｍ
電源。 である。 本発明−屑、理を示１日 午 １１２１ ネチ資朗の一￥万ｔイク）１の１イエ図 （課１へ
１つく）茅 ｚ 図 （矛２０め前負灯らの１つさ） 第 ユ コ Ｖ、１虻４卯牛１１４勿實層Σ傅を亀１う方ま）示Ｊ図
従軌／１Ｍθ５ＦＥＴ−積遣
Claims (4)
- （１）チャネル部を構成する半導体１のソース領域５側
およびドレイン領域６側の端部に、該ソース領域および
ドレイン領域に添加される不純物種の拡散係数がその前
記半導体１における拡散係数に比し小なる物質から成る
拡散抑制領域２４を設け、前記不純物種がチャネル部へ
拡散するのを抑制するようにしたことを特徴とする電界
効果型半導体装置。 - （２）チャネル部となるべき部分を残して半導体基板１
に凹部３１を形成する工程と、該凹部の少くともチャネ
ル部側の側面に拡散抑制領域２４となるべき物質を被着
形成させた後、前記凹部にソース領域およびドレイン領
域となるべき物質を充填する工程を有することを特徴と
する電界効果型半導体装置の製造方法。 - （３）凹部３１の側面が半導体基板１の主面に対してほ
ぼ垂直である特許請求の範囲第２項に記載の電界効果型
半導体装置の製造方法。 - （４）拡散抑制領域２４に電界を印加しこれを絶縁破壊
する工程を有することを特徴とする特許請求の範囲第２
項もしくは第３項に記載の電界効果型半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14941387A JPS63312679A (ja) | 1987-06-16 | 1987-06-16 | 電界効果型半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14941387A JPS63312679A (ja) | 1987-06-16 | 1987-06-16 | 電界効果型半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63312679A true JPS63312679A (ja) | 1988-12-21 |
Family
ID=15474575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14941387A Pending JPS63312679A (ja) | 1987-06-16 | 1987-06-16 | 電界効果型半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63312679A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996030946A1 (fr) * | 1995-03-29 | 1996-10-03 | Hitachi, Ltd. | Dispositif semi-conducteur et son procede de fabrication |
| WO2002043109A3 (de) * | 2000-11-21 | 2002-09-19 | Infineon Technologies Ag | Verfahren zum herstellen eines planaren feldeffekttransistors und planarer feldeffekttransistor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62154668A (ja) * | 1985-12-27 | 1987-07-09 | Toshiba Corp | 半導体装置 |
-
1987
- 1987-06-16 JP JP14941387A patent/JPS63312679A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62154668A (ja) * | 1985-12-27 | 1987-07-09 | Toshiba Corp | 半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996030946A1 (fr) * | 1995-03-29 | 1996-10-03 | Hitachi, Ltd. | Dispositif semi-conducteur et son procede de fabrication |
| WO2002043109A3 (de) * | 2000-11-21 | 2002-09-19 | Infineon Technologies Ag | Verfahren zum herstellen eines planaren feldeffekttransistors und planarer feldeffekttransistor |
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