KR101985968B1 - 반도체 소자 및 반도체 소자의 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 47
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 238000000034 method Methods 0.000 title claims description 14
- 239000012535 impurity Substances 0.000 claims abstract description 60
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 239000002184 metal Substances 0.000 claims description 16
- 230000005669 field effect Effects 0.000 claims description 13
- 230000005641 tunneling Effects 0.000 claims description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052732 germanium Inorganic materials 0.000 claims description 5
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 3
- 230000000694 effects Effects 0.000 description 7
- 239000008186 active pharmaceutical agent Substances 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/7311—Tunnel transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
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- Ceramic Engineering (AREA)
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- General Physics & Mathematics (AREA)
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- Manufacturing & Machinery (AREA)
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Abstract
반도체 소자는 기판, 상기 기판 상에 형성되고, 각각은 불순물이 주입되는 도핑 영역과 상기 도핑 영역 사이에 형성된 채널을 포함하는 복수의 스트립(stripes) 및 상기 복수의 스트립 각각의 채널 상에 형성된 게이트(Gate)를 포함하고, 상기 복수의 스트립의 도핑 영역에는 n형 불순물과 p형 불순물이 교호로 도핑된다.
Description
본 발명은 반도체 소자 및 반도체 소자의 제조 방법에 관한 것이다.
터널 전계 효과 트랜지스터(TFET, Tunnel Field-Effect Transistor)는 전자의 터널효과를 이용한 트랜지스터로, 전계 효과 트랜지스터(MOSFET, Metal Oxide Semiconductor Field Effect Transistor)의 물리적 한계를 뛰어넘어 저전압으로 온오프 동작이 가능해져 트랜지스터의 저소비전력화가 가능한 소자이다
터널 전계 효과 트랜지스터는 게이트 전극에 게이트 전압을 인가하면, 그 전계의 영향으로 소스와 채널 사이의 장벽이 얇아져서 터널 효과에 의해 전자가 장벽을 통과하여 트랜지스터에 전류가 흐르게 된다. 이러한 원리에 의해 종래의 전계 효과 트랜지스터보다 낮은 전압에서 전류의 온오프 스위칭이 가능하며, 전압 변화에 대한 스위칭 동작의 기울기가 매우 크기 때문에 낮은 전압에서도 동작하는 저소비 전력의 전자회로의 구축이 가능하다.
종래의 터널 전계 효과 트랜지스터는 비대칭의 도핑 구조를 가지고 있다. 종래의 비대칭 도핑 구조를 가지는 터널 전계 효과 트랜지스터는 공정이 복잡하고 소자의 크기를 줄이기 어렵다는 문제점을 가지고 있었다.
이러한 터널 전계 효과 트랜지스터 기술과 관련하여, 선행기술인 한국등록특허 제 10-1270643호는 터널링 전계 효과 트랜지스터 및 그 제조 방법을 개시하고 있다.
본 발명은 상술한 종래의 문제점을 해결하고자 하는 것으로, 복수의 채널 스트립에 n형과 p형의 불순물을 교호로 도핑함으로써, 터널링 효과를 발생시켜 터널 전계 효과 트랜지스터와 동일한 동작을 발생시킬 수 있는 반도체 소자 및 반도체 소자의 제조 방법을 제공하고자 한다.
또한, 종래의 비대칭형의 도핑 구조로 구성된 터널 전계 효과 트랜지스터와 달리, 대칭형의 도핑 구조로 형성됨으로써, 인접하는 소자와 소스 영역 또는 드레인 영역을 공유하여 반도체 소자의 크기를 줄일 수 있고, 반도체 제조 공정의 복잡도를 줄일 수 있는 반도체 소자 및 반도체 소자의 제조 방법을 제공하고자 한다. 다만, 본 실시예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제들로 한정되지 않으며, 또 다른 기술적 과제들이 존재할 수 있다.
상술한 기술적 과제를 달성하기 위한 수단으로서, 기판, 상기 기판 상에 형성되고, 각각은 불순물이 주입되는 도핑 영역과 상기 도핑 영역 사이에 형성된 채널을 포함하는 복수의 스트립(stripes) 및 상기 복수의 스트립 각각의 채널 상에 형성된 게이트(Gate)를 포함하고, 상기 복수의 스트립의 도핑 영역에는 n형 불순물과 p형 불순물이 교호로 도핑된 반도체 소자를 제공할 수 있다.
일 실시예에 따르면, 상기 복수의 스트립은 도핑 영역에 p형 불순물이 도핑된 제 1 스트립, 상기 제 1 스트립과 인접하고, 도핑 영역에 n형 불순물이 도핑된 제 2 스트립 및 상기 제 2 스트립에 인접하고, 도핑 영역에 p형 불순물이 도핑된 제 3 스트립을 포함할 수 있다. 상기 제 1 스트립의 제 1 측에 형성된 도핑 영역 및 상기 제 3 스트립의 상기 제 1 측에 형성된 도핑 영역은 소스(Source)로 동작하는 것일 수 있다. 상기 제 2 스트립의 제 2 측에 형성된 도핑 영역은 드레인(Drain)으로 동작하는 것일 수 있다.
일 실시예에 따르면, 상기 반도체 소자는 터널 전계 효과 트랜지스터로 동작하는 것일 수 있다.
일 실시예에 따르면, 상기 기판은 실리콘(Si)으로 형성되고, 상기 복수의 스트립은 게르마늄(Ge)으로 형성된 것일 수 있다.
본 발명의 다른 실시예는, 기판 상에 복수의 스트립(stripes)을 형성하는 단계, 상기 복수의 스트립의 채널 상에 게이트(Gate)를 형성하는 단계, 상기 복수의 스트립에서 상기 게이트를 제외한 부분을 식각하여 불순물이 주입되는 도핑 영역을 형성하는 단계, 상기 복수의 스트립의 도핑 영역을 n형 불순물과 p형 불순물을 교호로 도핑하는 단계를 포함하는 반도체 소자의 제조 방법을 제공할 수 있다.
다른 실시예에 따르면, 상기 복수의 스트립의 채널 상에 게이트(Gate)를 형성하는 단계는, 상기 채널 상에 더미 게이트를 형성하는 단계, 상기 복수의 스트립의 도핑 영역을 n형 불순물과 p형 불순물을 교호로 도핑하는 단계 이후에 상기 더미 게이트를 제거하는 단계, 상기 복수의 스트립의 채널 상에 산화막을 형성하는 단계 및 상기 산화막 상에 메탈층을 형성하는 단계를 포함할 수 있다.
다른 실시예에 따르면, 상기 복수의 스트립의 도핑 영역을 n형 불순물과 p형 불순물을 교호로 도핑하는 단계는, 제 1 스트립의 도핑 영역에 p형 불순물을 도핑하는 단계, 상기 제 1 스트립과 인접한 제 2 스트립의 도핑 영역에 n형 불순물을 도핑하는 단계 및 상기 제 2 스트립에 인접한 제 3 스트립의 도핑 영역에 p형 불순물을 도핑하는 단계를 포함할 수 있다.
본 발명의 또 다른 실시예는, 기판, 스트립의 제 1 측이 소스(Source)로 동작하는 제 1 스트립, 상기 제 1 스트립에 인접하고, 스트립의 제 2 측이 드레인(Drain)으로 동작하는 제 2 스트립, 상기 제 2 스트립에 인접하고, 상기 스트립의 제 1 측이 소스(Source)로 동작하는 제 3 스트립 및 상기 제 1 스트립, 상기 제 2 스트립 및 상기 제 3 스트립의 채널 상에 형성된 게이트(Gate)를 포함하는 반도체 소자를 제공할 수 있다.
또 다른 실시예에 따르면, 상기 제 1 스트립, 상기 제 2 스트립 및 상기 제 3 스트립의 도핑 영역에는 n형 불순물과 p형 불순물이 교호로 도핑된 것일 수 있다.
상술한 과제 해결 수단은 단지 예시적인 것으로서, 본 발명을 제한하려는 의도로 해석되지 않아야 한다. 상술한 예시적인 실시예 외에도, 도면 및 발명의 상세한 설명에 기재된 추가적인 실시예가 존재할 수 있다.
전술한 본 발명의 과제 해결 수단 중 어느 하나에 의하면, 종래의 비대칭형의 도핑 구조로 구성된 터널 전계 효과 트랜지스터와 달리, 대칭형의 도핑 구조로 구성됨으로써, 인접하는 소자와 소스 영역 또는 드레인 영역을 공유하여 반도체의 소자의 크기를 줄일 수 있고, 반도체 제조 공정의 복잡도를 줄일 수 있는 반도체 소자 및 반도체 소자의 제조 방법을 제공할 수 있다. 또한, 종래의 세그먼티드 채널 스트립을 갖는 MOSFET와 달리, 복수의 채널 스트립에 N형과 P형의 불순물을 교호로 도핑함으로써, 터널링 효과를 발생시켜 터널 전계 효과 트랜지스터와 동일한 동작을 발생시킬 수 있는 반도체 소자 및 반도체 소자의 제조 방법을 제공할 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 소자를 예시적으로 도시한 도면이다.
도 2a 내지 2g는 본 발명의 일 실시예에 따른 반도체 소자를 제조하는 과정을 설명하기 위한 예시적인 도면이다.
도 3a 및 도 3b는 본 발명의 다른 실시예에 따른 반도체 소자의 형상을 도시한 예시적인 도면이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 반도체 소자의 I-V 특성 변화를 도시한 예시적인 도면이다.
도 5는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법의 순서도이다.
도 2a 내지 2g는 본 발명의 일 실시예에 따른 반도체 소자를 제조하는 과정을 설명하기 위한 예시적인 도면이다.
도 3a 및 도 3b는 본 발명의 다른 실시예에 따른 반도체 소자의 형상을 도시한 예시적인 도면이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 반도체 소자의 I-V 특성 변화를 도시한 예시적인 도면이다.
도 5는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법의 순서도이다.
아래에서는 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미하며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
반도체 소자의 구성
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 소자를 예시적으로 도시한 도면이다. 도 1a를 참조하면, 반도체 소자(1)는 기판(100), 복수의 스트립(110) 및 게이트(120)를 포함한다.
기판(100)은 예를 들어, 실리콘(Si) 기판일 수 있다.
복수의 스트립(110)은 예를 들어, 게르마늄(Ge)으로 형성된 것일 수 있다.
복수의 스트립(110)은 기판(100) 상에 형성되고, 각각은 불순물이 주입되는 도핑 영역과 도핑 영역 사이에 형성된 채널을 포함할 수 있다. 복수의 스트립(110)의 도핑 영역에는 n형 불순물과 p형 불순물이 교호로 도핑될 수 있다.
예를 들어, 복수의 스트립(110)은 제 1 스트립(111), 제 1 스트립(111)과 인접한 제 2 스트립(112) 및 제 2 스트립(112)과 인접한 제 3 스트립(113)을 포함할 수 있다.
제 1 스트립(111) 및 제 3 스트립(113)의 도핑 영역에는 p형 불순물이 도핑되고, 제 2 스트립(112)의 도핑 영역에는 n형 불순물이 도핑될 수 있다.
여기서, 제 1 스트립(111)의 제 1 측에 형성된 도핑 영역 및 제 3 스트립(113)의 제 1 측에 형성된 도핑 영역은 소스(Source)로 동작하고, 제 2 스트립(112)의 제 2 측에 형성된 도핑 영역은 드레인(Drain)으로 동작할 수 있다. 제 1 측과 제 2 측은 게이트(120)를 기준으로 스트립(111 내지 113)의 양측을 구별한 것이다.
즉, 제 1 스트립(111)의 제 1 측 및 제 3 스트립(113)의 제 1 측으로부터 제 2 스트립(112)의 제 2 측으로 전자가 이동하게 된다.
게이트(120)는 복수의 스트립(110) 각각의 채널 상에 형성될 수 있다.
반도체 소자의 제조 방법
도 2a 내지 2g는 본 발명의 일 실시예에 따른 반도체 소자를 제조하는 과정을 설명하기 위한 예시적인 도면이다.
도 2a를 참조하면, 기판(200) 상에 복수의 스트립(stripes, 210)을 형성할 수 있다. 기판(200)은, 예를 들어, 실리콘(Si) 기판일 수 있다.
복수의 스트립(210)은 저농도 도핑(lightly doped)된 게르마늄(Ge)일 수 있다.
이후, 복수의 스트립(210)의 채널 상에 게이트(gate, 220)를 형성할 수 있다. 예를 들어, 복수의 스트립(210)의 채널 상에 더미 게이트(220)를 형성할 수 있다. 구체적으로, 소스(source)와 드레인(drain)에서의 고농도 도핑(heavily doping) 과정에서, 산화막(gate oxide)과 메탈층(gate metal)의 피해를 줄이기 위해, 재도핑하지 않는 채널 영역에 대해서만 더미 게이트(220)를 형성할 수 있다. 더미 게이트(220)는 예를 들어, 폴리-실리콘(poly-silicon)으로 형성될 수 있다.
이후, 도 2b와 같이, 복수의 스트립(210)에서 게이트(220)를 제외한 부분을 식각할 수 있다. 이는, 소스와 드레인을 고농도 도핑된 상태로 만들기 위한 것으로서, 채널 상에 형성된 게이트(220)를 제외한 부분을 식각하는 공정이다.
이후, 도 2c를 참조하면, 식각된 복수의 스트립(210)에 불순물이 주입되는 도핑 영역을 형성하고, 복수의 스트립(210)의 도핑 영역을 n형 불순물과 p형 불순물을 교호로 도핑할 수 있다. 구체적으로, 어느 하나의 스트립의 도핑 영역에 p형 불순물을 도핑하고, 해당 스트립과 인접한 다른 스트립의 도핑 영역에 n형 불순물을 도핑하고, 다른 스트립에 인접한 또 다른 스트립의 도핑 영역에 p형 불순물을 도핑할 수 있다. 여기서, 어느 하나의 스트립의 제 1 측에 형성된 도핑 영역 및 또 다른 스트립의 제 1 측에 형성된 도핑 영역은 소스로 동작하고, 다른 스트립의 제 2 측에 형성된 도핑 영역은 드레인으로 동작할 수 있다. 제 1 측과 제 2 측은 게이트(220)를 기준으로 스트립(210)의 양측을 구별한 것이다.
예를 들어, 소스를 고농도 도핑 상태로 만들기 위해, 식각된 복수의 스트립(210) 중 제 1 스트립(211, 213) 및 제 3 스트립(212, 214)에 p형(p-type) 불순물을 도핑할 수 있다. 또한, 드레인을 고농도 도핑 상태로 만들기 위해, 식각된 복수의 스트립(210) 중 제 2 스트립(215, 216)에 n형(n-type) 불순물을 도핑할 수 있다.
도 2d를 참조하면, 복수의 스트립(210)의 도핑 영역을 n형 불순물과 p형 불순물을 교호로 도핑하는 단계 이후에 더미 게이트(220)를 제거할 수 있다. 더미 게이트(220)는 산화막(HfO2)의 형성을 위해 제거되는 것일 수 있다.
도 2e를 참조하면, 복수의 스트립(210)의 채널 상에 산화막(HfO2, 230)을 형성할 수 있다. 예를 들어, 복수의 스트립(210)의 채널 상에 산화(oxidation) 공정과 원자층증착(ALD, Atomic Layer Deposition)을 이용하여 산화막(230)을 형성할 수 있다.
이후, 도 2f를 참조하면, 복수의 스트립(210)의 채널 상에 형성된 산화막(230) 상에 게이트 메탈층(240)을 형성할 수 있다.
이후, 도 2g를 참조하면, 소스와 드레인 접합을 위해 복수의 스트립(210)에 접합용 메탈층을 형성할 수 있다. 예를 들어, 복수의 스트립(210) 중 소스로 동작하는 스트립(211, 212) 상에 소스 접합용 메탈층(M0_0, 250)을 형성할 수 있다. 또한, 복수의 스트립(210) 중 드레인으로 동작하는 스트립(216) 상에 드레인 접합용 메탈층(M0_0, 260)을 형성할 수 있다.
도 3a 및 도 3b는 본 발명의 다른 실시예에 따른 반도체 소자의 형상을 도시한 예시적인 도면이다.
도 3a 및 3b를 참조하면, 소스로 동작하는 스트립(211, 212) 상에 형성된 소스 접합용 메탈층(M0_0, 250)은 소스 메탈층(M0_1, 310)와 접합되고, 드레인으로 동작하는 스트립(216) 상에 형성된 드레인 접합용 메탈층(M0_0, 260)은 드레인 메탈층(M0_1, 330)과 접합된다.
또한, 게이트 메탈층(M0_0, 240)은 게이트 메탈층(M0_1, 320)와 접합된다.
반도체 소자의 에너지
딜레이
측정을 위한 실험
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 반도체 소자의 ID-VG 특성 변화를 도시한 예시적인 도면이다.
도 4a는 본 발명의 일 실시예에 따른 VDS가 0.5V과 0.1V일 경우를 비교한 반도체 소자의 ID-VG 특성 변화를 도시한 예시적인 도면이다. 도 4a를 참조하면, VDS가 0.5V와 0.1V일 경우에 DIBT=12.5mV/V인 것을 알 수 있다.
도 4b는 본 발명의 일 실시예에 따른 VDS가 0.5V과 0.05V일 경우를 비교한 반도체 소자의 ID-VG 특성 변화를 도시한 예시적인 도면이다. 도 4b를 참조하면, VDS가 0.5V와 0.05V일 경우에 DIBT=22.22mV/v인 것을 알 수 있다.
터널 전계 효과 트랜지스터(TFET)에서는 터널링 장벽을 얇게 함으로써, 오프(off) 상태의 터널링 정류가 증가하는 DIBT(Drain-induced Barrier Thinning) 문제가 발생된다. 도 4a 및 도 4b를 통해 알 수 있듯이, VDS값이 0.5V와 0.05V일 때, DIBT가 증가하게 된 것을 알 수 있다. DIBT가 증가하게 되면, 채널의 전위에 대한 게이트의 상대적 장악력이 나빠진다는 단점이 발생한다.
도 5는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법의 순서도이다. 도 5에 도시된 반도체 소자(1)의 제조 방법은 도 1 내지 4b에 도시된 실시예에 따른 시계열적으로 처리되는 단계들을 포함한다.
단계 S510에서 기판(100) 상에 복수의 스트립을 형성할 수 있다.
단계 S520에서 복수의 스트립의 채널 상에 게이트를 형성할 수 있다.
단계 S530에서 복수의 스트립에서 게이트를 제외한 부분을 식각하여 불순물이 주입되는 도핑 영역을 형성할 수 있다.
단계 S540에서 복수의 스트립의 도핑 영역을 n형 불순물과 p형 불순물을 교호로 도핑할 수 있다.
상술한 설명에서, 단계 S510 내지 S540은 본 발명의 구현예에 따라서, 추가적인 단계들로 더 분할되거나, 더 적은 단계들로 조합될 수 있다. 또한, 일부 단계는 필요에 따라 생략될 수도 있고, 단계 간의 순서가 전환될 수도 있다.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 기판
110: 복수의 스트립
120: 게이트
200: 기판
210: 복수의 스트립
220: 더미 게이트
230: 산화막
240: 게이트 메탈층
250: 소스 접합용 메탈층
260: 드레인 접합용 메탈층
110: 복수의 스트립
120: 게이트
200: 기판
210: 복수의 스트립
220: 더미 게이트
230: 산화막
240: 게이트 메탈층
250: 소스 접합용 메탈층
260: 드레인 접합용 메탈층
Claims (14)
- 반도체 소자에 있어서,
기판;
상기 기판 상에 형성되고, 각각은 불순물이 주입되는 도핑 영역과 상기 도핑 영역 사이에 형성된 채널을 포함하는 복수의 스트립(stripes); 및
상기 복수의 스트립 각각의 채널 상에 형성된 게이트(Gate)
를 포함하고,
상기 복수의 스트립의 도핑 영역에는 n형 불순물과 p형 불순물이 교호로 도핑되고,
상기 복수의 스트립은 도핑 영역에 p형 불순물이 도핑된 제 1 스트립;
상기 제 1 스트립과 인접하고, 도핑 영역에 n형 불순물이 도핑된 제 2 스트립; 및
상기 제 2 스트립에 인접하고, 도핑 영역에 p형 불순물이 도핑된 제 3 스트립을 포함하는 것인, 반도체 소자.
- 삭제
- 제 1 항에 있어서,
상기 게이트를 기준으로 상기 제 1 스트립의 제 1 측에 형성된 도핑 영역 및 상기 제 3 스트립의 상기 제 1 측에 형성된 도핑 영역은 소스(Source)로 동작하는 것인, 반도체 소자.
- 제 1 항에 있어서,
상기 게이트를 기준으로 상기 제 2 스트립의 제 2 측에 형성된 도핑 영역은 드레인(Drain)으로 동작하는 것인, 반도체 소자.
- 제 1 항에 있어서,
상기 반도체 소자는 터널 전계 효과 트랜지스터로 동작하는 것인, 반도체 소자.
- 제 1 항에 있어서,
상기 기판은 실리콘(Si)으로 형성되고,
상기 복수의 스트립은 게르마늄(Ge)으로 형성된 것인, 반도체 소자.
- 반도체 소자의 제조 방법에 있어서,
기판 상에 복수의 스트립(stripes)을 형성하는 단계;
상기 복수의 스트립의 채널 상에 게이트(Gate)를 형성하는 단계;
상기 복수의 스트립에서 상기 게이트를 제외한 부분을 식각하여 불순물이 주입되는 도핑 영역을 형성하는 단계; 및
상기 복수의 스트립의 도핑 영역을 n형 불순물과 p형 불순물을 교호로 도핑하는 단계
를 포함하고,
상기 복수의 스트립의 도핑 영역을 n형 불순물과 p형 불순물을 교호로 도핑하는 단계는
제 1 스트립의 도핑 영역에 p형 불순물을 도핑하는 단계;
상기 제 1 스트립과 인접한 제 2 스트립의 도핑 영역에 n형 불순물을 도핑하는 단계; 및
상기 제 2 스트립에 인접한 제 3 스트립의 도핑 영역에 p형 불순물을 도핑하는 단계
를 포함하는 것인, 반도체 소자의 제조 방법.
- 제 7 항에 있어서,
상기 복수의 스트립의 채널 상에 게이트(Gate)를 형성하는 단계는
상기 채널 상에 더미 게이트를 형성하는 단계;
상기 복수의 스트립의 도핑 영역을 n형 불순물과 p형 불순물을 교호로 도핑하는 단계 이후에 상기 더미 게이트를 제거하는 단계;
상기 복수의 스트립의 채널 상에 산화막을 형성하는 단계; 및
상기 산화막 상에 메탈층을 형성하는 단계
를 포함하는 것인, 반도체 소자의 제조 방법.
- 삭제
- 제 7 항에 있어서,
상기 게이트를 기준으로 상기 제 1 스트립의 제 1 측에 형성된 도핑 영역 및 상기 제 3 스트립의 상기 제 1 측에 형성된 도핑 영역은 소스(Source)로 동작하고,
상기 게이트를 기준으로 상기 제 2 스트립의 제 2 측에 형성된 도핑 영역은 드레인(Drain)으로 동작하는 것인, 반도체 소자의 제조 방법.
- 제 7 항에 있어서,
상기 반도체 소자는 터널 전계 효과 트랜지스터로 동작하는 것인, 반도체 소자의 제조 방법.
- 제 7 항에 있어서,
상기 기판은 실리콘(Si)으로 형성되고,
상기 복수의 스트립은 게르마늄(Ge)으로 형성된 것인, 반도체 소자의 제조 방법.
- 반도체 소자에 있어서,
기판;
스트립의 제 1 측이 소스(Source)로 동작하는 제 1 스트립;
상기 제 1 스트립에 인접하고, 스트립의 제 2 측이 드레인(Drain)으로 동작하는 제 2 스트립;
상기 제 2 스트립에 인접하고, 상기 스트립의 제 1 측이 소스로 동작하는 제 3 스트립; 및
상기 제 1 스트립, 상기 제 2 스트립 및 상기 제 3 스트립의 채널 상에 형성된 게이트(Gate)
를 포함하는 것이되,
상기 제 1 스트립, 상기 제 2 스트립 및 상기 제 3 스트립의 도핑 영역에는 n형 불순물과 p형 불순물이 교호로 도핑되고,
상기 제 1 스트립의 도핑 영역에는 p형 불순물이 도핑되고, 상기 제 2 스트립의 도핑 영역에는 n형 불순물이 도핑되고, 상기 제 3 스트립의 도핑 영역에는 p형 불순물이 도핑되는 것인, 반도체 소자. - 삭제
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170135136A KR101985968B1 (ko) | 2017-10-18 | 2017-10-18 | 반도체 소자 및 반도체 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20190043283A KR20190043283A (ko) | 2019-04-26 |
| KR101985968B1 true KR101985968B1 (ko) | 2019-06-04 |
Family
ID=66281354
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020170135136A KR101985968B1 (ko) | 2017-10-18 | 2017-10-18 | 반도체 소자 및 반도체 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101985968B1 (ko) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015050196A (ja) * | 2013-08-29 | 2015-03-16 | 株式会社東芝 | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9728464B2 (en) * | 2012-07-27 | 2017-08-08 | Intel Corporation | Self-aligned 3-D epitaxial structures for MOS device fabrication |
-
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- 2017-10-18 KR KR1020170135136A patent/KR101985968B1/ko active IP Right Grant
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| Publication number | Publication date |
|---|---|
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