WO2021137433A1 - 터널 전계효과트랜지스터 및 이를 포함하는 삼진 인버터 - Google Patents

터널 전계효과트랜지스터 및 이를 포함하는 삼진 인버터 Download PDF

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WO2021137433A1
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current forming
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drain region
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김경록
장지원
정재원
최영은
김우석
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울산과학기술원
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    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/09425—Multistate logic

Definitions

  • the present invention was made with the support of Samsung Electronics Co., Ltd., a project identification number SRFC-TA1703-07 entitled "New concept ternary CMOS device technology for peta-level connection and implementation of ultra-power-saving neural network standard cell".
  • the present disclosure relates to a tunnel field effect transistor and a ternary inverter.
  • An object to be solved is to provide a tunnel field effect transistor having a constant current.
  • a problem to be solved is to provide a ternary inverter having a constant current.
  • the constant current forming layer a source region and a drain region provided on the constant current forming layer; a channel layer provided between the source region and the drain region; a gate electrode provided on the channel layer; and a gate insulating film provided between the gate electrode and the channel layer, wherein the source region and the drain region have different conductivity types, and the constant current forming layer passes a constant current between the drain region and the constant current forming layer.
  • Forming a tunnel field effect transistor may be provided.
  • the constant current may be independent from a gate voltage applied to the gate electrode.
  • the constant current forming layer and the source region may have a first conductivity type, and the drain electrode may have a second conductivity type.
  • a doping concentration of the constant current forming layer may be higher than a doping concentration of the channel layer.
  • the doping concentration of the constant current forming layer may be 3 X 10 18 cm -3 or more.
  • An electric field is formed between the drain region and the constant current forming layer, and the strength of the electric field may be 10 6 V/cm or more.
  • the constant current forming layer may be disposed adjacent to the drain region and electrically connected to the drain region.
  • the constant current forming layer may extend to a region adjacent to the source region.
  • the fin structure extending in the first direction; a gate electrode extending in a second direction crossing the first direction; and a gate insulating layer provided between the fin structure and the gate electrode, wherein the fin structure includes a constant current forming layer provided under the fin structure, and a source region and a drain region provided on the constant current forming layer and the source region and the drain region each have different conductivity types, and the constant current forming layer may be provided with a tunnel field effect transistor that forms a constant current between the drain region and the constant current forming layer.
  • the fin structure may overlap the gate electrode along the second direction.
  • the constant current may be independent from a gate voltage applied to the gate electrode.
  • the constant current forming layer and the source region may have a first conductivity type, and the drain electrode may have a second conductivity type.
  • the fin structure may further include a channel layer provided between the source region and the drain region, wherein a doping concentration of the constant current forming layer may be higher than a doping concentration of the channel layer.
  • the doping concentration of the constant current forming layer may be 3 X 10 18 cm -3 or more.
  • An electric field is formed between the drain region and the constant current forming layer, and the strength of the electric field may be 10 6 V/cm or more.
  • the constant current forming layer may be disposed adjacent to the drain region and electrically connected to the drain region.
  • the constant current forming layer may extend in the first direction and overlap the source region and the drain region in a third direction crossing the first direction and the second direction.
  • a first constant current forming layer and a second constant current forming layer respectively provided on the first well region and the second well region, the first well region and the second well region, and on the first constant current forming layer A first source region, a first channel layer, and a first drain region, a second source region provided on the second constant current forming layer, a second channel layer, and the second drain region, the first channel layer and the second a first gate electrode and a second gate electrode respectively provided on the second channel layer, wherein the first source region and the first drain region have different conductivity types, respectively, the second source region and the second gate electrode
  • the two drain regions each have different conductivity types
  • the first constant current forming layer forms a first constant current between the first drain region and the first constant current forming layer
  • the second constant current forming layer is formed with the second drain region and
  • a ternary inverter for generating a second constant current may be provided between the second constant current forming layers.
  • the first constant current and the second constant current may be independent from gate voltages applied to the first gate electrode and the second gate electrode, respectively.
  • the first constant current forming layer and the first source region have a first conductivity type
  • the first drain electrode has a second conductivity type different from the first conductivity type
  • the second constant current forming layer and the second source region may have the second conductivity type
  • the second drain electrode may have the first conductivity type
  • the present disclosure may provide a tunnel field effect transistor having a constant current.
  • the present disclosure may provide a ternary inverter having a constant current.
  • FIG. 1 is a cross-sectional view of a tunnel field effect transistor according to exemplary embodiments.
  • FIG. 2 illustrates gate voltage-drain current graphs of NMOS transistors according to the present disclosure and conventional NMOS transistors.
  • FIG 3 shows gate voltage-drain current graphs of the PMOS transistors of the present disclosure and the conventional PMOS transistors.
  • FIG. 4 is a circuit diagram of a ternary inverter according to exemplary embodiments.
  • FIG. 5 is a cross-sectional view of a ternary inverter according to an exemplary embodiment.
  • FIG. 6 shows a gate voltage-drain current graph of ternary inverters and binary inverters of the present disclosure.
  • Vout 7 is a graph illustrating an input voltage (Vin)-output voltage (Vout) of the ternary inverter and the binary inverter of the present disclosure.
  • FIG. 8 is a perspective view of a tunnel field effect transistor according to an exemplary embodiment.
  • FIG. 9 is a cross-sectional view taken along lines I-I' and II-II' of FIG. 11 .
  • Fig. 10 is a perspective view of a ternary inverter according to an exemplary embodiment.
  • FIG. 11 is a cross-sectional view of a tunnel field effect transistor according to exemplary embodiments.
  • FIG. 12 is a perspective view of a transistor according to an exemplary embodiment.
  • FIG. 13 is a cross-sectional view taken along lines II' and II-II' of FIG. 12 .
  • the constant current forming layer a source region and a drain region provided on the constant current forming layer; a channel layer provided between the source region and the drain region; a gate electrode provided on the channel layer; and a gate insulating film provided between the gate electrode and the channel layer, wherein the source region and the drain region have different conductivity types, and the constant current forming layer passes a constant current between the drain region and the constant current forming layer.
  • Forming a tunnel field effect transistor may be provided.
  • the fin structure extending in the first direction; a gate electrode extending in a second direction crossing the first direction; and a gate insulating layer provided between the fin structure and the gate electrode, wherein the fin structure includes a constant current forming layer provided under the fin structure, and a source region and a drain region provided on the constant current forming layer and the source region and the drain region each have different conductivity types, and the constant current forming layer may be provided with a tunnel field effect transistor that forms a constant current between the drain region and the constant current forming layer.
  • a first constant current forming layer and a second constant current forming layer respectively provided on the first well region and the second well region, the first well region and the second well region, and on the first constant current forming layer A first source region, a first channel layer, and a first drain region, a second source region provided on the second constant current forming layer, a second channel layer, and the second drain region, the first channel layer and the second a first gate electrode and a second gate electrode respectively provided on the second channel layer, wherein the first source region and the first drain region have different conductivity types, respectively, the second source region and the second gate electrode
  • the two drain regions each have different conductivity types
  • the first constant current forming layer forms a first constant current between the first drain region and the first constant current forming layer
  • the second constant current forming layer is formed with the second drain region and
  • a ternary inverter for generating a second constant current may be provided between the second constant current forming layers.
  • terms such as “.. unit” described in the specification may mean a unit for processing at least one function or operation.
  • FIG. 1 is a cross-sectional view of a tunnel field effect transistor according to exemplary embodiments.
  • a tunnel field effect transistor 10 may be provided.
  • the tunnel field effect transistor 10 includes a substrate 100 , a constant current forming layer 210 , a pair of isolation regions ST, a source region 310 , a drain region 320 , a channel layer 220 , and a gate. It may include a structure 400 .
  • the substrate 100 may be a semiconductor substrate.
  • the substrate 100 may include silicon (Si).
  • the substrate 100 may have a first conductivity type.
  • the first conductivity type may be n-type or p-type.
  • the substrate 100 may include a group V element (eg, P or As) as an impurity.
  • the substrate 100 may include a group III element (eg, B or In) as an impurity.
  • a region having an n-type conductivity may include a group V element (eg, P, As) as an impurity
  • a region having a p-type conductivity may include a group III element (eg, B, In). It may contain impurities.
  • a constant current forming layer 210 may be provided on the substrate 100 .
  • the constant current forming layer 210 may include silicon (Si).
  • the constant current forming layer 210 may have a first conductivity type.
  • the doping concentration of the constant current forming layer 210 may be higher than that of the substrate 100 .
  • the doping concentration of the constant current forming layer 210 may be 3 X 10 18 cm -3 or more.
  • a source region 310 and a drain region 320 may be provided on the constant current forming layer 210 .
  • the source region 310 and the drain region 320 may be spaced apart from each other in a first direction DR1 parallel to the top surface 100u of the substrate 100 .
  • the source region 310 may have a first conductivity type.
  • the doping concentration of the source region 310 may be higher than that of the constant current forming layer 210 .
  • the drain region 320 may have a second conductivity type different from the first conductivity type. For example, when the first conductivity type is n-type, the second conductivity type may be p-type. Conversely, when the first conductivity type is p-type, the second conductivity type may be n-type.
  • the source region 310 and the drain region 320 may be electrically connected to the constant current forming layer 210 .
  • the source region 310 and the drain region 320 may directly contact the constant current forming layer 210 .
  • An electric field may be formed between the constant current forming layer 210 and the drain region 320 .
  • the strength of the electric field may be 10 6 V/cm or more.
  • a channel layer 220 may be provided on the constant current forming layer 210 .
  • the channel layer 220 may be provided between the source region 310 and the drain region 320 .
  • the channel layer 220 may include substantially the same material as the substrate 100 .
  • the channel layer 220 may include silicon (Si).
  • the channel layer 220 may have a first conductivity type.
  • the doping concentration of the channel layer 220 may be substantially the same as that of the substrate 100 .
  • a pair of device isolation regions ST may be provided on the constant current forming layer 210 .
  • the pair of isolation regions ST may be spaced apart from each other in the first direction DR1 .
  • the pair of isolation regions ST may extend in a second direction DR2 perpendicular to the top surface 100u of the substrate 100 .
  • a thickness of the pair of device isolation regions ST in the second direction DR2 may be greater than a thickness of the channel layer 220 in the second direction DR2 .
  • the pair of isolation regions ST may include an electrically insulating material.
  • the pair of isolation regions ST may include SiO 2 or a high-k material (eg, SiON, HfO 2 , ZrO 2 ).
  • a gate structure 400 may be provided on the channel layer 220 . When viewed along the second direction DR2 , the gate structure 400 may be provided between the source region 310 and the drain region 320 . In one example, the gate structure 400 may partially overlap the source region 310 and the drain region 320 in the second direction DR2 .
  • the gate structure 400 may include a gate insulating layer 410 , a gate electrode 420 , and a pair of spacers 430 .
  • the gate electrode 420 may include an electrically conductive material.
  • the gate electrode 420 may include a doped semiconductor material, a metal, an alloy, or a combination thereof.
  • the gate electrode 420 may include doped polysilicon, tungsten (W), titanium nitride (TiN), or a combination thereof.
  • a gate insulating layer 410 may be provided between the gate electrode 420 and the channel layer 220 .
  • the gate insulating layer 410 may electrically insulate the gate electrode 420 and the channel layer 220 from each other.
  • the gate insulating layer 410 may directly contact the upper surface of the channel layer 220 .
  • the gate insulating layer 410 may be provided between the gate electrode 420 and the channel layer 220 .
  • the gate insulating layer 410 may directly contact the channel layer 220 and the gate electrode 420 .
  • the gate insulating layer 410 may have a material capable of realizing a desired capacitance.
  • the gate insulating layer 410 may include a material having a high dielectric constant.
  • the high dielectric constant may mean a dielectric constant higher than that of silicon oxide.
  • the gate insulating layer 410 is selected from Ca, Sr, Ba, Sc, Y, La, Ti, Hf, Zr, Nb, Ta, Ce, Pr, Nd, Gd, Dy, Yb, and Lu.
  • a metal oxide comprising at least one metal may be used.
  • the gate insulating layer 410 may include HfO 2 , ZrO 2 , CeO 2 , La 2 O 3 , Ta 2 O 3 , or TiO 2 .
  • the gate insulating layer 410 may have a single-layer structure or a multi-layer structure.
  • the threshold voltage of the tunnel field effect transistor 10 may be adjusted by a doping concentration of the substrate 100 and/or a work function of the gate electrode 420 .
  • the work function of the gate electrode 420 may be controlled by the material of the gate electrode 420 or by an additional work function control layer (not shown).
  • an additional work function control layer may be interposed between the gate insulating layer 410 and the substrate 100 .
  • a channel may be formed by inter-band tunneling that occurs between the source region 310 and the channel layer 220 .
  • the occurrence of the inter-band tunneling may be controlled by a gate voltage.
  • a case in which inter-band tunneling occurs may be defined as a case in which the tunnel field effect transistor 10 has an on state.
  • a case in which inter-band tunneling does not occur may be defined as a case in which the tunnel field effect transistor 10 has an off state.
  • the conductivity type of the drain region 320 may be n-type.
  • the conductivity type of the drain region 320 may be p-type.
  • the constant current forming layer 210 may form a constant current between the drain region 320 and the constant current forming layer 210 .
  • the constant current may be a band-to-band tunneling (BTBT) current flowing between the drain region 320 and the constant current forming layer 210 .
  • the constant current may be independent from the gate voltage applied to the gate electrode 420 . That is, the constant current may flow regardless of the gate voltage.
  • the tunnel field effect transistor 10 is an NMOS transistor
  • a constant current may flow from the drain region 320 to the substrate 100 through the constant current forming layer 210 .
  • the tunnel field effect transistor 10 is a PMOS transistor
  • a constant current may flow from the substrate 100 to the drain region 320 through the constant current forming layer 210 .
  • the present disclosure may provide a tunnel field effect transistor 10 in which a constant current is formed between the drain region 320 and the constant current forming layer 210 .
  • FIG. 2 illustrates gate voltage-drain current graphs of NMOS transistors according to the present disclosure and conventional NMOS transistors.
  • gate voltage-drain current graphs NGR1 and NGR2 of conventional NMOS transistors and gate voltage-drain current graphs NGR3, NGR4, and NGR5 of NMOS transistors according to the present disclosure are shown. .
  • the drain currents of the conventional NMOS transistors do not have a constant current component that flows regardless of the gate voltage.
  • drain currents of the NMOS transistors of the present disclosure have a constant current component flowing regardless of the gate voltage. For example, even when the NMOS transistors of the present disclosure have an off state, a constant current flows through the NMOS transistors of the present disclosure.
  • FIG 3 shows gate voltage-drain current graphs of the PMOS transistors of the present disclosure and the conventional PMOS transistors.
  • gate voltage-drain current graphs PGR1 and PGR2 of conventional PMOS transistors and gate voltage-drain current graphs PGR3, PGR4, and PGR5 of PMOS transistors of the present disclosure are shown.
  • the drain currents of the conventional PMOS transistors do not have a constant current component that flows regardless of the gate voltage.
  • the drain currents of the PMOS transistors of the present disclosure have a constant current component that flows regardless of the gate voltage. For example, even when the PMOS transistors of the present disclosure have an off state, a constant current flows through the PMOS transistors of the present disclosure.
  • FIG. 4 is a circuit diagram of a ternary inverter according to exemplary embodiments. For brevity of description, contents substantially the same as those described with reference to FIG. 1 may not be described.
  • a ternary inverter 20 including an NMOS transistor and a PMOS transistor may be provided.
  • Each of the NMOS transistor and the PMOS transistor may be substantially the same as the tunnel field effect transistor 10 described with reference to FIG. 1 .
  • the conductivity type of the substrate 100 , the constant current forming layer 210 , the channel layer 220 , and the source region 310 of the NMOS transistor may be p-type.
  • the conductivity type of the drain region 320 of the NMOS transistor may be n-type.
  • the conductivity type of the substrate 100 , the constant current forming layer 210 , the channel layer 220 , and the source region 310 of the PMOS transistor may be n-type.
  • the conductivity type of the drain region 320 of the PMOS transistor may be p-type.
  • a ground voltage may be applied to the source and the substrate of the NMOS transistor.
  • V 0 volts
  • a driving voltage V DD may be applied to the source and the substrate of the PMOS transistor.
  • An input voltage Vin may be applied to each of the gate electrode of the NMOS transistor and the gate electrode of the PMOS transistor.
  • the drain of the NMOS transistor may be electrically connected to the drain of the PMOS transistor, and may have the same voltages, respectively.
  • the voltage of the drain of the NMOS transistor and the drain of the PMOS transistor may be the output voltage Vout of the ternary inverter 20 .
  • a constant current may flow from the drain of the NMOS transistor to the substrate.
  • a constant current may flow from the substrate of the PMOS transistor to the drain.
  • the constant currents may be independent from the input voltage Vin.
  • the first input voltage may be applied to the gate electrode of the PMOS transistor and the gate electrode of the NMOS transistor such that the PMOS transistor has a constant current dominant over the channel current and the NMOS transistor has a channel current dominant over the constant current .
  • the output voltage Vout of the ternary inverter 20 may be the first voltage.
  • the second input voltage may be applied to the gate electrode of the PMOS transistor and the gate electrode of the NMOS transistor such that the NMOS transistor has a constant current dominant over the channel current and the PMOS transistor has a channel current dominant over the constant current.
  • the output voltage of the ternary inverter 20 may be a second voltage greater than the first voltage.
  • the third input voltage may be applied to the gate electrode of the PMOS transistor and the gate electrode of the NMOS transistor so that each of the NMOS transistor and the PMOS transistor has a constant current dominant over the channel current.
  • the output voltage of the ternary inverter 20 may be a third voltage between the first voltage and the second voltage.
  • the constant current flowing from the drain of the NMOS transistor to the substrate and the constant current flowing from the substrate to the drain of the PMOS transistor may flow regardless of gate voltages applied to the PMOS transistor and the gate electrodes of the NMOS transistor.
  • the current in the ternary inverter 20 may flow from the substrate of the PMOS transistor to the substrate of the NMOS transistor through the drain of the PMOS transistor and the drain of the NMOS transistor.
  • the driving voltage V DD applied to the substrate of the PMOS transistor may be distributed between a resistance between the substrate of the PMOS transistor and a drain of the PMOS transistor and a resistance between the substrate of the NMOS transistor and a drain of the NMOS transistor.
  • the output voltage Vout may be a voltage applied to a resistor between the substrate of the NMOS transistor and the drain of the NMOS transistor.
  • the output voltage Vout may have a value between the driving voltage V DD and 0 V.
  • the output voltage Vout is 0 V ('0' state), a voltage between the driving voltage V DD and 0 V ('1' state), or a driving voltage V DD ) (' depending on the input voltage Vin) 2' state).
  • the present disclosure may provide the ternary inverter 20 having three states according to the input voltage Vin.
  • FIG. 5 is a cross-sectional view of a ternary inverter according to an exemplary embodiment. For brevity of description, contents substantially the same as those described with reference to FIG. 1 may not be described.
  • a ternary inverter 30 may be provided.
  • the ternary inverter 30 includes a substrate 1100 , a first well region 1102 , a second well region 1104 , a device isolation layer SL, a first constant current forming layer 1212 , a second constant current forming layer 1214 , and a second 1 channel layer 1222 , second channel layer 1224 , first source region 1312 , first drain region 1314 , second source region 1322 , second drain region 1324 , first gate structure 1402 , and a second gate structure 1404 .
  • the substrate 1100 may be a semiconductor substrate.
  • the substrate 1100 may include silicon (Si).
  • the substrate 1100 may be an intrinsic semiconductor substrate or a semiconductor substrate having a conductivity type.
  • the first well region 1102 and the second well region 1104 may be provided on the substrate 1100 .
  • the first well region 1102 and the second well region 1104 may be spaced apart from each other in a first direction DR1 parallel to the top surface 1100u of the substrate 1100 .
  • the first well region 1102 may be a p-type region.
  • the second well region 1104 may be an n-type region.
  • a device isolation layer SL exposing the first well region 1102 and the second well region 1104 may be provided on the substrate 1100 .
  • the device isolation layer SL may include substantially the same material as the pair of device isolation regions ST described with reference to FIG. 1 .
  • a first constant current forming layer 1212 may be provided on the first well region 1102 .
  • the first constant current forming layer 1212 may be an epitaxial layer.
  • the first constant current forming layer 1212 may include silicon (Si).
  • a conductivity type of the first constant current forming layer 1212 may be substantially the same as a conductivity type of the first well region 1102 .
  • the conductivity type of the first constant current forming layer 1212 may be p-type.
  • a doping concentration of the first constant current forming layer 1212 may be higher than a doping concentration of the first well region 1102 .
  • the doping concentration of the first constant current forming layer 1212 may be 3 X 10 18 cm -3 or more.
  • a second constant current forming layer 1214 may be provided on the second well region 1104 .
  • the second constant current forming layer 1214 may be an epitaxial layer.
  • the second constant current forming layer 1214 may include silicon (Si).
  • a conductivity type of the second constant current forming layer 1214 may be substantially the same as a conductivity type of the second well region 1104 .
  • the second constant current forming layer 1214 may have an n-type conductivity.
  • a doping concentration of the second constant current forming layer 1214 may be higher than a doping concentration of the second well region 1104 .
  • the doping concentration of the second constant current forming layer 1214 may be 3 X 10 18 cm -3 or more.
  • a first channel layer 1222 may be provided on the first constant current forming layer 1212 .
  • the first channel layer 1222 may be an epitaxial layer.
  • the first channel layer 1222 may include silicon (Si).
  • a conductivity type of the first channel layer 1222 may be substantially the same as a conductivity type of the first constant current forming layer 1212 .
  • the conductivity type of the first channel layer 1222 may be p-type.
  • a doping concentration of the first channel layer 1222 may be lower than a doping concentration of the first constant current forming layer 1212 .
  • the doping concentration of the first channel layer 1222 may be substantially the same as the doping concentration of the first well region 1102 .
  • a second channel layer 1224 may be provided on the second constant current forming layer 1214 .
  • the second channel layer 1224 may be an epitaxial layer.
  • the second channel layer 1224 may include silicon (Si).
  • a conductivity type of the second channel layer 1224 may be substantially the same as a conductivity type of the second constant current forming layer 1214 .
  • the second channel layer 1224 may have an n-type conductivity.
  • a doping concentration of the second channel layer 1224 may be lower than a doping concentration of the second constant current forming layer 1214 .
  • the doping concentration of the second channel layer 1224 may be substantially the same as the doping concentration of the second well region 1104 .
  • a first source region 1312 and a first drain region 1314 may be provided on the first constant current forming layer 1212 .
  • the first source region 1312 and the first drain region 1314 may be spaced apart from each other in the first direction DR1 with the first channel layer 1222 interposed therebetween.
  • the first source region 1312 may have the same conductivity type as the first constant current forming layer 1212 .
  • the conductivity type of the first source region 1312 may be p-type.
  • a doping concentration of the first source region 1312 may be higher than a doping concentration of the first constant current forming layer 1212 .
  • the first drain region 1314 may have a conductivity type different from that of the first constant current forming layer 1212 .
  • the conductivity type of the first drain region 1314 may be n-type.
  • a second source region 1322 and a second drain region 1324 may be provided on the second constant current forming layer 1214 .
  • the second source region 1322 and the second drain region 1324 may be spaced apart from each other in the first direction DR1 with the second channel layer 1224 interposed therebetween.
  • the second source region 1322 may have the same conductivity type as the second constant current forming layer 1214 .
  • the conductivity type of the second source region 1322 may be n-type.
  • the doping concentration of the second source region 1322 may be higher than that of the second constant current forming layer 1214 .
  • the second drain region 1324 may have a conductivity type different from that of the second constant current forming layer 1214 .
  • the second drain region 1324 may have a p-type conductivity.
  • a first gate structure 1402 may be provided on the first channel layer 1222 .
  • the first gate structure 1402 may include a first gate insulating layer 1412 , a first gate electrode 1422 , and a first pair of spacers 1432 .
  • the first gate insulating film 1412 , the first gate electrode 1422 , and the first pair of spacers 1432 are the gate insulating film 410 , the gate electrode 420 , and the one described with reference to FIG. 1 , respectively.
  • the pair of spacers 430 may be substantially the same.
  • a second gate structure 1404 may be provided on the second channel layer 1224 .
  • the second gate structure 1404 may include a second gate insulating layer 1414 , a second gate electrode 1424 , and a second pair of spacers 1434 .
  • the second gate insulating film 1414 , the second gate electrode 1424 , and the second pair of spacers 1434 are the gate insulating film 410 , the gate electrode 420 , and the one described with reference to FIG. 1 , respectively.
  • the pair of spacers 430 may be substantially the same.
  • the present disclosure may provide a ternary inverter 30 .
  • the first well region 1102 , the first constant current forming layer 1212 , the first channel layer 1222 , the first source region 1312 , the first drain region 1314 , and the first gate structure 1402 are N A MOS (NMOS) transistor can be configured.
  • the second well region 1104 , the second constant current forming layer 1214 , the second channel layer 1224 , the second source region 1322 , the second drain region 1324 , and the second gate structure 1404 are A MOS (PMOS) transistor can be configured.
  • a ground voltage may be applied to the first well region 1102 and the source of the NMOS transistor.
  • a driving voltage may be applied to the second well region 1104 and the source of the PMOS transistor.
  • the input voltage Vin may be applied to each of the first gate electrode 1432 of the NMOS transistor and the second gate electrode 1434 of the PMOS transistor.
  • the drain of the NMOS transistor (ie, the first drain region 1314 and the drain of the PMOS transistor (ie, the second drain region 1324 )) may be electrically connected to each other.
  • the voltage of the drain may be the output voltage Vout of the ternary inverter 30.
  • the description of the ternary inverter may be substantially the same as that described with reference to FIG.
  • FIG. 6 shows a gate voltage-drain current graph of ternary inverters and binary inverters of the present disclosure.
  • gate voltage-drain current graphs IGR1 and IGR2 of binary inverters and gate voltage-drain current graphs IGR3 , IGR4 and IGR5 of ternary inverters of the present disclosure are shown.
  • the drain currents of the binary inverters did not have a constant current component that flows regardless of the gate voltage.
  • the drain currents of the ternary inverters of the present disclosure have a constant current component flowing regardless of the gate voltage. For example, even when the ternary inverters of the present disclosure have an off state, a constant current flows through the ternary inverters of the present disclosure.
  • Vout 7 is a graph illustrating an input voltage (Vin)-output voltage (Vout) of the ternary inverter and the binary inverter of the present disclosure.
  • the driving voltage (V DD ) of the ternary inverter and the binary inverter of the present disclosure was 1.0 V and the ground voltage (GND) was 0 V.
  • the input voltage (Vin) of the ternary inverter and the binary inverter was 0 V to 1.0 V.
  • the binary inverter when the input voltage was changed from 0 V to 1 V, the output voltage Vout rapidly decreased from 1 V to 0 V in the vicinity of the input voltage of 0.5 V. That is, the binary inverter had two states (eg, a '0' state and a '1' state).
  • the ternary inverter of the present disclosure when the input voltage is changed from 0 V to 1 V, the output voltage Vout rapidly decreases from 1 V to 0.5 V to maintain 0.5 V, and then from 0.5 V to 0 V once more decreased sharply. That is, the ternary inverter of the present disclosure had three states (eg, a '0' state, a '1' state, and a '2' state).
  • FIG. 8 is a perspective view of a tunnel field effect transistor according to an exemplary embodiment.
  • 9 is a cross-sectional view taken along lines II' and II-II' of FIG. 8 .
  • contents substantially the same as those described with reference to FIG. 1 may not be described.
  • a tunnel field effect transistor 40 may be provided.
  • the tunnel field effect transistor 40 may include a substrate 2100 , a fin structure FS, a pair of lower insulating layers 2110 , and a gate structure 2400 .
  • the substrate 2100 may be a semiconductor substrate.
  • the substrate 2100 may include silicon (Si).
  • the substrate 2100 may have a first conductivity type.
  • the first conductivity type may be n-type or p-type.
  • a fin structure FS may be provided on the substrate 2100 .
  • the fin structure FS may extend in a first direction DR1 parallel to the upper surface 2100u of the substrate 2100 .
  • the fin structure FS may protrude from the upper surface 2100u of the substrate 2100 .
  • the fin structure FS may include a source region 2310 , a drain region 2320 , a channel layer 2220 , and a constant current forming layer 2210 .
  • a source region 2310 and a drain region 2320 spaced apart from each other in the first direction DR1 may be provided on the fin structure FS.
  • the source region 2310 may have a first conductivity type.
  • the drain region 2320 may have a second conductivity type different from the first conductivity type.
  • the first conductivity type is n-type
  • the second conductivity type may be p-type.
  • the second conductivity type may be n-type.
  • a channel layer 2220 may be provided on the fin structure FS.
  • the channel layer 2220 may be provided between the source region 2310 and the drain region 2320 .
  • the channel layer 2220 may include substantially the same material as the substrate 2100 .
  • the channel layer 2220 may include silicon (Si).
  • the channel layer 2220 may have a first conductivity type.
  • the doping concentration of the channel layer 2220 may be substantially the same as that of the substrate 2100 .
  • the constant current forming layer 2210 may be provided under the fin structure FS.
  • the constant current forming layer 2210 may extend in the first direction DR1 .
  • the constant current forming layer 2210 may overlap the source region 2310 , the channel layer 2220 , and the drain region 2320 in the third direction DR3 .
  • the constant current forming layer 2210 may be electrically connected to the source region 2310 and the drain region 2320 .
  • the constant current forming layer 2210 may directly contact the bottom surfaces of the source region 2310 and the drain region 2320 .
  • the constant current forming layer 2210 may have a first conductivity type.
  • the doping concentration of the constant current forming layer 2210 may be higher than that of the substrate 2100 and the channel layer 2220 .
  • the doping concentration of the constant current forming layer 2210 may be 3 X 10 18 cm -3 or more.
  • a doping concentration of the constant current forming layer 2210 may be lower than a doping concentration of the source region 2310 .
  • An electric field may be formed between the constant current forming layer 2210 and the drain region 2320 .
  • the strength of the electric field may be 10 6 V/cm or more.
  • the constant current forming layer 2210 may form a constant current between the drain region 2320 and the constant current forming layer 2210 .
  • the constant current may be a band-to-band tunneling (BTBT) current between the drain region 2320 and the constant current forming layer 2210 .
  • the constant current may be independent from a gate voltage applied to the gate electrode 2420 . That is, the constant current may flow regardless of the gate voltage.
  • the tunnel field effect transistor 40 is an NMOS transistor device
  • a constant current may flow from the drain region 2320 to the substrate 2100 through the constant current forming layer 2210 .
  • the tunnel field effect transistor 40 is a PMOS transistor device
  • a constant current may flow from the substrate 2100 to the drain region 2320 through the constant current forming layer 2210 .
  • the pair of lower insulating layers 2110 may be spaced apart from each other with the fin structure FS interposed therebetween.
  • the pair of lower insulating layers 2110 may be parallel to the upper surface 2100u of the substrate 2100 and may be arranged in a second direction DR2 crossing the first direction DR1 .
  • the pair of lower insulating layers 2110 may overlap a lower portion of the fin structure FS along the second direction DR2 .
  • a pair of lower insulating layers 2110 may cover both side surfaces of the constant current forming layer 2210 .
  • the pair of lower insulating layers 2110 may expose the source region 2310 and the drain region 2320 . In other words, the source region 2310 and the drain region 2320 may protrude from the pair of lower insulating layers 2110 .
  • the pair of lower insulating layers 2110 may include an electrically insulating material.
  • the pair of lower insulating layers 2110 may include SiO 2 or a high-k material (eg, SiON, HfO 2 , ZrO 2 ).
  • a gate electrode 2420 may be provided on the fin structure FS and the pair of lower insulating layers 2110 .
  • the gate electrode 2420 may extend in the second direction DR2 .
  • the gate electrode 2420 may cross the fin structure FS from a viewpoint along the third direction DR3 crossing the first direction DR1 and the second direction DR2 .
  • the gate electrode 2420 may be provided on the channel layer 2220 .
  • the gate electrode 2420 may include an electrically conductive material.
  • the gate electrode 420 may include a doped semiconductor material, a metal, an alloy, or a combination thereof.
  • the gate electrode 420 may include doped polysilicon, tungsten (W), titanium nitride (TiN), or a combination thereof.
  • a gate insulating layer 2410 may be provided between the gate electrode 2420 and the fin structure FS.
  • the gate insulating layer 2410 may conformally cover an upper portion of the fin structure FS.
  • the gate insulating layer 2410 may electrically insulate the gate electrode 2420 and the fin structure FS from each other.
  • the gate insulating layer 2410 may separate the gate electrode 2420 and the fin structure FS from each other.
  • the gate insulating layer 2410 may include an electrically insulating material.
  • the gate insulating layer 2410 may be formed of at least one material selected from among silicon oxide, silicon nitride, silicon oxynitride, oxide/nitride/oxide (ONO), and a high-k dielectric material. .
  • the gate insulating layer 2410 may include a material having a dielectric constant of about 10 to about 25 .
  • the gate insulating layer 2410 may include hafnium oxide (HfO), hafnium silicon oxide (HfSiO), hafnium oxynitride (HfON), hafnium silicon oxynitride (HfSiON), lanthanum oxide (LaO), lanthanum aluminum oxide ( LaAlO), zirconium oxide (ZrO), zirconium silicon oxide (ZrSiO), zirconium oxynitride (ZrON), zirconium silicon oxynitride (ZrSiON), tantalum oxide (TaO), titanium oxide (TiO), barium strontium titanium oxide ( and at least one material selected from among BaSrTiO), barium titanium oxide (BaTiO), strontium titanium oxide (SrTiO), yttrium oxide (YO), aluminum oxide (AlO),
  • the present disclosure may provide a tunnel field effect transistor 40 through which a constant current flows between the drain region 2320 and the substrate 2100 .
  • Fig. 10 is a perspective view of a ternary inverter according to an exemplary embodiment.
  • contents substantially the same as those described with reference to FIGS. 8 and 9 may not be described.
  • a ternary inverter 50 may be provided.
  • the ternary inverter 50 includes a substrate 3100 , a first well region 3102 , a second well region 3104 , a first fin structure 3202 , a second fin structure 3204 , a lower insulating film 3110 , and A gate structure 3400 may be included.
  • the substrate 3100 may be a semiconductor substrate.
  • the substrate 3100 may include silicon (Si).
  • the substrate 3100 may be substantially the same as the substrate 3100 described with reference to FIGS. 8 and 9 .
  • the first well region 3102 and the second well region 3104 may extend along a first direction DR1 parallel to the top surface of the substrate 3100 .
  • the first well region 3102 and the second well region 3104 may be arranged in a second direction DR2 parallel to the top surface of the substrate 3100 .
  • the first direction DR1 and the second direction DR2 may cross each other.
  • the conductivity type of the first well region 3102 may be p-type.
  • the conductivity type of the second well region 3104 may be n-type.
  • the first well region 3102 and the second well region 3104 may be formed by an ion implantation process.
  • a first fin structure 3202 and a second fin structure 3204 may be provided on the first well region 3102 and the second well region 3104 , respectively.
  • Each of the first and second fin structures 3202 and 3204 may be substantially the same as the fin structure FS described with reference to FIGS. 8 and 9 except for the conductivity type.
  • the first channel layer may be provided between the first source region 3312 and the first drain region 3314 .
  • the conductivity type of the first source region 3312 , the first channel layer, and the first constant current forming layer 3212 may be p-type.
  • the conductivity type of the first drain region 3314 may be n-type.
  • the second channel layer may be provided between the second source region 3322 and the second drain region 3324 .
  • the conductivity type of the second source region 3322 , the second channel layer, and the second constant current forming layer 3214 may be n-type.
  • the second drain region 3324 may have a p-type conductivity.
  • Lower insulating layers 3110 may be provided on both sides of the first constant current forming fin 3212 and on both sides of the second constant current forming fin 3214 . Both side surfaces of the first constant current forming fin 3212 and both side surfaces of the second constant current forming fin 3214 may extend in the first direction DR1 .
  • the lower insulating layers 3110 may include an electrically insulating material.
  • the lower insulating layers 3110 may include SiO 2 or a high-k material (eg, SiON, HfO 2 , ZrO 2 ).
  • a gate structure 3400 may be provided on the first and second fin structures 3202 and 3204 .
  • the gate structure 3400 may include a gate insulating layer 3410 and a gate electrode 3420 that are sequentially stacked.
  • the gate insulating layer 3410 and the gate electrode 3420 may be substantially the same as the gate insulating layer 2410 and the gate electrode 2420 described with reference to FIGS. 8 and 9 , respectively.
  • the gate structure 3400 may intersect the first and second fin structures 3202 and 3204 .
  • the gate structure 400 may extend in the second direction DR2 .
  • the gate structure 400 may extend along the lower insulating layer 3110 and the surfaces of the first and second fin structures 3202 and 3204 exposed on the lower insulating layers 3110 .
  • the present disclosure may provide a ternary inverter 50 including tunnel field effect transistors.
  • the ternary inverter 50 may be substantially the same as the ternary inverter 20 described with reference to FIG. 4 .
  • the first well region 3102 , the first fin structure 3202 , and the gate structure 3400 on the first fin structure 3202 may be NMOS tunnel field effect transistors.
  • the second well region 3104 , the second fin structure 3204 , and the gate structure 3400 on the second fin structure 3204 may be a PMOS tunnel field effect transistor.
  • a driving voltage V DD may be applied to the second well region 3104 and the second source region 3322 .
  • a ground voltage may be applied to the first well region 3102 and the first source region 3312 .
  • An input voltage Vin may be applied to the gate electrode 3420 .
  • the second drain region 3324 and the first drain region 3314 may be electrically connected to each other.
  • the voltage of the second drain region 3324 and the first drain region 3314 may be the output voltage Vout of the ternary inverter 50 .
  • a constant current (ie, a constant current of the PMOS tunnel field effect transistor) may flow from the second well region 3104 to the second drain region 3324 .
  • a constant current (ie, a constant current of the NMOS tunnel field effect transistor) may flow from the first drain region 3314 to the first well region 3102 .
  • the constant currents may be independent of the input voltage Vin (ie, the gate voltage).
  • the driving mode of the ternary inverter 50 may be substantially the same as the driving mode of the ternary inverter 20 described with reference to FIG. 7 .
  • the output voltage Vout of the ternary inverter 50 is 0 V ('0' state) depending on the input voltage Vin, and a voltage between the driving voltage V DD and 0 V ( '1' state), or a driving voltage V DD ('2' state).
  • the present disclosure may provide the ternary inverter 50 having three states according to the input voltage Vin.
  • FIG. 11 is a cross-sectional view of a tunnel field effect transistor according to exemplary embodiments.
  • a tunnel field effect transistor 60 may be provided.
  • the tunnel field effect transistor 60 includes a substrate 4100 , a pair of isolation regions ST, a source region 4410 , a drain region 4420 , a pair of constant current forming regions 4200 , and a gate structure. (4300) may be included.
  • the substrate 4100 may be a semiconductor substrate.
  • the substrate 4100 may include silicon (Si).
  • the substrate 4100 may have a first conductivity type.
  • the first conductivity type may be n-type or p-type.
  • a pair of device isolation regions ST may be provided on the substrate 4100 .
  • the pair of isolation regions ST may be spaced apart from each other in a first direction DR1 parallel to the upper surface 4100u of the substrate 4100 .
  • the pair of device isolation regions ST may extend in a second direction DR2 perpendicular to the top surface 4100u of the substrate 4100 .
  • the pair of isolation regions ST may include an electrically insulating material.
  • the pair of isolation regions ST may include SiO 2 or a high-k material (eg, SiON, HfO 2 , ZrO 2 ).
  • a source region 4410 and a drain region 4420 may be provided on the substrate 4100 .
  • the source region 4410 and the drain region 4420 may be spaced apart from each other in the first direction DR1 .
  • the source region 4410 may have a first conductivity type.
  • the drain region 4420 may have a second conductivity type different from the first conductivity type.
  • the conductivity type of the source region 4410 is n-type
  • the conductivity type of the drain region 4420 may be p-type.
  • the conductivity type of the drain region 4420 may be n-type.
  • a pair of constant current forming regions 4200 may be provided on the bottom surface of the source region 4410 and on the bottom surface of the drain region 4420 , respectively.
  • the pair of constant current forming regions 4200 may respectively overlap the source region 4410 and the drain region 4420 in the second direction DR2 .
  • the pair of constant current forming regions 4200 may be electrically connected to the source region 4410 and the drain region 4420 .
  • the pair of constant current forming regions 4200 may directly contact the source region 4410 and the drain region 4420 .
  • the pair of constant current forming regions 4200 may be spaced apart from each other in the first direction DR1 .
  • the pair of constant current forming regions 4200 may have a first conductivity type.
  • the doping concentration of the pair of constant current forming regions 4200 may be higher than that of the substrate 4100 .
  • the doping concentration of the pair of constant current forming regions 4200 may be 3 X 10 18 cm -3 or more.
  • An electric field may be formed between the pair of constant current forming regions 4200 and the drain region 4420 .
  • the strength of the electric field may be 10 6 V/cm or more.
  • a gate structure 4300 may be provided on the substrate 4100 .
  • the gate structure 4300 may include a gate insulating layer 4310 , a gate electrode 4320 , and a pair of spacers 4330 .
  • the gate electrode 4320 may include an electrically conductive material.
  • the gate electrode 4320 may include a doped semiconductor material, a metal, an alloy, or a combination thereof.
  • the gate electrode 4320 may include doped-polysilicon, tungsten (W), titanium nitride (TiN), or a combination thereof.
  • a gate insulating layer 4310 may be provided between the gate electrode 4320 and the substrate 4100 .
  • the gate insulating layer 4310 may electrically insulate the gate electrode 4320 and the substrate 4100 from each other.
  • the gate insulating layer 4310 may include an electrically insulating material.
  • the gate insulating layer 4310 may be formed of at least one material selected from among silicon oxide, silicon nitride, silicon oxynitride, oxide/nitride/oxide (ONO), and a high-k dielectric material.
  • the gate insulating layer 4310 may include a material having a dielectric constant of about 10 to 25.
  • the gate insulating layer 4310 may include hafnium oxide (HfO), hafnium silicon oxide (HfSiO), hafnium oxynitride (HfON), hafnium silicon oxynitride (HfSiON), lanthanum oxide (LaO), lanthanum aluminum oxide ( LaAlO), zirconium oxide (ZrO), zirconium silicon oxide (ZrSiO), zirconium oxynitride (ZrON), zirconium silicon oxynitride (ZrSiON), tantalum oxide (TaO), titanium oxide (TiO), barium strontium titanium oxide ( and at least one material selected from among BaSrTiO), barium titanium oxide (BaTiO), strontium titanium oxide (SrTiO), yttrium oxide (YO), aluminum oxide (AlO), and lead scandium tantalum oxide (PbScTaO).
  • HfO hafnium oxide
  • a pair of spacers 4330 may be provided on both sidewalls of the gate electrode 4320 , respectively.
  • a pair of spacers 4330 may extend on both sidewalls of the gate insulating layer 4310 , respectively.
  • the pair of spacers 4330 may include an electrically insulating material.
  • the pair of spacers 4330 may include SiO 2 or a high-k material (eg, SiON, HfO 2 , ZrO 2 ).
  • the threshold voltage of the tunnel field effect transistor 60 may be adjusted by a doping concentration of the substrate 4100 and/or a work function of the gate electrode 4320 .
  • the work function of the gate electrode 4320 may be controlled by the material of the gate electrode 4320 or by an additional work function control layer (not shown).
  • an additional work function control layer may be interposed between the gate insulating layer 4310 and the substrate 4100 .
  • the constant current formation region 4200 immediately adjacent to the drain region 4420 may form a constant current between the drain region 4420 and the constant current formation region 4200 immediately adjacent thereto.
  • the constant current may be a band-to-band tunneling (BTBT) current between the drain region 4420 and the constant current forming region 4200 immediately adjacent thereto.
  • the constant current may be independent from the gate voltage applied to the gate electrode 4320 . That is, the constant current may flow regardless of the gate voltage.
  • the tunnel field effect transistor 60 is an NMOS transistor
  • a constant current may flow from the drain region 4420 to the substrate 4100 through the constant current forming region 4200 immediately adjacent thereto.
  • the tunnel field effect transistor 60 is a PMOS transistor
  • a constant current may flow from the substrate 4100 to the drain region 4420 through the constant current forming region 4200 immediately adjacent to the drain region 4420 .
  • the present disclosure may provide a tunnel field effect transistor 60 in which a constant current is formed between the drain region 4320 and the constant current formation region 4200 immediately adjacent thereto.
  • FIG. 12 is a perspective view of a transistor according to an exemplary embodiment.
  • 13 is a cross-sectional view taken along lines II' and II-II' of FIG. 12 .
  • contents substantially the same as those described with reference to FIGS. 8 and 9 may not be described.
  • a tunnel field effect transistor 70 may be provided.
  • the tunnel field effect transistor 70 may include a substrate 5100 , a fin structure FS, a pair of lower insulating layers 5110 , and a gate structure 5300 .
  • the substrate 5100 may be a semiconductor substrate.
  • the substrate 5100 may include silicon (Si).
  • the substrate 5100 may have a first conductivity type.
  • the first conductivity type may be n-type or p-type.
  • a fin structure FS may be provided on the substrate 5100 .
  • the fin structure FS may include a lower semiconductor region LSR, a pair of constant current forming regions 5200 , a source region 5410 , a drain region 5420 , and a channel region CR.
  • the lower semiconductor region LSR may be provided under the fin structure FS.
  • the lower semiconductor region LSR may extend in a second direction DR2 parallel to the top surface 5100u of the substrate 5100 .
  • the lower semiconductor region LSR may protrude from the upper surface 5100u of the substrate 5100 .
  • the lower semiconductor region LSR may include silicon (Si).
  • the lower semiconductor region LSR may have a first conductivity type.
  • a pair of constant current forming regions 5200 may be provided on the lower semiconductor region LSR.
  • the pair of constant current forming regions 5200 may be spaced apart from each other with the gate structure 5300 interposed therebetween.
  • the pair of constant current forming regions 5200 may be spaced apart from each other in the second direction DR2 .
  • the pair of constant current forming regions 5200 may include silicon (Si).
  • the pair of constant current forming regions 5200 may have a first conductivity type.
  • a doping concentration of the pair of constant current forming regions 5200 may be higher than that of the substrate 5100 and the lower semiconductor region LSR.
  • the doping concentration of the pair of constant current forming regions 5200 may be 3 ⁇ 10 18 cm ⁇ 3 or more.
  • a source region 5410 and a drain region 5420 may be respectively provided on a pair of constant current forming regions 5200 .
  • the source region 5410 and the drain region 5420 may be spaced apart from each other in the second direction DR2 .
  • the source region 5410 may have a first conductivity type.
  • the doping concentration of the source region 5420 may be higher than that of the pair of constant current forming regions 5200 .
  • the drain region 5420 may have a second conductivity type different from the first conductivity type.
  • the conductivity type of the source region 5410 is n-type
  • the conductivity type of the drain region 5420 may be p-type.
  • the conductivity type of the drain region 5420 may be n-type.
  • the source region 5410 and the drain region 5420 may be electrically connected to a pair of constant current forming regions 5200 , respectively.
  • the source region 5410 and the drain region 5420 may directly contact the pair of constant current forming regions 5200 .
  • An electric field may be formed between the pair of constant current forming regions 5200 and the drain region 5420 .
  • the strength of the electric field may be 10 6 V/cm or more.
  • the channel region CR may be provided on the lower semiconductor region LSR.
  • the channel region CR may extend from the lower semiconductor region LSR to a region between the source region 5410 and the drain region 5420 .
  • the channel region CR may be provided between the pair of constant current forming regions 5200 and between the source region 5410 and the drain region 5420 .
  • the channel region CR may include silicon (Si).
  • the channel region CR may have a first conductivity type.
  • the doping concentration of the channel region CR may be lower than that of the pair of constant current forming regions 5200 .
  • the doping concentration of the channel region CR may be substantially the same as that of the lower semiconductor region LSR.
  • the channel region CR may be a region in which a channel of the tunnel field effect transistor 70 is formed.
  • the pair of lower insulating layers 5110 may be spaced apart from each other with the fin structure FS interposed therebetween.
  • the pair of lower insulating layers 5110 may be parallel to the upper surface 5100u of the substrate 5100 and spaced apart from each other in the first direction DR1 intersecting the second direction DR2 .
  • the pair of lower insulating layers 5110 may overlap the lower semiconductor region LSR in the first direction DR1 .
  • the pair of lower insulating layers 5110 may include an electrically insulating material.
  • the pair of lower insulating layers 5110 may include SiO 2 or a high-k material (eg, SiON, HfO 2 , ZrO 2 ).
  • the gate structure 5300 may be provided on the fin structure FS and the pair of lower insulating layers 5110 .
  • the gate structure 5300 may include a gate insulating layer 5310 and a gate electrode 5320 that are sequentially stacked.
  • the gate structure 5300 may extend in the first direction DR1 .
  • the gate structure 5300 may overlap the channel region CR along the third direction DR3 .
  • the gate structure 5300 may extend along the pair of lower insulating layers 5110 and the surface of the fin structure FS exposed on the pair of lower insulating layers 5110 .
  • the gate insulating layer 5310 may include an electrically insulating material.
  • the gate insulating layer 5310 may include at least one material selected from among silicon oxide, silicon nitride, silicon oxynitride, oxide/nitride/oxide (ONO), and a high-k dielectric material. have.
  • the gate insulating layer 5310 may include a material having a dielectric constant of about 10 to 25 .
  • the gate insulating layer 5310 may include hafnium oxide (HfO), hafnium silicon oxide (HfSiO), hafnium oxynitride (HfON), hafnium silicon oxynitride (HfSiON), lanthanum oxide (LaO), lanthanum aluminum oxide ( LaAlO), zirconium oxide (ZrO), zirconium silicon oxide (ZrSiO), zirconium oxynitride (ZrON), zirconium silicon oxynitride (ZrSiON), tantalum oxide (TaO), titanium oxide (TiO), barium strontium titanium oxide ( and at least one material selected from among BaSrTiO), barium titanium oxide (BaTiO), strontium titanium oxide (SrTiO), yttrium oxide (YO), aluminum oxide (AlO), and lead scandium tantalum oxide (PbScTaO).
  • HfO hafnium oxide
  • the gate electrode 5320 may include an electrically conductive material.
  • the gate electrode 5320 may include a doped semiconductor material, a metal, an alloy, or a combination thereof.
  • the gate electrode 5320 may include doped polysilicon, tungsten (W), titanium nitride (TiN), or a combination thereof.
  • the threshold voltage of the tunnel field effect transistor 70 may be adjusted by a doping concentration of the channel region CR and/or a work function of the gate electrode 5320 .
  • the work function of the gate electrode 5320 may be controlled by the material of the gate electrode 5320 or by an additional work function control layer (not shown).
  • an additional work function control layer may be interposed between the gate insulating layer 5310 and the channel region CR.
  • the constant current forming region 5200 immediately adjacent to the drain region 5420 may form a constant current between the drain region 5420 and the constant current forming region 5200 .
  • the constant current may be a band-to-band tunneling (BTBT) current between the drain region 5420 and the constant current forming region 5200 immediately adjacent thereto.
  • the constant current may be independent from a gate voltage applied to the gate electrode 5320 . That is, the constant current may flow regardless of the gate voltage.
  • the tunnel field effect transistor 70 is an NMOS transistor
  • the constant current flows from the drain region 5420 through the constant current forming region 5200 immediately adjacent thereto to the lower semiconductor region LSR and the substrate 5100 .
  • the tunnel field effect transistor 70 is a PMOS transistor
  • the constant current passes from the substrate 5100 to the lower semiconductor region LSR and the constant current formation region 5200 immediately adjacent to the drain region 5420 to the drain region. (5420).
  • the present disclosure may provide a tunnel field effect transistor 70 through which a constant current flows between the drain region 5420 and the constant current forming region 5200 immediately adjacent thereto.

Landscapes

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Abstract

터널 전계효과트랜지스터는 정전류 형성층, 정전류 형성층 상에 제공되는 소스 영역 및 드레인 영역, 소스 영역 및 드레인 영역 사이에 제공되는 채널층, 채널층 상에 제공되는 게이트 전극, 및 게이트 전극과 채널층 사이에 제공되는 게이트 절연막을 포함하되, 소스 영역 및 드레인 영역은 각각 서로 다른 도전형들을 갖고, 정전류 형성층은 드레인 영역과 정전류 형성층 사이에 정전류를 형성한다.

Description

터널 전계효과트랜지스터 및 이를 포함하는 삼진 인버터
본 발명은 "페타급 연결을 위한 신개념 터너리 CMOS 소자 기술 및 초절전 신경망 표준셀 구현"이라는 제목의 과제고유번호 SRFC-TA1703-07의 삼성전자㈜의 자금을 지원 받아 이루어졌다.
본 개시는 터널 전계효과트랜지스터 및 삼진 인버터에 관한 것이다.
종래 2진수 논리 기반의 디지털 시스템은 많은 양의 데이터를 빠르게 처리하기 위하여 CMOS 소자의 소형화를 통한 정보의 밀도 (bit density) 높이는데 주력하였다. 하지만 최근 30-nm 이하로 집적되면서 양자적 터널링 효과에 의한 누설전류와 전력 소비의 증가로 인해 bit density 를 높이는데 제약을 받았다. 이러한 bit density의 한계를 극복하기 위하여 다중 값 논리 (multi-valued logic) 중 하나인 3진수 논리 소자 및 회로에 대한 관심이 급증하고 있으며, 특히 3진수 논리 구현을 위한 기본 단위로써 표준 3진수 인버터(STI)에 대한 개발이 활발하게 진행되어 오고 있다. 하지만 하나의 전압원에 두 개의 CMOS를 사용하는 기존의 2진수 인버터와 달리, STI에 관한 종래 기술들은 보다 많은 전압원을 필요로 하거나 복잡한 회로 구성이 요구 되는 문제점이 있다.
해결하고자 하는 과제는 정전류를 갖는 터널 전계효과트랜지스터를 제공하는 것에 있다.
해결하고자 하는 과제는 정전류를 갖는 삼진 인버터를 제공하는 것에 있다.
다만, 해결하고자 하는 과제는 상기 개시에 한정되지 않는다.
일 측면에 있어서, 정전류 형성층; 상기 정전류 형성층 상에 제공되는 소스 영역 및 드레인 영역; 상기 소스 영역 및 상기 드레인 영역 사이에 제공되는 채널층; 상기 채널층 상에 제공되는 게이트 전극; 및 상기 게이트 전극과 상기 채널층 사이에 제공되는 게이트 절연막;을 포함하되, 상기 소스 영역 및 상기 드레인 영역은 각각 서로 다른 도전형들을 갖고, 상기 정전류 형성층은 상기 드레인 영역과 상기 정전류 형성층 사이에 정전류를 형성하는 터널 전계효과트랜지스터가 제공될 수 있다.
상기 정전류는 상기 게이트 전극에 인가되는 게이트 전압으로부터 독립적일 수 있다.
상기 정전류 형성층 및 상기 소스 영역은 제1 도전형을 갖고, 상기 드레인 전극은 제2 도전형을 가질 수 있다.
상기 정전류 형성층의 도핑 농도는 상기 채널층의 도핑 농도보다 높을 수 있다.
상기 정전류 형성층의 도핑 농도는 3 X 1018 cm-3 이상일 수 있다.
상기 드레인 영역과 상기 정전류 형성층 사이에 전기장이 형성되고, 상기 전기장의 세기는 106 V/cm 이상일 수 있다.
상기 정전류 형성층은 상기 드레인 영역에 인접하게 배치되어, 상기 드레인 영역에 전기적으로 연결될 수 있다.
상기 정전류 형성층은 상기 소스 영역에 인접한 영역으로 연장할 수 있다.
일 측면에 있어서, 제1 방향으로 연장하는 핀 구조체; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 게이트 전극; 및 상기 핀 구조체와 상기 게이트 전극 사이에 제공되는 게이트 절연막;을 포함하되, 상기 핀 구조체는, 상기 핀 구조체의 하부에 제공되는 정전류 형성층, 및 상기 정전류 형성층 상에 제공되는 소스 영역 및 드레인 영역을 포함하고, 상기 소스 영역 및 상기 드레인 영역은 각각 서로 다른 도전형들을 갖고, 상기 정전류 형성층은 상기 드레인 영역과 상기 정전류 형성층 사이에 정전류를 형성하는 터널 전계효과트랜지스터가 제공될 수 있다.
상기 핀 구조체는 상기 제2 방향을 따라 상기 게이트 전극과 중첩할 수 있다.
상기 정전류는 상기 게이트 전극에 인가되는 게이트 전압으로부터 독립적일 수 있다.
상기 정전류 형성층 및 상기 소스 영역은 제1 도전형을 갖고, 상기 드레인 전극은 제2 도전형을 가질 수 있다.
상기 핀 구조체는, 상기 소스 영역 및 상기 드레인 영역 사이에 제공되는 채널층을 더 포함하되, 상기 정전류 형성층의 도핑 농도는 상기 채널층의 도핑 농도보다 높을 수 있다.
상기 정전류 형성층의 도핑 농도는 3 X 1018 cm-3 이상일 수 있다.
상기 드레인 영역과 상기 정전류 형성층 사이에 전기장이 형성되고, 상기 전기장의 세기는 106 V/cm 이상일 수 있다.
상기 정전류 형성층은 상기 드레인 영역에 인접하게 배치되어, 상기 드레인 영역에 전기적으로 연결될 수 있다.
상기 정전류 형성층은 상기 제1 방향으로 연장되어, 상기 소스 영역 및 상기 드레인 영역과 상기 제1 방향 및 상기 제2 방향에 교차하는 제3 방향을 따라 중첩할 수 있다.
일 측면에 있어서, 제1 웰 영역 및 제2 웰 영역, 상기 제1 웰 영역 및 상기 제2 웰 영역 상에 각각 제공되는 제1 정전류 형성층 및 제2 정전류 형성층, 상기 제1 정전류 형성층 상에 제공되는 제1 소스 영역, 제1 채널층, 및 제1 드레인 영역, 상기 제2 정전류 형성층 상에 제공되는 제2 소스 영역, 제2 채널층, 및 상기 제2 드레인 영역, 상기 제1 채널층 및 상기 제2 채널층 상에 각각 제공되는 제1 게이트 전극 및 제2 게이트 전극;을 포함하되, 상기 제1 소스 영역 및 상기 제1 드레인 영역은 각각 서로 다른 도전형들을 갖고, 상기 제2 소스 영역 및 상기 제2 드레인 영역은 각각 서로 다른 도전형들을 가지며, 상기 제1 정전류 형성층은 상기 제1 드레인 영역과 상기 제1 정전류 형성층 사이에 제1 정전류를 형성하고, 상기 제2 정전류 형성층은 상기 제2 드레인 영역과 상기 제2 정전류 형성층 사이에 제2 정전류를 형성하는 삼진 인버터가 제공될 수 있다.
상기 제1 정전류 및 제2 정전류는 각각 상기 제1 게이트 전극 및 상기 제2 게이트 전극에 인가되는 게이트 전압들로부터 독립적일 수 있다.
상기 제1 정전류 형성층 및 상기 제1 소스 영역은 제1 도전형을 갖고, 상기 제1 드레인 전극은 상기 제1 도전형과 다른 제2 도전형을 가지며, 상기 제2 정전류 형성층 및 상기 제2 소스 영역은 상기 제2 도전형을 갖고, 상기 제2 드레인 전극은 상기 제1 도전형을 가질 수 있다.
본 개시는 정전류를 갖는 터널 전계효과트랜지스터를 제공할 수 있다.
본 개시는 정전류를 갖는 삼진 인버터를 제공할 수 있다.
다만, 발명의 효과는 상기 개시에 한정되지 않는다.
도 1은 예시적인 실시예들에 따른 터널 전계효과트랜지스터의 단면도이다.
도 2는 본 개시에 따른 엔모스 트랜지스터들과 종래의 엔모스 트랜지스터들의 게이트 전압-드레인 전류 그래프들을 나타낸다.
도 3은 본 개시의 피모스 트랜지스터들과 종래의 피모스 트랜지스터들의 게이트 전압-드레인 전류 그래프들을 나타낸다.
도 4는 예시적인 실시예들에 따른 삼진(Ternary) 인버터의 회로도이다.
도 5는 예시적인 실시예에 따른 삼진 인버터의 단면도이다.
도 6은 본 개시의 삼진(Ternary) 인버터들과 이진(Binary) 인버터들의 게이트 전압-드레인 전류 그래프를 나타낸다.
도 7은 본 개시의 삼진 인버터와 이진 인버터의 입력 전압(Vin)-출력 전압(Vout) 그래프를 나타낸다.
도 8은 예시적인 실시예에 따른 터널 전계효과트랜지스터의 사시도이다.
도 9는 도 11의 I-I'선 및 II-II'선을 따르는 단면도들이다.
도 10은 예시적인 실시예에 따른 삼진 인버터의 사시도이다.
도 11은 예시적인 실시예들에 따른 터널 전계효과트랜지스터의 단면도이다.
도 12는 예시적인 실시예에 따른 트랜지스터의 사시도이다.
도 13은 도 12의 I-I'선 및 II-II'선을 따르는 단면도들이다.
일 측면에 있어서, 정전류 형성층; 상기 정전류 형성층 상에 제공되는 소스 영역 및 드레인 영역; 상기 소스 영역 및 상기 드레인 영역 사이에 제공되는 채널층; 상기 채널층 상에 제공되는 게이트 전극; 및 상기 게이트 전극과 상기 채널층 사이에 제공되는 게이트 절연막;을 포함하되, 상기 소스 영역 및 상기 드레인 영역은 각각 서로 다른 도전형들을 갖고, 상기 정전류 형성층은 상기 드레인 영역과 상기 정전류 형성층 사이에 정전류를 형성하는 터널 전계효과트랜지스터가 제공될 수 있다.
일 측면에 있어서, 제1 방향으로 연장하는 핀 구조체; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 게이트 전극; 및 상기 핀 구조체와 상기 게이트 전극 사이에 제공되는 게이트 절연막;을 포함하되, 상기 핀 구조체는, 상기 핀 구조체의 하부에 제공되는 정전류 형성층, 및 상기 정전류 형성층 상에 제공되는 소스 영역 및 드레인 영역을 포함하고, 상기 소스 영역 및 상기 드레인 영역은 각각 서로 다른 도전형들을 갖고, 상기 정전류 형성층은 상기 드레인 영역과 상기 정전류 형성층 사이에 정전류를 형성하는 터널 전계효과트랜지스터가 제공될 수 있다.
일 측면에 있어서, 제1 웰 영역 및 제2 웰 영역, 상기 제1 웰 영역 및 상기 제2 웰 영역 상에 각각 제공되는 제1 정전류 형성층 및 제2 정전류 형성층, 상기 제1 정전류 형성층 상에 제공되는 제1 소스 영역, 제1 채널층, 및 제1 드레인 영역, 상기 제2 정전류 형성층 상에 제공되는 제2 소스 영역, 제2 채널층, 및 상기 제2 드레인 영역, 상기 제1 채널층 및 상기 제2 채널층 상에 각각 제공되는 제1 게이트 전극 및 제2 게이트 전극;을 포함하되, 상기 제1 소스 영역 및 상기 제1 드레인 영역은 각각 서로 다른 도전형들을 갖고, 상기 제2 소스 영역 및 상기 제2 드레인 영역은 각각 서로 다른 도전형들을 가지며, 상기 제1 정전류 형성층은 상기 제1 드레인 영역과 상기 제1 정전류 형성층 사이에 제1 정전류를 형성하고, 상기 제2 정전류 형성층은 상기 제2 드레인 영역과 상기 제2 정전류 형성층 사이에 제2 정전류를 형성하는 삼진 인버터가 제공될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들에 대해 상세히 설명하기로 한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서에 기재된 "..부" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미할 수 있다.
도 1은 예시적인 실시예들에 따른 터널 전계효과트랜지스터의 단면도이다.
도 1을 참조하면, 터널 전계효과트랜지스터(10)가 제공될 수 있다. 터널 전계효과트랜지스터(10)는 기판(100), 정전류 형성층(210), 한 쌍의 소자 분리 영역들(ST), 소스 영역(310), 드레인 영역(320), 채널층(220), 및 게이트 구조체(400)를 포함할 수 있다.
기판(100)은 반도체 기판일 수 있다. 예를 들어, 기판(100)은 실리콘(Si)을 포함할 수 있다. 기판(100)은 제1 도전형을 가질 수 있다. 예를 들어, 제1 도전형은 n형 또는 p형일 수 있다. 기판(100)의 도전형이 n형인 경우, 기판(100)은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있다. 기판(100)의 도전형이 p형인 경우, 기판(100)은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다. 이하에서, 도전형이 n형인 영역은 V족 원소(예를 들어, P, As)를 불순물로 포함할 수 있고, 도전형이 p형인 영역은 III족 원소(예를 들어, B, In)를 불순물로 포함할 수 있다.
기판(100) 상에 정전류 형성층(210)이 제공될 수 있다. 예를 들어, 정전류 형성층(210)은 실리콘(Si)을 포함할 수 있다. 정전류 형성층(210)은 제1 도전형을 가질 수 있다. 정전류 형성층(210)의 도핑 농도는 기판(100)의 도핑 농도보다 높을 수 있다. 예를 들어, 정전류 형성층(210)의 도핑 농도는 3 X 1018 cm-3 이상일 수 있다.
정전류 형성층(210) 상에 소스 영역(310) 및 드레인 영역(320)이 제공될 수 있다. 소스 영역(310) 및 드레인 영역(320)은 기판(100)의 상면(100u)에 평행한 제1 방향(DR1)을 따라 서로 이격될 수 있다. 소스 영역(310)은 제1 도전형을 가질 수 있다. 소스 영역(310)의 도핑 농도는 정전류 형성층(210)의 도핑 농도보다 높을 수 있다. 드레인 영역(320)은 제1 도전형과 다른 제2 도전형을 가질 수 있다. 예를 들어, 제1 도전형이 n형인 경우, 제2 도전형은 p형일 수 있다. 반대로, 제1 도전형이 p형인 경우, 제2 도전형은 n형일 수 있다.
소스 영역(310) 및 드레인 영역(320)은 정전류 형성층(210)에 전기적으로 연결될 수 있다. 예를 들어, 소스 영역(310) 및 드레인 영역(320)은 정전류 형성층(210)에 직접 접할 수 있다. 정전류 형성층(210)과 드레인 영역(320) 사이에 전기장이 형성될 수 있다. 예를 들어, 상기 전기장의 세기는 106 V/cm 이상일 수 있다.
정전류 형성층(210) 상에 채널층(220)이 제공될 수 있다. 채널층(220)은 소스 영역(310) 및 드레인 영역(320) 사이에 제공될 수 있다. 채널층(220)은 기판(100)과 실질적으로 동일한 물질을 포함할 수 있다. 예를 들어, 채널층(220)은 실리콘(Si)을 포함할 수 있다. 채널층(220)은 제1 도전형을 가질 수 있다. 채널층(220)의 도핑 농도는 기판(100)의 도핑 농도와 실질적으로 동일할 수 있다.
정전류 형성층(210) 상에 한 쌍의 소자 분리 영역들(ST)이 제공될 수 있다. 한 쌍의 소자 분리 영역들(ST)은 제1 방향(DR1)을 따라 서로 이격될 수 있다. 한 쌍의 소자 분리 영역들(ST)은 상기 기판(100)의 상면(100u)에 수직한 제2 방향(DR2)을 따라 연장할 수 있다. 예를 들어, 한 쌍의 소자 분리 영역들(ST)의 제2 방향(DR2)을 따르는 두께는 채널층(220)의 제2 방향(DR2)을 따르는 두께보다 클 수 있다. 한 쌍의 소자 분리 영역들(ST)은 전기 절연 물질을 포함할 수 있다. 예를 들어, 한 쌍의 소자 분리 영역들(ST)은 SiO2 또는 고유전 물질(예를 들어, SiON, HfO2, ZrO2)을 포함할 수 있다.
채널층(220) 상에 게이트 구조체(400)가 제공될 수 있다. 제2 방향(DR2)을 따르는 관점에서, 게이트 구조체(400)는 소스 영역(310) 및 드레인 영역(320) 사이에 제공될 수 있다. 일 예에서, 게이트 구조체(400)는 부분적으로 소스 영역(310) 및 드레인 영역(320)과 제2 방향(DR2)을 따라 중첩할 수 있다. 게이트 구조체(400)는 게이트 절연막(410), 게이트 전극(420), 및 한 쌍의 스페이서들(430)을 포함할 수 있다.
게이트 전극(420)은 전기 전도성 물질을 포함할 수 있다. 예를 들어, 게이트 전극(420)은 도핑된 반도체 물질, 금속, 합금, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 게이트 전극(420)은 도핑된 폴리실리콘(Doped-Polysilicon), 텅스텐(W), 티타늄나이트라이드(TiN), 또는 이들의 조합을 포함할 수 있다.
게이트 전극(420)과 채널층(220) 사이에 게이트 절연막(410)이 제공될 수 있다. 게이트 절연막(410)은 게이트 전극(420)과 채널층(220)을 서로 전기적으로 절연시킬 수 있다. 예를 들어, 게이트 절연막(410)은 채널층(220)의 상면에 직접 접할 수 있다.
게이트 절연막(410)은 게이트 전극(420)과 채널층(220) 사이에 제공될 수 있다. 예를 들어, 게이트 절연막(410)은 채널층(220) 및 게이트 전극(420)에 직접 접할 수 있다. 게이트 절연막(410)은 원하는 커패시턴스를 구현할 수 있는 재질을 가질 수 있다. 게이트 절연막(410)은 고유전율의 물질을 포함할 수 있다. 고유전율은 실리콘 산화물의 유전율보다 높은 유전율을 의미할 수 있다. 일 실시예에서, 게이트 절연막(410)은 Ca, Sr, Ba, Sc, Y, La, Ti, Hf, Zr, Nb, Ta, Ce, Pr, Nd, Gd, Dy, Yb, 및 Lu 중에서 선택되는 적어도 하나의 금속을 포함하는 금속 산화물이 사용될 수 있다. 예를 들어, 게이트 절연막(410)은 HfO2, ZrO2, CeO2, La2O3, Ta2O3, 또는 TiO2를 포함할 수 있다. 게이트 절연막(410)은 단층 구조 또는 다중층 구조를 가질 수도 있다.
일 예에서, 터널 전계효과트랜지스터(10)의 문턱 전압은 기판(100)의 도핑 농도 및/또는 게이트 전극(420)의 일 함수(Work function)에 의해 조절될 수 있다. 예를 들어, 게이트 전극(420)의 일함수는 게이트 전극(420)의 물질에 의해 조절되거나, 추가적인 일함수 조절막(미도시)에 의해 조절될 수 있다. 예를 들어, 추가적인 일함수 조절막은 게이트 절연막(410)과 기판(100) 사이에 개재될 수 있다.
터널 전계효과트랜지스터(10)는 소스 영역(310)과 채널층(220) 사이에서 발생하는 밴드간 터널링에 의해 채널이 형성될 수 있다. 상기 밴드간 터널링의 발생은 게이트 전압에 의해 조절될 수 있다. 밴드간 터널링이 발생하는 경우가 터널 전계효과트랜지스터(10)가 온(on) 상태를 갖는 경우로 정의될 수 있다. 밴드간 터널링이 발생하지 않는 경우는 터널 전계효과트랜지스터(10)가 오프(off) 상태를 갖는 경우로 정의될 수 있다. 터널 전계효과트랜지스터(10)가 엔모스(NMOS) 트랜지스터인 경우, 드레인 영역(320)의 도전형은 n형일 수 있다. 터널 전계효과트랜지스터(10)가 피모스(PMOS) 트랜지스터인 경우, 드레인 영역(320)의 도전형은 p형일 수 있다.
정전류 형성층(210)은 드레인 영역(320)과 정전류 형성층(210) 사이에 정전류를 형성할 수 있다. 정전류는 드레인 영역(320)과 정전류 형성층(210) 사이를 흐르는 BTBT(Band-To-Band Tunneling) 전류일 수 있다. 정전류는 게이트 전극(420)에 인가되는 게이트 전압으로부터 독립적일 수 있다. 즉, 정전류는 게이트 전압과 무관하게 흐를 수 있다. 터널 전계효과트랜지스터(10)가 엔모스(NMOS) 트랜지스터인 경우, 정전류는 드레인 영역(320)으로부터 정전류 형성층(210)을 지나 기판(100)으로 흐를 수 있다. 터널 전계효과트랜지스터(10)가 피모스(PMOS) 트랜지스터인 경우, 정전류는 기판(100)으로부터 정전류 형성층(210)을 지나 드레인 영역(320)으로 흐를 수 있다.
본 개시는 드레인 영역(320)과 정전류 형성층(210) 사이에 정전류가 형성되는 터널 전계효과트랜지스터(10)를 제공할 수 있다.
도 2는 본 개시에 따른 엔모스 트랜지스터들과 종래의 엔모스 트랜지스터들의 게이트 전압-드레인 전류 그래프들을 나타낸다.
도 2를 참조하면, 종래의 엔모스 트랜지스터들의 게이트 전압-드레인 전류 그래프들(NGR1, NGR2) 및 본 개시에 따른 엔모스 트랜지스터들의 게이트 전압-드레인 전류 그래프들(NGR3, NGR4, NGR5)이 도시되었다.
종래의 엔모스 트랜지스터들의 드레인 전류들은 게이트 전압과 무관하게 흐르는 정전류 성분을 갖지 않았다.
*본 개시의 엔모스 트랜지스터들의 드레인 전류들은 게이트 전압과 무관하게 흐르는 정전류 성분을 가졌다. 예를 들어, 본 개시의 엔모스 트랜지스터들이 오프(Off) 상태를 가질 때에도, 본 개시의 엔모스 트랜지스터들에 정전류가 흘렀다.
도 3은 본 개시의 피모스 트랜지스터들과 종래의 피모스 트랜지스터들의 게이트 전압-드레인 전류 그래프들을 나타낸다.
도 3을 참조하면, 종래의 피모스 트랜지스터들의 게이트 전압-드레인 전류 그래프들(PGR1, PGR2) 및 본 개시의 피모스 트랜지스터들의 게이트 전압-드레인 전류 그래프들(PGR3, PGR4, PGR5)이 도시되었다.
종래의 피모스 트랜지스터들의 드레인 전류들은 게이트 전압과 무관하게 흐르는 정전류 성분을 갖지 않았다.
본 개시의 피모스 트랜지스터들의 드레인 전류들은 게이트 전압과 무관하게 흐르는 정전류 성분을 가졌다. 예를 들어, 본 개시의 피모스 트랜지스터들이 오프(Off) 상태를 가질 때에도, 본 개시의 피모스 트랜지스터들에 정전류가 흘렀다.
도 4는 예시적인 실시예들에 따른 삼진(Ternary) 인버터의 회로도이다. 설명의 간결함을 위해, 도 1을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 4를 참조하면, 엔모스 트랜지스터 및 피모스 트랜지스터를 포함하는 삼진 인버터(20)가 제공될 수 있다. 엔모스 트랜지스터 및 피모스 트랜지스터의 각각은 도 1을 참조하여 설명된 터널 전계효과트랜지스터(10)와 실질적으로 동일할 수 있다. 엔모스 트랜지스터의 기판(100), 정전류 형성층(210), 채널층(220), 및 소스 영역(310)의 도전형은 p형일 수 있다. 엔모스 트랜지스터의 드레인 영역(320)의 도전형은 n형일 수 있다. 피모스 트랜지스터의 기판(100), 정전류 형성층(210), 채널층(220), 및 소스 영역(310)의 도전형은 n형일 수 있다. 피모스 트랜지스터의 드레인 영역(320)의 도전형은 p형일 수 있다.
엔모스 트랜지스터의 소스 및 기판에 접지 전압이 인가될 수 있다. 설명의 간결함을 위해, 이하에서 접지 전압은 0 볼트(V)인 것으로 가정한다. 피모스 트랜지스터의 소스 및 기판에 구동 전압(VDD)이 인가될 수 있다. 엔모스 트랜지스터의 게이트 전극과 피모스 트랜지스터의 게이트 전극의 각각에 입력 전압(Vin)이 인가될 수 있다.
엔모스 트랜지스터의 드레인은 피모스 트랜지스터의 드레인과 전기적으로 연결되어, 동일한 전압들을 각각 가질 수 있다. 엔모스 트랜지스터의 드레인과 피모스 트랜지스터의 드레인의 전압은 삼진 인버터(20)의 출력 전압(Vout)일 수 있다.
엔모스 트랜지스터의 드레인에서 기판으로 정전류가 흐를 수 있다. 피모스 트랜지스터의 기판에서 드레인으로 정전류가 흐를 수 있다. 상기 정전류들은 입력 전압(Vin)으로부터 독립적일 수 있다.
일 예에서, 피모스 트랜지스터가 채널 전류보다 우세한 정전류를 갖고 엔모스 트랜지스터가 정전류보다 우세한 채널 전류를 갖도록, 피모스 트랜지스터의 게이트 전극과 엔모스 트랜지스터의 게이트 전극에 제1 입력 전압이 인가될 수 있다. 이때, 삼진 인버터(20)의 출력 전압(Vout)은 제1 전압일 수 있다.
다른 예에서, 엔모스 트랜지스터가 채널 전류보다 우세한 정전류를 갖고 피모스 트랜지스터가 정전류보다 우세한 채널 전류를 갖도록, 피모스 트랜지스터의 게이트 전극과 엔모스 트랜지스터의 게이트 전극에 제2 입력 전압이 인가될 수 있다. 이때, 삼진 인버터(20)의 출력 전압은 상기 제1 전압보다 큰 제2 전압일 수 있다.
또 다른 예에서, 엔모스 트랜지스터와 피모스 트랜지스터의 각각이 채널 전류보다 우세한 정전류를 갖도록, 피모스 트랜지스터의 게이트 전극과 엔모스 트랜지스터의 게이트 전극에 제3 입력 전압이 인가될 수 있다. 이때, 삼진 인버터(20)의 출력 전압은 상기 제1 전압과 제2 전압 사이의 제3 전압일 수 있다.
엔모스 트랜지스터의 드레인에서 기판으로 흐르는 정전류 및 피모스 트랜지스터의 기판에서 드레인으로 흐르는 정전류는 피모스 트랜지스터와 엔모스 트랜지스터의 게이트 전극들에 인가되는 게이트 전압들과 무관하게 흐를 수 있다. 삼진 인버터(20) 내의 전류는 피모스 트랜지스터의 기판으로부터 피모스 트랜지스터의 드레인과 엔모스 트랜지스터의 드레인을 거쳐서 엔모스 트랜지스터의 기판으로 흐를 수 있다. 피모스 트랜지스터의 기판에 인가되는 구동 전압(VDD)은 피모스 트랜지스터의 기판과 피모스 트랜지스터의 드레인 사이의 저항 및 엔모스 트랜지스터의 기판과 엔모스 트랜지스터의 드레인 사이의 저항에 분배될 수 있다. 출력 전압(Vout)은 엔모스 트랜지스터의 기판과 엔모스 트랜지스터의 드레인 사이의 저항에 인가된 전압일 수 있다. 출력 전압(Vout)은 구동 전압(VDD)과 0 V 사이의 값을 가질 수 있다.
출력 전압(Vout)은 입력 전압(Vin)에 따라 0 V(‘0’ 상태), 구동 전압(VDD)과 0 V 사이의 전압(‘1’ 상태), 또는 구동 전압(VDD)(‘2’ 상태)을 가질 수 있다. 본 개시는 입력 전압(Vin)에 따라 3가지 상태를 갖는 삼진 인버터(20)를 제공할 수 있다.
도 5는 예시적인 실시예에 따른 삼진 인버터의 단면도이다. 설명의 간결함을 위해 도 1을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 5를 참조하면, 삼진 인버터(30)가 제공될 수 있다. 삼진 인버터(30)는 기판(1100), 제1 웰 영역(1102), 제2 웰 영역(1104), 소자 분리막(SL), 제1 정전류 형성층(1212), 제2 정전류 형성층(1214), 제1 채널층(1222), 제2 채널층(1224), 제1 소스 영역(1312) 제1 드레인 영역(1314), 제2 소스 영역(1322), 제2 드레인 영역(1324), 제1 게이트 구조체(1402), 및 제2 게이트 구조체(1404)를 포함할 수 있다.
기판(1100)은 반도체 기판일 수 있다. 예를 들어, 기판(1100)은 실리콘(Si)을 포함할 수 있다. 기판(1100)은 진성 반도체 기판이거나 도전형을 갖는 반도체 기판일 수 있다.
제1 웰 영역(1102) 및 제2 웰 영역(1104)은 기판(1100)의 상부에 제공될 수 있다. 제1 웰 영역(1102) 및 제2 웰 영역(1104)은 기판(1100)의 상면(1100u)에 평행한 제1 방향(DR1)을 따라 서로 이격될 수 있다. 제1 웰 영역(1102)은 p형 영역일 수 있다. 제2 웰 영역(1104)은 n형 영역일 수 있다.
기판(1100) 상에 제1 웰 영역(1102) 및 제2 웰 영역(1104)을 노출하는 소자 분리막(SL)이 제공될 수 있다. 소자 분리막(SL)은 도 1을 참조하여 설명된 한 쌍의 소자 분리 영역들(ST)과 실질적으로 동일한 물질을 포함할 수 있다.
제1 웰 영역(1102) 상에 제1 정전류 형성층(1212)이 제공될 수 있다. 예를 들어, 제1 정전류 형성층(1212)은 에피택시얼 층일 수 있다. 예를 들어, 제1 정전류 형성층(1212)은 실리콘(Si)을 포함할 수 있다. 제1 정전류 형성층(1212)의 도전형은 제1 웰 영역(1102)의 도전형과 실질적으로 동일할 수 있다. 제1 정전류 형성층(1212)의 도전형은 p형일 수 있다. 제1 정전류 형성층(1212)의 도핑 농도는 제1 웰 영역(1102)의 도핑 농도보다 높을 수 있다. 예를 들어, 제1 정전류 형성층(1212)의 도핑 농도는 3 X 1018 cm-3 이상일 수 있다.
제2 웰 영역(1104) 상에 제2 정전류 형성층(1214)이 제공될 수 있다. 예를 들어, 제2 정전류 형성층(1214)은 에피택시얼 층일 수 있다. 예를 들어, 제2 정전류 형성층(1214)은 실리콘(Si)을 포함할 수 있다. 제2 정전류 형성층(1214)의 도전형은 제2 웰 영역(1104)의 도전형과 실질적으로 동일할 수 있다. 제2 정전류 형성층(1214)의 도전형은 n형일 수 있다. 제2 정전류 형성층(1214)의 도핑 농도는 제2 웰 영역(1104)의 도핑 농도보다 높을 수 있다. 예를 들어, 제2 정전류 형성층(1214)의 도핑 농도는 3 X 1018 cm-3 이상일 수 있다.
제1 정전류 형성층(1212) 상에 제1 채널층(1222)이 제공될 수 있다. 예를 들어, 제1 채널 층(1222)은 에피택시얼 층 일 수 있다. 예를 들어, 제1 채널 층(1222)은 실리콘(Si)을 포함할 수 있다. 제1 채널층(1222)의 도전형은 제1 정전류 형성층(1212)의 도전형과 실질적으로 동일할 수 있다. 제1 채널 층(1222)의 도전형은 p형일 수 있다. 제1 채널 층(1222)의 도핑 농도는 제1 정전류 형성층(1212)의 도핑 농도보다 낮을 수 있다. 예를 들어, 제1 채널 층(1222)의 도핑 농도는 제1 웰 영역(1102)의 도핑 농도와 실질적으로 동일할 수 있다.
제2 정전류 형성층(1214) 상에 제2 채널층(1224)이 제공될 수 있다. 예를 들어, 제2 채널 층(1224)은 에피택시얼 층 일 수 있다. 예를 들어, 제2 채널 층(1224)은 실리콘(Si)을 포함할 수 있다. 제2 채널층(1224)의 도전형은 제2 정전류 형성층(1214)의 도전형과 실질적으로 동일할 수 있다. 제2 채널 층(1224)의 도전형은 n형일 수 있다. 제2 채널 층(1224)의 도핑 농도는 제2 정전류 형성층(1214)의 도핑 농도보다 낮을 수 있다. 예를 들어, 제2 채널 층(1224)의 도핑 농도는 제2 웰 영역(1104)의 도핑 농도와 실질적으로 동일할 수 있다.
제1 정전류 형성층(1212) 상에 제1 소스 영역(1312) 및 제1 드레인 영역(1314)이 제공될 수 있다. 제1 소스 영역(1312) 및 제1 드레인 영역(1314)은 제1 채널층(1222)을 사이에 두고 제1 방향(DR1)을 따라 서로 이격될 수 있다. 제1 소스 영역(1312)은 제1 정전류 형성층(1212)과 동일한 도전형을 가질 수 있다. 제1 소스 영역(1312)의 도전형은 p형일 수 있다. 제1 소스 영역(1312)의 도핑 농도는 제1 정전류 형성층(1212)의 도핑 농도보다 높을 수 있다. 제1 드레인 영역(1314)은 제1 정전류 형성층(1212)과 다른 도전형을 가질 수 있다. 제1 드레인 영역(1314)의 도전형은 n형일 수 있다.
제2 정전류 형성층(1214) 상에 제2 소스 영역(1322) 및 제2 드레인 영역(1324)이 제공될 수 있다. 제2 소스 영역(1322) 및 제2 드레인 영역(1324)은 제2 채널층(1224)을 사이에 두고 제1 방향(DR1)을 따라 서로 이격될 수 있다. 제2 소스 영역(1322)은 제2 정전류 형성층(1214)과 동일한 도전형을 가질 수 있다. 제2 소스 영역(1322)의 도전형은 n형일 수 있다. 제2 소스 영역(1322)의 도핑 농도는 제2 정전류 형성층(1214)의 도핑 농도보다 높을 수 있다. 제2 드레인 영역(1324)은 제2 정전류 형성층(1214)과 다른 도전형을 가질 수 있다. 제2 드레인 영역(1324)의 도전형은 p형일 수 있다.
제1 채널층(1222) 상에 제1 게이트 구조체(1402)가 제공될 수 있다. 제1 게이트 구조체(1402)는 제1 게이트 절연막(1412), 제1 게이트 전극(1422), 및 제1 한 쌍의 스페이서들(1432)을 포함할 수 있다. 제1 게이트 절연막(1412), 제1 게이트 전극(1422), 및 제1 한 쌍의 스페이서들(1432)은 각각 도 1을 참조하여 설명된 게이트 절연막(410), 게이트 전극(420), 및 한 쌍의 스페이서들(430)과 실질적으로 동일할 수 있다.
제2 채널층(1224) 상에 제2 게이트 구조체(1404)가 제공될 수 있다. 제2 게이트 구조체(1404)는 제2 게이트 절연막(1414), 제2 게이트 전극(1424), 및 제2 한 쌍의 스페이서들(1434)을 포함할 수 있다. 제2 게이트 절연막(1414), 제2 게이트 전극(1424), 및 제2 한 쌍의 스페이서들(1434)은 각각 도 1을 참조하여 설명된 게이트 절연막(410), 게이트 전극(420), 및 한 쌍의 스페이서들(430)과 실질적으로 동일할 수 있다.
본 개시는 삼진 인버터(30)를 제공할 수 있다. 제1 웰 영역(1102), 제1 정전류 형성층(1212), 제1 채널층(1222), 제1 소스 영역(1312), 제1 드레인 영역(1314), 및 제1 게이트 구조체(1402)는 엔모스(NMOS) 트랜지스터를 구성할 수 있다. 제2 웰 영역(1104), 제2 정전류 형성층(1214), 제2 채널층(1224), 제2 소스 영역(1322), 제2 드레인 영역(1324), 및 제2 게이트 구조체(1404)는 피모스(PMOS) 트랜지스터를 구성할 수 있다. 제1 웰 영역(1102) 및 엔모스 트랜지스터의 소스에 접지 전압이 인가될 수 있다. 제2 웰 영역(1104) 및 피모스 트랜지스터의 소스에 구동 전압이 인가될 수 있다. 엔모스 트랜지스터의 제1 게이트 전극(1432)과 피모스 트랜지스터의 제2 게이트 전극(1434)의 각각에 입력 전압(Vin)이 인가될 수 있다.
엔모스 트랜지스터의 드레인(즉, 제1 드레인 영역(1314) 및 피모스 트랜지스터의 드레인(즉, 제2 드레인 영역(1324))은 서로 전기적으로 연결될 수 있다. 엔모스 트랜지스터의 드레인 및 피모스 트랜지스터의 드레인의 전압은 삼진 인버터(30)의 출력 전압(Vout)일 수 있다. 삼진 인버터에 대한 설명은 도 4를 참조하여 설명된 것과 실질적으로 동일할 수 있다.
도 6은 본 개시의 삼진(Ternary) 인버터들과 이진(Binary) 인버터들의 게이트 전압-드레인 전류 그래프를 나타낸다.
도 6을 참조하면, 이진 인버터들의 게이트 전압-드레인 전류 그래프들(IGR1, IGR2) 및 본 개시의 삼진 인버터들의 게이트 전압-드레인 전류 그래프들(IGR3, IGR4, IGR5)이 도시되었다.
이진 인버터들의 드레인 전류들은 게이트 전압과 무관하게 흐르는 정전류 성분을 갖지 않았다.
본 개시의 삼진 인버터들의 드레인 전류들은 게이트 전압과 무관하게 흐르는 정전류 성분을 가졌다. 예를 들어, 본 개시의 삼진 인버터들이 오프(Off) 상태를 가질 때에도, 본 개시의 삼진 인버터들에 정전류가 흘렀다.
도 7은 본 개시의 삼진 인버터와 이진 인버터의 입력 전압(Vin)-출력 전압(Vout) 그래프를 나타낸다.
도 7을 참조하면, 본 개시의 삼진 인버터 및 이진 인버터의 구동 전압(VDD)은 1.0 V, 접지 전압(GND)은 0 V이었다. 삼진 인버터 및 이진 인버터의 입력 전압(Vin)은 0 V 내지 1.0 V이었다.
이진 인버터의 경우, 입력 전압이 0 V에서 1 V로 변할 때, 0.5 V의 입력 전압 부근에서 출력 전압(Vout)이 1 V에서 0 V로 급격히 감소하였다. 즉, 이진 인버터는 두 가지 상태들(예를 들어, '0' 상태 및 '1' 상태)을 가졌다.
본 개시의 삼진 인버터의 경우, 입력 전압이 0 V에서 1 V로 변할 때, 출력 전압(Vout)은 1 V에서 0.5 V로 급격히 감소하여 0.5 V를 유지하였다가, 0.5 V에서 0 V로 한번 더 급격히 감소하였다. 즉, 본 개시의 삼진 인버터는 세 가지 상태들(예를 들어, '0' 상태, '1' 상태, 및 '2' 상태)을 가졌다.
도 8은 예시적인 실시예에 따른 터널 전계효과트랜지스터의 사시도이다. 도 9는 도 8의 I-I'선 및 II-II'선을 따르는 단면도들이다. 설명의 간결함을 위해, 도 1을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 8 및 도 9를 참조하면, 터널 전계효과트랜지스터(40)가 제공될 수 있다. 터널 전계효과트랜지스터(40)는 기판(2100), 핀 구조체(FS), 한 쌍의 하부 절연막들(2110), 및 게이트 구조체(2400)를 포함할 수 있다.
기판(2100)은 반도체 기판일 수 있다. 예를 들어, 기판(2100)은 실리콘(Si)을 포함할 수 있다. 기판(2100)은 제1 도전형을 가질 수 있다. 예를 들어, 제1 도전형은 n형 또는 p형일 수 있다.
기판(2100) 상에 핀 구조체(FS)가 제공될 수 있다. 핀 구조체(FS)는 기판(2100)의 상면(2100u)에 평행한 제1 방향(DR1)을 따라 연장할 수 있다. 핀 구조체(FS)는 기판(2100)의 상면(2100u)으로부터 돌출될 수 있다. 핀 구조체(FS)는 소스 영역(2310), 드레인 영역(2320), 채널층(2220) 및 정전류 형성층(2210)을 포함할 수 있다.
핀 구조체(FS)의 상부에 제1 방향(DR1)을 따라 서로 이격된 소스 영역(2310) 및 드레인 영역(2320)이 제공될 수 있다. 소스 영역(2310)은 제1 도전형을 가질 수 있다. 드레인 영역(2320)은 제1 도전형과 다른 제2 도전형을 가질 수 있다. 제1 도전형이 n형인 경우, 제2 도전형은 p형일 수 있다. 제1 도전형이 p형인 경우, 제2 도전형은 n형일 수 있다.
핀 구조체(FS)의 상부에 채널층(2220)이 제공될 수 있다. 채널층(2220)은 소스 영역(2310) 및 드레인 영역(2320) 사이에 제공될 수 있다. 채널층(2220)은 기판(2100)과 실질적으로 동일한 물질을 포함할 수 있다. 예를 들어, 채널층(2220)은 실리콘(Si)을 포함할 수 있다. 채널층(2220)은 제1 도전형을 가질 수 있다. 채널층(2220)의 도핑 농도는 기판(2100)의 도핑 농도와 실질적으로 동일할 수 있다.
정전류 형성층(2210)은 핀 구조체(FS)의 하부에 제공될 수 있다. 정전류 형성층(2210)은 제1 방향(DR1)을 따라 연장될 수 있다. 정전류 형성층(2210)은 소스 영역(2310), 채널층(2220), 및 드레인 영역(2320)과 제3 방향(DR3)을 따라 중첩할 수 있다. 정전류 형성층(2210)은 소스 영역(2310) 및 드레인 영역(2320)에 전기적으로 연결될 수 있다. 예를 들어, 정전류 형성층(2210)은 소스 영역(2310) 및 드레인 영역(2320)의 바닥면들에 직접 접할 수 있다. 정전류 형성층(2210)은 제1 도전형을 가질 수 있다. 정전류 형성층(2210)의 도핑 농도는 기판(2100) 및 채널층(2220)의 도핑 농도보다 높을 수 있다. 예를 들어, 정전류 형성층(2210)의 도핑 농도는 3 X 1018 cm-3 이상일 수 있다. 정전류 형성층(2210)의 도핑 농도는 소스 영역(2310)의 도핑 농도보다 낮을 수 있다. 정전류 형성층(2210)과 드레인 영역(2320) 사이에 전기장이 형성될 수 있다. 예를 들어, 상기 전기장의 세기는 106 V/cm 이상일 수 있다.
정전류 형성층(2210)은 드레인 영역(2320)과 정전류 형성층(2210) 사이에 정전류를 형성할 수 있다. 정전류는 드레인 영역(2320)과 정전류 형성층(2210) 사이의 BTBT(Band-To-Band Tunneling) 전류일 수 있다. 정전류는 게이트 전극(2420)에 인가되는 게이트 전압으로부터 독립적일 수 있다. 즉, 정전류는 게이트 전압과 무관하게 흐를 수 있다. 터널 전계효과트랜지스터(40)가 엔모스(NMOS) 트랜지스터 소자인 경우, 정전류는 드레인 영역(2320)으로부터 정전류 형성층(2210)을 지나 기판(2100)으로 흐를 수 있다. 터널 전계효과트랜지스터(40)가 피모스(PMOS) 트랜지스터 소자인 경우, 정전류는 기판(2100)으로부터 정전류 형성층(2210)을 지나 드레인 영역(2320)으로 흐를 수 있다.
한 쌍의 하부 절연막들(2110)은 핀 구조체(FS)를 사이에 두고 서로 이격될 수 있다. 한 쌍의 하부 절연막들(2110)은 기판(2100)의 상면(2100u)에 평행하되 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 배열될 수 있다. 한 쌍의 하부 절연막들(2110)은 핀 구조체(FS)의 하부와 제2 방향(DR2)을 따라 중첩할 수 있다. 한 쌍의 하부 절연막들(2110)은 정전류 형성층(2210)의 양 측면들을 덮을 수 있다. 한 쌍의 하부 절연막들(2110)은 소스 영역(2310) 및 드레인 영역(2320)을 노출할 수 있다. 다시 말해, 소스 영역(2310) 및 드레인 영역(2320)은 한 쌍의 하부 절연막들(2110)로부터 돌출될 수 있다. 한 쌍의 하부 절연막들(2110)은 전기 절연 물질을 포함할 수 있다. 예를 들어, 한 쌍의 하부 절연막들(2110)은 SiO2 또는 고유전 물질(예를 들어, SiON, HfO2, ZrO2)을 포함할 수 있다.
핀 구조체(FS) 및 한 쌍의 하부 절연막들(2110) 상에 게이트 전극(2420)이 제공될 수 있다. 게이트 전극(2420)은 제2 방향(DR2)을 따라 연장할 수 있다. 제1 방향(DR1) 및 제2 방향(DR2)에 교차하는 제3 방향(DR3)을 따르는 관점에서 게이트 전극(2420)은 핀 구조체(FS)와 교차할 수 있다. 게이트 전극(2420)은 채널층(2220) 상에 제공될 수 있다. 게이트 전극(2420)은 전기 전도성 물질을 포함할 수 있다. 예를 들어, 게이트 전극(420)은 도핑된 반도체 물질, 금속, 합금, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 게이트 전극(420)은 도핑된 폴리실리콘(Doped-Polysilicon), 텅스텐(W), 티타늄나이트라이드(TiN), 또는 이들의 조합을 포함할 수 있다.
게이트 전극(2420)과 핀 구조체(FS) 사이에 게이트 절연막(2410)이 제공될 수 있다. 예를 들어, 게이트 절연막(2410)은 핀 구조체(FS)의 상부를 컨포멀하게 덮을 수 있다. 게이트 절연막(2410)은 게이트 전극(2420)과 핀 구조체(FS)를 서로 전기적으로 절연시킬 수 있다. 게이트 절연막(2410)은 게이트 전극(2420)과 핀 구조체(FS)를 서로 이격시킬 수 있다. 게이트 절연막(2410)은 전기적인 절연 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(2410)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, ONO(oxide/nitride/oxide), 또는 고유전 물질 (high-k dielectric) 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들어, 게이트 절연막(2410)은 약 10 내지 25의 유전 상수를 갖는 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(2410)은 하프늄 옥사이드(HfO), 하프늄 실리콘 옥사이드(HfSiO), 하프늄 옥시나이트라이드(HfON), 하프늄 실리콘 옥시나이트라이드(HfSiON), 란타늄 옥사이드(LaO), 란타늄 알루미늄 옥사이드(LaAlO), 지르코늄 옥사이드(ZrO), 지르코늄 실리콘 옥사이드(ZrSiO), 지르코늄 옥시나이트라이드(ZrON), 지르코늄 실리콘 옥시나이트라이드(ZrSiON), 탄탈륨 옥사이드(TaO), 티타늄 옥사이드(TiO), 바륨 스트론튬 티타늄 옥사이드(BaSrTiO), 바륨 티타늄 옥사이드(BaTiO), 스트론튬 티타늄 옥사이드(SrTiO), 이트륨 옥사이드(YO), 알루미늄 옥사이드(AlO), 및 납 스칸듐 탄탈륨 옥사이드(PbScTaO) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
본 개시는 드레인 영역(2320)과 기판(2100) 사이에 정전류가 흐르는 터널 전계효과트랜지스터(40)를 제공할 수 있다.
도 10은 예시적인 실시예에 따른 삼진 인버터의 사시도이다. 설명의 간결함을 위해, 도 8 및 도 9를 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 10을 참조하면, 삼진 인버터(50)가 제공될 수 있다. 삼진 인버터(50)는 기판(3100), 제1 웰 영역(3102), 제2 웰 영역(3104), 제1 핀 구조체(3202), 제2 핀 구조체(3204), 하부 절연막(3110), 및 게이트 구조체(3400)를 포함할 수 있다. 기판(3100)은 반도체 기판일 수 있다. 예를 들어, 기판(3100)은 실리콘(Si)을 포함할 수 있다. 기판(3100)은 도 8 및 도 9를 참조하여 설명된 기판(3100)과 실질적으로 동일할 수 있다.
제1 웰 영역(3102) 및 제2 웰 영역(3104)은 기판(3100)의 상면에 평행한 제1 방향(DR1)을 따라 연장할 수 있다. 제1 웰 영역(3102) 및 제2 웰 영역(3104)은 기판(3100)의 상면에 평행한 제2 방향(DR2)을 따라 배열될 수 있다. 제1 방향(DR1) 및 제2 방향(DR2)은 서로 교차할 수 있다. 제1 웰 영역(3102)의 도전형은 p형일 수 있다. 제2 웰 영역(3104)의 도전형은 n형일 수 있다. 예를 들어, 제1 웰 영역(3102) 및 제2 웰 영역(3104)은 이온 주입 공정에 의해 형성될 수 있다.
제1 웰 영역(3102) 및 제2 웰 영역(3104) 상에 각각 제1 핀 구조체(3202) 및 제2 핀 구조체(3204)가 제공될 수 있다. 제1 및 제2 핀 구조체들(3202, 3204)의 각각은 도전형에 대한 것을 제외하면 도 8 및 도 9를 참조하여 설명된 핀 구조체(FS)와 실질적으로 동일할 수 있다. 제1 채널층은 제1 소스 영역(3312)과 제1 드레인 영역(3314) 사이에 제공될 수 있다. 제1 소스 영역(3312), 제1 채널층, 및 제1 정전류 형성층(3212)의 도전형은 p형일 수 있다. 제1 드레인 영역(3314)의 도전형은 n형일 수 있다. 제2 채널층은 제2 소스 영역(3322)과 제2 드레인 영역(3324) 사이에 제공될 수 있다. 제2 소스 영역(3322), 제2 채널층, 및 제2 정전류 형성층(3214)의 도전형은 n형일 수 있다. 제2 드레인 영역(3324)의 도전형은 p형일 수 있다.
제1 정전류 형성핀(3212)의 양 측면들 및 제2 정전류 형성핀(3214)의 양 측면들 상에 하부 절연막들(3110)이 제공될 수 있다. 제1 정전류 형성핀(3212)의 양 측면들 및 제2 정전류 형성핀(3214)의 양 측면들은 제1 방향(DR1)을 따라 연장할 수 있다. 하부 절연막들(3110)은 전기 절연 물질을 포함할 수 있다. 예를 들어, 하부 절연막들(3110)은 SiO2 또는 고유전 물질(예를 들어, SiON, HfO2, ZrO2)을 포함할 수 있다.
제1 및 제2 핀 구조체들(3202, 3204) 상에 게이트 구조체(3400)가 제공될 수 있다. 게이트 구조체(3400)는 차례로 적층되는 게이트 절연막(3410) 및 게이트 전극(3420)을 포함할 수 있다. 게이트 절연막(3410) 및 게이트 전극(3420)은 각각 도 8 및 도 9를 참조하여 설명되는 게이트 절연막(2410) 및 게이트 전극(2420)과 실질적으로 동일할 수 있다. 게이트 구조체(3400)는 제1 및 제2 핀 구조체들(3202, 3204)과 교차할 수 있다. 예를 들어, 게이트 구조체(400)는 제2 방향(DR2)을 따라 연장할 수 있다. 게이트 구조체(400)는 하부 절연막(3110) 및 하부 절연막들(3110) 상에 노출되는 제1 및 제2 핀 구조체들(3202, 3204)의 표면을 따라 연장할 수 있다.
본 개시는 터널 전계효과트랜지스터들을 포함하는 삼진 인버터(50)를 제공할 수 있다. 삼진 인버터(50)는 도 4를 참조하여 설명된 삼진 인버터(20)와 실질적으로 동일할 수 있다. 제1 웰 영역(3102), 제1 핀 구조체(3202), 및 제1 핀 구조체(3202) 상의 게이트 구조체(3400)는 엔모스(NMOS) 터널 전계효과트랜지스터일 수 있다. 제2 웰 영역(3104), 제2 핀 구조체(3204), 및 제2 핀 구조체(3204) 상의 게이트 구조체(3400)는 피모스(PMOS) 터널 전계효과트랜지스터일 수 있다.
제2 웰 영역(3104)과 제2 소스 영역(3322)에 구동 전압(VDD)이 인가될 수 있다. 제1 웰 영역(3102)과 제1 소스 영역(3312)에 접지 전압이 인가될 수 있다. 게이트 전극(3420)에 입력 전압(Vin)이 인가될 수 있다. 제2 드레인 영역(3324)과 제1 드레인 영역(3314)은 서로 전기적으로 연결될 수 있다. 제2 드레인 영역(3324)과 제1 드레인 영역(3314)이 갖는 전압은 삼진 인버터(50)의 출력 전압(Vout)일 수 있다.
제2 웰 영역(3104)에서 제2 드레인 영역(3324)으로 정전류(즉, 피모스 터널 전계효과트랜지스터의 정전류)가 흐를 수 있다. 제1 드레인 영역(3314)에서 제1 웰 영역(3102)으로 정전류(즉, 엔모스 터널 전계효과트랜지스터의 정전류)가 흐를 수 있다. 상기 정전류들은 입력 전압(Vin)(즉, 게이트 전압)으로부터 독립적일 수 있다.
삼진 인버터(50)의 구동 태양은 도 7을 참조하여 설명된 삼진 인버터(20)의 구동 태양과 실질적으로 동일할 수 있다.
도 7을 참조하여 설명된 것과 같이 삼진 인버터(50)의 출력 전압(Vout)은 입력 전압(Vin)에 따라 0 V('0' 상태), 구동 전압(VDD)과 0 V 사이의 전압('1' 상태), 또는 구동 전압(VDD)('2' 상태)을 가질 수 있다. 본 개시는 입력 전압(Vin)에 따라 3가지 상태를 갖는 삼진 인버터(50)를 제공할 수 있다.
도 11은 예시적인 실시예들에 따른 터널 전계효과트랜지스터의 단면도이다.
도 11을 참조하면, 터널 전계효과트랜지스터(60)가 제공될 수 있다. 터널 전계효과트랜지스터(60)는 기판(4100), 한 쌍의 소자 분리 영역들(ST), 소스 영역(4410), 드레인 영역(4420), 한 쌍의 정전류 형성 영역들(4200), 및 게이트 구조체(4300)를 포함할 수 있다.
기판(4100)은 반도체 기판일 수 있다. 예를 들어, 기판(4100)은 실리콘(Si)을 포함할 수 있다. 기판(4100)은 제1 도전형을 가질 수 있다. 예를 들어, 제1 도전형은 n형 또는 p형일 수 있다.
기판(4100) 상부에 한 쌍의 소자 분리 영역들(ST)이 제공될 수 있다. 한 쌍의 소자 분리 영역들(ST)은 기판(4100)의 상면(4100u)에 평행한 제1 방향(DR1)을 따라 서로 이격될 수 있다. 한 쌍의 소자 분리 영역들(ST)은 상기 기판(4100)의 상면(4100u)에 수직한 제2 방향(DR2)을 따라 연장할 수 있다. 한 쌍의 소자 분리 영역들(ST)은 전기 절연 물질을 포함할 수 있다. 예를 들어, 한 쌍의 소자 분리 영역들(ST)은 SiO2 또는 고유전 물질(예를 들어, SiON, HfO2, ZrO2)을 포함할 수 있다.
기판(4100)의 상부에 소스 영역(4410) 및 드레인 영역(4420)이 제공될 수 있다. 소스 영역(4410) 및 드레인 영역(4420)은 제1 방향(DR1)을 따라 서로 이격될 수 있다. 소스 영역(4410)은 제1 도전형을 가질 수 있다. 드레인 영역(4420)은 제1 도전형과 다른 제2 도전형을 가질 수 있다. 예를 들어, 소스 영역(4410)의 도전형이 n형일 때, 드레인 영역(4420)의 도전형은 p형일 수 있다. 예를 들어, 소스 영역(4410)의 도전형이 p형일 때, 드레인 영역(4420)의 도전형은 n형일 수 있다.
소스 영역(4410)의 바닥면 상 및 드레인 영역(4420)의 바닥면 상에 한 쌍의 정전류 형성 영역들(4200)이 각각 제공될 수 있다. 한 쌍의 정전류 형성 영역들(4200)은 소스 영역(4410) 및 드레인 영역(4420)에 제2 방향(DR2)을 따라 각각 중첩할 수 있다. 한 쌍의 정전류 형성 영역들(4200)은 소스 영역(4410) 및 드레인 영역(4420)에 전기적으로 연결될 수 있다. 예를 들어, 한 쌍의 정전류 형성 영역들(4200)은 소스 영역(4410) 및 드레인 영역(4420)에 직접 접할 수 있다. 한 쌍의 정전류 형성 영역들(4200)은 제1 방향(DR1)을 따라 서로 이격될 수 있다. 한 쌍의 정전류 형성 영역들(4200)은 제1 도전형을 가질 수 있다. 한 쌍의 정전류 형성 영역들(4200)의 도핑 농도는 기판(4100)의 도핑 농도보다 높을 수 있다. 예를 들어, 한 쌍의 정전류 형성 영역들(4200)의 도핑 농도는 3 X 1018 cm-3 이상일 수 있다. 한 쌍의 정전류 형성 영역들(4200)과 드레인 영역(4420) 사이에 전기장이 형성될 수 있다. 예를 들어, 상기 전기장의 세기는 106 V/cm 이상일 수 있다.
기판(4100) 상에 게이트 구조체(4300)가 제공될 수 있다. 게이트 구조체(4300)는 게이트 절연막(4310), 게이트 전극(4320), 및 한 쌍의 스페이서들(4330)을 포함할 수 있다. 게이트 전극(4320)은 전기 전도성 물질을 포함할 수 있다. 예를 들어, 게이트 전극(4320)은 도핑된 반도체 물질, 금속, 합금, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 게이트 전극(4320)은 도핑된 폴리실리콘(Doped-Polysilicon), 텅스텐(W), 티타늄나이트라이드(TiN), 또는 이들의 조합을 포함할 수 있다.
게이트 전극(4320)과 기판(4100) 사이에 게이트 절연막(4310)이 제공될 수 있다. 게이트 절연막(4310)은 게이트 전극(4320)과 기판(4100)을 서로 전기적으로 절연시킬 수 있다. 게이트 절연막(4310)은 전기 절연 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(4310)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, ONO(oxide/nitride/oxide), 또는 고유전 물질 (high-k dielectric) 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들어, 게이트 절연막(4310)은 약 10 내지 25의 유전 상수를 갖는 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(4310)은 하프늄 옥사이드(HfO), 하프늄 실리콘 옥사이드(HfSiO), 하프늄 옥시나이트라이드(HfON), 하프늄 실리콘 옥시나이트라이드(HfSiON), 란타늄 옥사이드(LaO), 란타늄 알루미늄 옥사이드(LaAlO), 지르코늄 옥사이드(ZrO), 지르코늄 실리콘 옥사이드(ZrSiO), 지르코늄 옥시나이트라이드(ZrON), 지르코늄 실리콘 옥시나이트라이드(ZrSiON), 탄탈륨 옥사이드(TaO), 티타늄 옥사이드(TiO), 바륨 스트론튬 티타늄 옥사이드(BaSrTiO), 바륨 티타늄 옥사이드(BaTiO), 스트론튬 티타늄 옥사이드(SrTiO), 이트륨 옥사이드(YO), 알루미늄 옥사이드(AlO), 및 납 스칸듐 탄탈륨 옥사이드(PbScTaO) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
한 쌍의 스페이서들(4330)이 게이트 전극(4320)의 양 측벽들 상에 각각 제공될 수 있다. 한 쌍의 스페이서들(4330)은 게이트 절연막(4310)의 양 측벽들 상으로 각각 연장할 수 있다. 한 쌍의 스페이서들(4330)은 전기 절연 물질을 포함할 수 있다. 예를 들어, 한 쌍의 스페이서들(4330)은 SiO2 또는 고유전 물질(예를 들어, SiON, HfO2, ZrO2)을 포함할 수 있다.
일 예에서, 터널 전계효과트랜지스터(60)의 문턱 전압은 기판(4100)의 도핑 농도 및/또는 게이트 전극(4320)의 일 함수(Work function)에 의해 조절될 수 있다. 예를 들어, 게이트 전극(4320)의 일함수는 게이트 전극(4320)의 물질에 의해 조절되거나, 추가적인 일함수 조절막(미도시)에 의해 조절될 수 있다. 예를 들어, 추가적인 일함수 조절막은 게이트 절연막(4310)과 기판(4100) 사이에 개재될 수 있다.
드레인 영역(4420)에 바로 인접한 정전류 형성 영역(4200)은 드레인 영역(4420)과 이에 바로 인접한 정전류 형성 영역(4200) 사이에 정전류를 형성할 수 있다. 정전류는 드레인 영역(4420)과 이에 바로 인접한 정전류 형성 영역(4200) 사이의 BTBT(Band-To-Band Tunneling) 전류일 수 있다. 정전류는 게이트 전극(4320)에 인가되는 게이트 전압으로부터 독립적일 수 있다. 즉, 정전류는 게이트 전압과 무관하게 흐를 수 있다. 터널 전계효과트랜지스터(60)가 엔모스(NMOS) 트랜지스터인 경우, 정전류는 드레인 영역(4420)으로부터 이에 바로 인접한 정전류 형성 영역(4200)을 지나 기판(4100)으로 흐를 수 있다. 터널 전계효과트랜지스터(60)가 피모스(PMOS) 트랜지스터인 경우, 정전류는 기판(4100)으로부터 드레인 영역(4420)에 바로 인접한 정전류 형성 영역(4200)을 지나 드레인 영역(4420)으로 흐를 수 있다.
본 개시는 드레인 영역(4320)과 이에 바로 인접한 정전류 형성 영역(4200) 사이에 정전류가 형성되는 터널 전계효과트랜지스터(60)를 제공할 수 있다.
도 12는 예시적인 실시예에 따른 트랜지스터의 사시도이다. 도 13은 도 12의 I-I'선 및 II-II'선을 따르는 단면도들이다. 설명의 간결함을 위해, 도 8 및 도 9를 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 12 및 도 13을 참조하면, 터널 전계효과트랜지스터(70)가 제공될 수 있다. 터널 전계효과트랜지스터(70)는 기판(5100), 핀 구조체(FS), 한 쌍의 하부 절연막들(5110), 및 게이트 구조체(5300)를 포함할 수 있다.
기판(5100)은 반도체 기판일 수 있다. 예를 들어, 기판(5100)은 실리콘(Si)을 포함할 수 있다. 기판(5100)은 제1 도전형을 가질 수 있다. 예를 들어, 제1 도전형은 n형 또는 p형일 수 있다.
기판(5100) 상에 핀 구조체(FS)가 제공될 수 있다. 핀 구조체(FS)는 하부 반도체 영역(LSR), 한 쌍의 정전류 형성 영역들(5200), 소스 영역(5410), 드레인 영역(5420), 및 채널 영역(CR)을 포함할 수 있다. 하부 반도체 영역(LSR)은 핀 구조체(FS)의 하부에 제공될 수 있다. 하부 반도체 영역(LSR)은 기판(5100)의 상면(5100u)에 평행한 제2 방향(DR2)을 따라 연장할 수 있다. 하부 반도체 영역(LSR)은 기판(5100)의 상면(5100u)으로부터 돌출될 수 있다. 하부 반도체 영역(LSR)은 실리콘(Si)을 포함할 수 있다. 하부 반도체 영역(LSR)은 제1 도전형을 가질 수 있다.
한 쌍의 정전류 형성 영역들(5200)은 하부 반도체 영역(LSR) 상에 제공될 수 있다. 한 쌍의 정전류 형성 영역들(5200)은 게이트 구조체(5300)를 사이에 두고 서로 이격될 수 있다. 예를 들어, 한 쌍의 정전류 형성 영역들(5200)은 제2 방향(DR2)을 따라 서로 이격될 수 있다. 예를 들어, 한 쌍의 정전류 형성 영역들(5200)은 실리콘(Si)을 포함할 수 있다. 한 쌍의 정전류 형성 영역들(5200)은 제1 도전형을 가질 수 있다. 한 쌍의 정전류 형성 영역들(5200)의 도핑 농도는 기판(5100) 및 하부 반도체 영역(LSR)의 도핑 농도보다 높을 수 있다. 예를 들어, 한 쌍의 정전류 형성 영역들(5200)의 도핑 농도는 3 X 1018 cm-3 이상일 수 있다.
소스 영역(5410) 및 드레인 영역(5420)은 한 쌍의 정전류 형성 영역들(5200) 상에 각각 제공될 수 있다. 소스 영역(5410) 및 드레인 영역(5420)은 제2 방향(DR2)을 따라 서로 이격될 수 있다. 소스 영역(5410)은 제1 도전형을 가질 수 있다. 소스 영역(5420)의 도핑 농도는 한 쌍의 정전류 형성 영역들(5200)의 도핑 농도보다 높을 수 있다. 드레인 영역(5420)은 제1 도전형과 다른 제2 도전형을 가질 수 있다. 예를 들어, 소스 영역(5410)의 도전형이 n형일 때, 드레인 영역(5420)의 도전형은 p형일 수 있다. 예를 들어, 소스 영역(5410)의 도전형이 p형일 때, 드레인 영역(5420)의 도전형은 n형일 수 있다.
소스 영역(5410) 및 드레인 영역(5420)은 각각 한 쌍의 정전류 형성 영역들(5200)에 전기적으로 연결될 수 있다. 예를 들어, 소스 영역(5410) 및 드레인 영역(5420)은 한 쌍의 정전류 형성 영역들(5200)에 직접 접할 수 있다. 한 쌍의 정전류 형성 영역들(5200)과 드레인 영역(5420) 사이에 전기장이 형성될 수 있다. 예를 들어, 상기 전기장의 세기는 106 V/cm 이상일 수 있다.
채널 영역(CR)은 하부 반도체 영역(LSR) 상에 제공될 수 있다. 채널 영역(CR)은 하부 반도체 영역(LSR)으로부터 소스 영역(5410) 및 드레인 영역(5420) 사이의 영역으로 연장할 수 있다. 채널 영역(CR)은 한 쌍의 정전류 형성 영역들(5200) 사이 및 소스 영역(5410) 및 드레인 영역(5420) 사이에 제공될 수 있다. 채널 영역(CR)은 실리콘(Si)을 포함할 수 있다. 채널 영역(CR)은 제1 도전형을 가질 수 있다. 채널 영역(CR)의 도핑 농도는 한 쌍의 정전류 형성 영역들(5200)의 도핑 농도보다 낮을 수 있다. 예를 들어, 채널 영역(CR)의 도핑 농도는 하부 반도체 영역(LSR)의 도핑 농도와 실질적으로 동일할 수 있다. 채널 영역(CR)은 터널 전계효과트랜지스터(70)의 채널이 형성되는 영역일 수 있다.
한 쌍의 하부 절연막들(5110)은 핀 구조체(FS)를 사이에 두고 서로 이격될 수 있다. 예를 들어, 한 쌍의 하부 절연막들(5110)은 기판(5100)의 상면(5100u)에 평행하되 제2 방향(DR2)과 교차하는 제1 방향(DR1)을 따라 서로 이격될 수 있다. 한 쌍의 하부 절연막들(5110)은 하부 반도체 영역(LSR)과 제1 방향(DR1)을 따라 중첩할 수 있다. 한 쌍의 하부 절연막들(5110)은 전기 절연 물질을 포함할 수 있다. 예를 들어, 한 쌍의 하부 절연막들(5110)은 SiO2 또는 고유전 물질(예를 들어, SiON, HfO2, ZrO2)을 포함할 수 있다.
게이트 구조체(5300)는 핀 구조체(FS) 및 한 쌍의 하부 절연막들(5110) 상에 제공될 수 있다. 게이트 구조체(5300)는 차례로 적층되는 게이트 절연막(5310) 및 게이트 전극(5320)을 포함할 수 있다. 게이트 구조체(5300)는 제1 방향(DR1)을 따라 연장할 수 있다. 게이트 구조체(5300)는 채널 영역(CR)과 제3 방향(DR3)을 따라 중첩할 수 있다. 게이트 구조체(5300)는 한 쌍의 하부 절연막들(5110) 및 한 쌍의 하부 절연막들(5110) 상에 노출되는 핀 구조체(FS)의 표면을 따라 연장할 수 있다. 게이트 절연막(5310)은 전기 절연 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(5310)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, ONO(oxide/nitride/oxide), 또는 고유전 물질 (high-k dielectric) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(5310)은 약 10 내지 25의 유전 상수를 갖는 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(5310)은 하프늄 옥사이드(HfO), 하프늄 실리콘 옥사이드(HfSiO), 하프늄 옥시나이트라이드(HfON), 하프늄 실리콘 옥시나이트라이드(HfSiON), 란타늄 옥사이드(LaO), 란타늄 알루미늄 옥사이드(LaAlO), 지르코늄 옥사이드(ZrO), 지르코늄 실리콘 옥사이드(ZrSiO), 지르코늄 옥시나이트라이드(ZrON), 지르코늄 실리콘 옥시나이트라이드(ZrSiON), 탄탈륨 옥사이드(TaO), 티타늄 옥사이드(TiO), 바륨 스트론튬 티타늄 옥사이드(BaSrTiO), 바륨 티타늄 옥사이드(BaTiO), 스트론튬 티타늄 옥사이드(SrTiO), 이트륨 옥사이드(YO), 알루미늄 옥사이드(AlO), 및 납 스칸듐 탄탈륨 옥사이드(PbScTaO) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 게이트 전극(5320)은 전기 전도성 물질을 포함할 수 있다. 예를 들어, 게이트 전극(5320)은 도핑된 반도체 물질, 금속, 합금, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 게이트 전극(5320)은 도핑된 폴리실리콘(Doped-Polysilicon), 텅스텐(W), 티타늄나이트라이드(TiN), 또는 이들의 조합을 포함할 수 있다.
일 예에서, 터널 전계효과트랜지스터(70)의 문턱 전압은 채널 영역(CR)의 도핑 농도 및/또는 게이트 전극(5320)의 일 함수(work function)에 의해 조절될 수 있다. 예를 들어, 게이트 전극(5320)의 일함수는 게이트 전극(5320)의 물질에 의해 조절되거나, 추가적인 일함수 조절막(미도시)에 의해 조절될 수 있다. 예를 들어, 추가적인 일함수 조절막은 게이트 절연막(5310)과 채널 영역(CR) 사이에 개재될 수 있다.
드레인 영역(5420)에 바로 인접하는 정전류 형성 영역(5200)은 드레인 영역(5420)과 상기 정전류 형성 영역(5200) 사이에 정전류를 형성할 수 있다. 정전류는 드레인 영역(5420)과 이에 바로 인접하는 정전류 형성 영역(5200) 사이의 BTBT(Band-To-Band Tunneling) 전류일 수 있다. 정전류는 게이트 전극(5320)에 인가되는 게이트 전압으로부터 독립적일 수 있다. 즉, 정전류는 게이트 전압과 무관하게 흐를 수 있다. 터널 전계효과트랜지스터(70)가 엔모스(NMOS) 트랜지스터인 경우, 정전류는 드레인 영역(5420)으로부터 이에 바로 인접하는 정전류 형성 영역(5200)을 지나 하부 반도체 영역(LSR) 및 기판(5100)으로 흐를 수 있다. 터널 전계효과트랜지스터(70)가 피모스(PMOS) 트랜지스터인 경우, 정전류는 기판(5100)으로부터 하부 반도체 영역(LSR) 및 드레인 영역(5420)에 바로 인접하는 정전류 형성 영역(5200)을 지나 드레인 영역(5420)으로 흐를 수 있다.
본 개시는 드레인 영역(5420)과 이에 바로 인접한 정전류 형성 영역(5200) 사이에 정전류가 흐르는 터널 전계효과트랜지스터(70)를 제공할 수 있다.
본 발명의 기술적 사상의 실시예들에 대한 이상의 설명은 본 발명의 기술적 사상의 설명을 위한 예시를 제공한다. 따라서 본 발명의 기술적 사상은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.

Claims (20)

  1. 정전류 형성층;
    상기 정전류 형성층 상에 제공되는 소스 영역 및 드레인 영역;
    상기 소스 영역 및 상기 드레인 영역 사이에 제공되는 채널층;
    상기 채널층 상에 제공되는 게이트 전극; 및
    상기 게이트 전극과 상기 채널층 사이에 제공되는 게이트 절연막;을 포함하되,
    상기 소스 영역 및 상기 드레인 영역은 각각 서로 다른 도전형들을 갖고,
    상기 정전류 형성층은 상기 드레인 영역과 상기 정전류 형성층 사이에 정전류를 형성하는 터널 전계효과트랜지스터.
  2. 제 1 항에 있어서,
    상기 정전류는 상기 게이트 전극에 인가되는 게이트 전압으로부터 독립적인 터널 전계효과트랜지스터.
  3. 제 1 항에 있어서,
    상기 정전류 형성층 및 상기 소스 영역은 제1 도전형을 갖고,
    상기 드레인 전극은 제2 도전형을 갖는 터널 전계효과트랜지스터.
  4. 제 1 항에 있어서,
    상기 정전류 형성층의 도핑 농도는 상기 채널층의 도핑 농도보다 높은 터널 전계효과트랜지스터.
  5. 제 4 항에 있어서,
    상기 정전류 형성층의 도핑 농도는 3 X 1018 cm-3 이상인 터널 전계효과트랜지스터.
  6. 제 1 항에 있어서,
    상기 드레인 영역과 상기 정전류 형성층 사이에 전기장이 형성되고,
    상기 전기장의 세기는 106 V/cm 이상인 터널 전계효과트랜지스터.
  7. 제 1 항에 있어서,
    상기 정전류 형성층은 상기 드레인 영역에 인접하게 배치되어, 상기 드레인 영역에 전기적으로 연결되는 터널 전계효과트랜지스터.
  8. 제 7 항에 있어서,
    상기 정전류 형성층은 상기 소스 영역에 인접한 영역으로 연장하는 터널 전계효과트랜지스터.
  9. 제1 방향으로 연장하는 핀 구조체;
    상기 제1 방향과 교차하는 제2 방향으로 연장하는 게이트 전극; 및
    상기 핀 구조체와 상기 게이트 전극 사이에 제공되는 게이트 절연막;을 포함하되,
    상기 핀 구조체는, 상기 핀 구조체의 하부에 제공되는 정전류 형성층, 및 상기 정전류 형성층 상에 제공되는 소스 영역 및 드레인 영역을 포함하고,
    상기 소스 영역 및 상기 드레인 영역은 각각 서로 다른 도전형들을 갖고,
    상기 정전류 형성층은 상기 드레인 영역과 상기 정전류 형성층 사이에 정전류를 형성하는 터널 전계효과트랜지스터.
  10. 제 9 항에 있어서,
    상기 핀 구조체는 상기 제2 방향을 따라 상기 게이트 전극과 중첩하는 터널 전계효과트랜지스터.
  11. 제 9 항에 있어서,
    상기 정전류는 상기 게이트 전극에 인가되는 게이트 전압으로부터 독립적인 터널 전계효과트랜지스터.
  12. 제 9 항에 있어서,
    상기 정전류 형성층 및 상기 소스 영역은 제1 도전형을 갖고,
    상기 드레인 전극은 제2 도전형을 갖는 터널 전계효과트랜지스터.
  13. 제 9 항에 있어서,
    상기 핀 구조체는, 상기 소스 영역 및 상기 드레인 영역 사이에 제공되는 채널층을 더 포함하되,
    상기 정전류 형성층의 도핑 농도는 상기 채널층의 도핑 농도보다 높은 터널 전계효과트랜지스터.
  14. 제 13 항에 있어서,
    상기 정전류 형성층의 도핑 농도는 3 X 1018 cm-3 이상인 터널 전계효과트랜지스터.
  15. 제 9 항에 있어서,
    상기 드레인 영역과 상기 정전류 형성층 사이에 전기장이 형성되고,
    상기 전기장의 세기는 106 V/cm 이상인 터널 전계효과트랜지스터.
  16. 제 9 항에 있어서,
    상기 정전류 형성층은 상기 드레인 영역에 인접하게 배치되어, 상기 드레인 영역에 전기적으로 연결되는 터널 전계효과트랜지스터.
  17. 제 16 항에 있어서,
    상기 정전류 형성층은 상기 제1 방향으로 연장되어, 상기 소스 영역 및 상기 드레인 영역과 상기 제1 방향 및 상기 제2 방향에 교차하는 제3 방향을 따라 중첩하는 터널 전계효과트랜지스터.
  18. 제1 웰 영역 및 제2 웰 영역, 상기 제1 웰 영역 및 상기 제2 웰 영역 상에 각각 제공되는 제1 정전류 형성층 및 제2 정전류 형성층, 상기 제1 정전류 형성층 상에 제공되는 제1 소스 영역, 제1 채널층, 및 제1 드레인 영역, 상기 제2 정전류 형성층 상에 제공되는 제2 소스 영역, 제2 채널층, 및 상기 제2 드레인 영역, 상기 제1 채널층 및 상기 제2 채널층 상에 각각 제공되는 제1 게이트 전극 및 제2 게이트 전극;을 포함하되,
    상기 제1 소스 영역 및 상기 제1 드레인 영역은 각각 서로 다른 도전형들을 갖고, 상기 제2 소스 영역 및 상기 제2 드레인 영역은 각각 서로 다른 도전형들을 가지며,
    상기 제1 정전류 형성층은 상기 제1 드레인 영역과 상기 제1 정전류 형성층 사이에 제1 정전류를 형성하고, 상기 제2 정전류 형성층은 상기 제2 드레인 영역과 상기 제2 정전류 형성층 사이에 제2 정전류를 형성하는 삼진 인버터.
  19. 제 18 항에 있어서,
    상기 제1 정전류 및 제2 정전류는 각각 상기 제1 게이트 전극 및 상기 제2 게이트 전극에 인가되는 게이트 전압들로부터 독립적인 삼진 인버터.
  20. 제 18 항에 있어서,
    상기 제1 정전류 형성층 및 상기 제1 소스 영역은 제1 도전형을 갖고,
    상기 제1 드레인 전극은 상기 제1 도전형과 다른 제2 도전형을 가지며,
    상기 제2 정전류 형성층 및 상기 제2 소스 영역은 상기 제2 도전형을 갖고,
    상기 제2 드레인 전극은 상기 제1 도전형을 갖는 삼진 인버터.
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