KR20170042088A - 반도체 소자 - Google Patents

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Abstract

경계영역에서의 기생 커패시턴스를 억제할 수 있는 씨모스 소자를 개시한다. 씨모스 소자는 제1 방향을 따라 연장하도록 소자 분리막에 의해 한정되는 활성영역을 구비하고 서로 다른 도전형을 갖는 제1 및 제2 영역으로 구분되는 기판, 활성영역과 교차하도록 제2 방향을 따라 연장하고 제1 영역에 배치되는 제1 게이트 구조물, 제2 영역에 배치되는 제2 게이트 구조물 및 상기 제1 및 제2 영역 사이의 경계영역에서 상기 소자 분리막 상에 배치되고 상기 제1 및 제2 게이트 구조물보다 작은 유전상수를 갖는 제3 게이트 구조물을 구비하는 게이트 라인, 제1 게이트 구조물과 인접한 상기 활성영역에 배치되어 제1 도전형을 갖는 제1 불순물층 및 제2 게이트 구조물과 인접한 상기 활성영역에 배치되어 제2 도전형을 갖는 제2 불순물층을 포함한다. 씨모스 소자의 기생 커패시턴스를 억제하여 교류특성(AC performance)을 개선할 수 있다.

Description

반도체 소자 {Semiconductor Devices}
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는, 피모스(PMOS) 및 엔모스(NMOS)를 구비하는 구비하는 씨모스(CMOS) 소자에 관한 것이다.
반도체 소자의 고집적화 및 사이즈 축소에 따라 활성영역의 크기도 지속적으로 감소하고 있다. 이에 따라, 게이트 전극 및 채널의 선폭 감소로 인한 게이트 저항이나 문턱전압의 증가를 야기하고 모스 트랜지스터의 채널길이도 짧아져서 게이트 전극에 의한 채널구동 능력이 저하되는 단채널 효과(short channel effect)가 발생하게 된다.
이에 따라, 반도체 소자들의 사이즈를 축소하고 집적도를 높이면서 동시에 단채널 효과 및 이로 인한 누설전류를 감소시킬 수 있는 다양한 기술들이 연구되고 있다. 예를 들면, 활성영역을 돌출시켜 채널을 확장하는 핀(fin) 타입의 게이트 구조물이나 게이트 전극이 채널영역을 둘러싸는 GAA(GateAll Around) 구조물을 구비하는 수직형 트랜지스터가 제안되고 있다. 최근에는 저전압에서도 트랜지스터의 고속 동작을 얻을 수 있도록 상기 GAA 구조의 채널층을 나노와이어로 형성하는 기술들이 활용되고 있다.
그러나, 상기와 같은 수직 트랜지스터 구조에서도 커패시턴스 및 저항 증가는 여전히 해결되어야 할 과제로 남아 있다. 특히, 상기 게이트 구조물의 선폭이 수십 나노미터 단위로 축소되고 집적도가 증가하여 점유면적이 극단적으로 축소되는 씨모스 소자의 경우, 엔모스 소자와 피모스 소자 사이의 필드영역인 경계영역의 기생 커패시턴스(parasitic capacitance)가 극단적으로 증가하여 씨모스 소자의 교류성능(alternative current (AC) performance)이 현저하게 저하된다.
본 발명은 상술한 바와 같은 문제점을 개선하기 위해 제안된 것으로서, 본 발명의 목적은 씨모스 영역 및 엔모스 영역의 게이트 도전물질은 변경시키지 않고 씨모스 영역과 엔모스 영역의 경계영역에 위치하는 게이트 도전물질만 저유전 물질로 대체하여 경계영역에서의 기생 커패시턴스가 개선된 씨모자 소자를 제공하는 것이다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 반도체 소자는 제1 방향을 따라 연장하도록 소자 분리막에 의해 한정되는 활성영역을 구비하고 서로 다른 도전형을 갖는 제1 및 제2 영역으로 구분되는 기판, 상기 활성영역과 교차하도록 제2 방향을 따라 연장하고 상기 제1 영역에 배치되는 제1 게이트 구조물, 상기 제2 영역에 배치되는 제2 게이트 구조물 및 상기 제1 및 제2 영역 사이의 경계영역에서 상기 소자 분리막 상에 배치되고 상기 제1 및 제2 게이트 구조물과 조성이 상이한 제3 게이트 구조물을 구비하는 게이트 라인, 상기 제1 게이트 구조물과 인접한 상기 활성영역에 배치되어 상기 제1 방향을 따라 일정한 간격으로 정렬되고 제1 도전형을 갖는 제1 불순물층 및 상기 제2 게이트 구조물과 인접한 상기 활성영역에 배치되어 상기 제1 방향을 따라 일정한 간격으로 정렬되고 제2 도전형을 갖는 제2 불순물층을 포함한다.
일실시예로서, 상기 제1 게이트 구조물은 제1 고유전막 및 상기 제1 고유전막 상에 배치되고 엔모스(NMOS)용 일함수(work function)를 갖는 제1 금속 게이트(metal gate)를 포함하고, 상기 제2 게이트 구조물은 제2 고유전막 및 상기 제2 고유전막 상에 배치되고 피모스(PMOS)용 일함수(work function)를 갖는 제2 금속 게이트(metal gate)를 포함하며, 상기 제3 게이트 구조물은 저유전막 및 상기 저유전막 상에 배치되는 제3 금속 게이트를 포함한다.
일실시예로서, 상기 제1 및 제2 고유전막은 10 내지 25의 유전상수를 갖고 상기 저유전막은 1 내지 5의 유전상수를 갖는다.
일실시예로서, 상기 제1 및 제2 고유전막은 하프늄 산화물(HfO), 하프늄 실리콘 산화물(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란탄늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리콘 산화물(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 납 스칸듐 탄탈륨 산화물(PbScTaO)중의 어느 하나를 포함하고 상기 저유전막은 에어갭(air gap), 실리콘 산화막 및 다공성 나노 섬유(porous nano fiber) 중의 어느 하나를 포함한다.
일실시예로서, 상기 제1 및 제2 금속 게이트는 적어도 하나의 금속막 및 금속질화막이 적층된 다층막을 포함하고 상기 제3 금속 게이트는 저저항 금속물질을 구비하는 단일막을 포함한다.
일실시예로서, 상기 제1 금속 게이트는 하프늄(Hf), 지르코늄(Zr), 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al) 및 이들의 합금이나 금속 카바이드(metal carbide)로 구성된 그룹으로부터 선택된 어느 하나를 포함하고, 상기 제3 금속 게이트는 텅스텐, 티타늄, 탄탈륨, 알루미늄 및 구리로 구성된 그룹으로부터 선택된 어느 하나를 포함한다.
일실시예로서, 상기 제2 금속 게이트는 루테늄, 팔라듐, 백금, 티타늄, 탄탈륨, 알루미늄 및 이들의 질화물로 구성된 그룹으로부터 선택된 어느 하나를 포함하고, 상기 제3 금속 게이트는 텅스텐, 티타늄, 탄탈륨, 알루미늄 및 구리로 구성된 그룹으로부터 선택된 어느 하나를 포함한다.
일실시예로서, 상기 제1 금속 게이트는 티타늄 알루미늄(TiAL)막, 티타늄 질화(TiN)막, 티타늄(Ti)막 및 알루미늄(Al)막이 순차적으로 적층된 4중막을 포함하고, 상기 제2 금속 게이트는 티타늄 질화(TiN)막, 탄탈륨 질화(TaN)막, 티타늄 질화(TiN)막 및 알루미늄(Al)막이 순차적으로 적층된 4중막을 포함하며, 상기 제3 금속 게이트는 텅스텐(W)막을 포함한다.
일실시예로서, 상기 게이트 라인은 상기 기판과 상기 제1 및 제2 고유전막 사이에 각각 배치되는 제1 및 제2 인터페이스 막을 더 구비한다.
일실시예로서, 상기 제1 게이트 구조물은 제1 고유전막 및 상기 제1 고유전막 상에 배치되고 엔모스(NMOS)용 일함수(work function)를 갖는 제1 금속 게이트(metal gate)를 포함하고, 상기 제2 게이트 구조물은 제2 고유전막 및 상기 제2 고유전막 상에 배치되고 피모스(PMOS)용 일함수(work function)를 갖는 제2 금속 게이트(metal gate)를 포함하며, 상기 제3 게이트 구조물은 금속 장벽층 및 상기 금속 장벽층 상에 배치되는 단일한 도전층을 포함한다.
일실시예로서, 상기 도전층은 단일한 저저항 금속물질을 포함하고 상기 금속 장벽층은 금속 질화물을 포함한다.
일실시예로서, 상기 제1 불순물층은 n형 불순물을 포함하여 상기 제1 영역에는 엔모스 전계효과 트랜지스터(NFET)가 배치되고 상기 제2 불순물층은 p형 불순물을 포함하여 상기 제2 영역에는 피모스 전계효과 트랜지스터(PFET)가 배치된다.
일실시예로서, 상기 활성영역은 상기 소자 분리막으로부터 핀(fin) 형상으로 돌출되어 상기 제1 방향을 따라 선형으로 연장하는 핀 액티브 라인으로 제공되고 상기 게이트 라인은 상기 제1 방향과 수직하게 교차하는 상기 제2 방향을 따라 선형으로 연장한다.
일실시예로서, 상기 제1 방향을 따라 서로 인접하게 배치되는 상기 게이트 라인 사이에서 상기 핀 액티브 라인 상에 배치되는 반도체 패턴을 더 구비하여 상기 제1 및 제2 불순물층은 융기형 구조물(elevated structure)로 제공된다.
일실시예로서, 상기 반도체 패턴은 실리콘 게르마늄을 포함하는 에피택시얼 패턴(epitaxial pattern)을 포함한다.
일실시예로서, 상기 반도체 기판은 상기 제2 방향을 따라 연장하는 채널 트렌치를 구비하여, 상기 게이트 라인은 상기 채널 트렌치를 매립하도록 배치되고 상기 제1 및 제2 불순물층은 상기 채널 트렌치와 인접한 상기 활성영역에 위치한다.
일실시예로서, 상기 채널 트렌치에 걸치도록 상기 제1 방향을 따라 연장하여 상기 소스/드레인 영역과 연결되는 채널 구조물을 더 포함하고, 상기 제1 및 제2 게이트 구조물은 상기 채널 구조물을 둘러싸도록 상기 채널 트렌치를 매립한다.
일실시예로서, 상기 채널 구조물은 다수의 나노 와이어(nanowire)를 포함한다.
상기한 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자는 씨모스 인버터를 제공한다.
본 발명의 일실시예에 의한 씨모스 인버터는 엔모스(NMOS) 영역 및 피모스(PMOS) 영역을 구비하고, 제1 방향을 따라 연장하도록 소자 분리막에 의해 한정되는 활성영역을 구비하는 반도체 기판, 상기 활성영역과 교차하도록 제2 방향을 따라 연장하고, 상기 엔모스 영역에 배치되는 엔모스 게이트 구조물, 상기 피모스 영역에 배치되는 피모스 게이트 구조물 및 상기 엔모스 영역 및 피모스 영역 사이의 경계영역에서 상기 소자 분리막 상에 배치되고 상기 엔모스 및 피모스 게이트 구조물보다 작은 유전상수를 갖는 경계형 게이트 구조물을 구비하는 게이트 라인, 상기 엔모스 게이트 구조물과 인접한 상기 활성영역에 주입되어 상기 제1 방향을 따라 정렬되는 n형 불순물층을 구비하여 상기 제1 방향을 따라 정렬되는 다수의 엔모스 트랜지스터(NMOS transistor), 상기 피모스 게이트 구조물과 인접한 상기 활성영역에 주입되어 상기 제1 방향을 따라 정렬되는 p형 불순물층을 구비하여 상기 제1 방향을 따라 정렬되는 다수의 피모스 트랜지스터(PMOS transistor), 상기 경계형 게이트 구조물과 연결되어 입력신호를 공급하는 입력라인, 및 상기 n형 드레인 영역 및 상기 p형 드레인 영역과 직렬로 연결되어 상기 입력신호에 대응하여 상기 피모스 트랜지스터 및 상기 엔모스 트랜지스터로부터 상보적으로 출력신호를 검출하는 출력라인을 포함한다.
일실시에로서, 상기 엔모스 게이트 구조물은 제1 고유전막 및 상기 제1 고유전막 상에 배치되고 엔모스(NMOS)용 일함수(work function)를 갖는 제1 금속 게이트(metal gate)를 포함하고, 상기 피모스 게이트 구조물은 제2 고유전막 및 상기 제2 고유전막 상에 배치되고 피모스(PMOS)용 일함수(work function)를 갖는 제2 금속 게이트(metal gate)를 포함하며, 상기 경계용 게이트 구조물은 저유전막 및 상기 저유전막 상에 배치되는 단일한 저저항 금속막을 포함한다.
본 발명에 의한 반도체 소자에 의하면 엔모스 소자와 피모스 소자의 경계영역에 위치하는 게이트 라인의 조성을 엔모스용 게이트 전극과 피모스용 게이트 전극보다 작은 유전상수와 전기저항을 갖는 물질로 대체함으로써 경계영역에서 발생하는 게이트 라인의 기생 커패시턴스를 줄이고 게이트 라인 전체의 전기저항을 줄일 수 있다. 뿐만 아니라, 게이트 라인의 경계영역에서 씨모스 인버터의 입력라인과 연결되는 접속 구조물과 상기 게이트 라인의 접촉저항도 저하시킬 수 있다. 이에 따라, 엔모스 소자와 피모스 소자를 동시에 구비하여 인가된 입력신호에 대응하여 엔모스 소자 및 피모스 소자로부터 선택적으로 출력신호를 검출하는 씨모스 소자의 동작성능을 개설할 수 있다. 특히, 경계영역에서 발생하는 게이트 라인의 기생 커패시턴스를 억제함으로써 씨모스 소자의 교류성능(AC performance)를 현저하게 개선할 수 있다.
도 1은 본 발명의 일실시예에 의한 반도체 소자를 나타내는 단면도이다.
도 2a는 도 1에 도시된 반도체 소자의 제1 게이트 구조물을 나타내는 단면도이다.
도 2b는 도 1에 도시된 반도체 소자의 제2 게이트 구조물을 나타내는 단면도이다.
도 2c는 도 1에 도시된 반도체 소자의 제3 게이트 구조물을 나타내는 단면도이다.
도 2d는 도 2c에 도시된 제3 게이트 구조물의 다른 실시예를 나타내는 단면도이다.
도 3은 본 발명의 다른 실시예에 의한 반도체 소자를 나타내는 단면도이다.
도 4a 내지 도 4c는 도 3에 도시된 반도체 소자의 제1 내지 제 3 게이트 구조물을 각각 나타내는 단면도들이다.
도 5는 본 발명의 또 다른 실시예에 의한 반도체 소자를 나타내는 단면도이다.
도 6a 내지 도 6c는 각각 도 5에 도시된 반도체 소자의 제1 내지 제 3 게이트 구조물을 나타내는 단면도들이다.
도 7은 본 발명의 일실시예에 의한 반도체 소자를 구비하는 씨모스 인버터(CMOS inverter)를 나타내는 레이아웃이다.
도 8은 도 7에 도시된 씨모스 인버터의 회로도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일실시예에 의한 반도체 소자를 나타내는 단면도이다. 도 2a는 도 1에 도시된 반도체 소자의 제1 게이트 구조물을 나타내는 단면도이고, 도 2b는 도 1에 도시된 반도체 소자의 제2 게이트 구조물을 나타내는 단면도이다. 도 2c는 도 1에 도시된 반도체 소자의 제3 게이트 구조물을 나타내는 단면도이다. 도 2d는 도 2c에 도시된 제3 게이트 구조물의 다른 실시예를 나타내는 단면도이다. 도 1은 반도체 소자의 게이트 라인을 따라 절단한 단면도이며, 도 2a 내지 도 2d는 반도체 소자의 활성영역을 따라 절단한 단면도이다.
도 1 및 도 2a 내지 도 2d를 참조하면, 본 발명의 일실시예에 의한 반도체 소자(1000)는 기판(100) 상에 제2 방향(y)을 따라 연장하는 게이트 라인(200)과 서로 다른 도전형을 갖는 제1 및 제2 불순물층(300,400)을 구비한다.
일실시예로서, 상기 기판(100)은 실리콘 기판, 갈륨비소 기판, 실리콘 게르마늄 기판과 같은 반도체 기판이나 디스플레이용 유리기판을 포함할 수 있다. 또한, 상기 기판(100)은 한 쌍의 실리콘 층이 절연층에 의해 구분되는 실리콘 온 인슐레이터(silicon on insulator, SOI) 기판일 수도 있다. 전기적으로 반도체 특성을 갖는다면 다양한 기판을 포함할 수 있다.
상기 기판(100)은 소자 분리를 위한 필드영역(field region, F)에 의해 한정되는 활성영역(active region, A)을 구비한다. 활성영역(A)의 상면에는 게이트 구조물과 같은 도전성 구조물이 배치되고 상기 필드영역(F)에는 절연물질로 구성된 소자 분리막(110)이 배치된다. 이에 따라, 서로 인접하는 활성영역(A) 상에 배치되는 도전성 구조물은 상기 소자 분리막(110)에 의해 전기적으로 서로 분리된다. 예를 들면, 상기 소자 분리막(110)은 부분 산화(LOCUS, local oxidation of silicon) 공정이나 트렌치 분리(STI, shallow trench isolation) 공정에 의해 형성되는 실리콘 산화물로 구성될 수 있다. 그러나, 반드시 이에 한정되지 않음은 자명하다.
상기 기판(100)은 서로 다른 도전형을 갖는 제1 및 제2 영역(N, P)으로 구분된다. 예를 들면, 상기 기판(100)은 n형 불순물을 구비하는 벌크형 반도체 기판(101)과 상기 벌크형 기판(101) 상에 p형 불순물의 농도를 증가시킨 p 웰(p-well, 102)이 배치될 수 있다. 이에 따라, 상기 기판(100)은 벌크형 기판으로서 n형 불순물을 포함하고 활성영역(A) 상에 p형 전계효과 트랜지스터(p-type field effect transistor, PFET)가 배치되는 제1 영역(P)과 p형 불순물을 포함하고 활성영역(A) 상에 n형 전계효과 트랜지스터(NFET)가 배치되는 제2 영역(N)으로 구분된다.
본 실시예의 경우, 상기 활성영역(A)과 필드영역(F)을 매립하는 소자분리막(110)은 제1 방향(x)을 따라 연장하고 상기 제1 방향과 수직한 제2 방향(y)을 따라 서로 교대로 배치된다. 따라서, 상기 활성영역(A)은 제1 방향(x)을 따라 연장하고 제2 방향(y)을 따라 일정한 간격만큼 이격된 다수의 활성라인(active line)으로 제공된다.
상기 제1 영역(N) 및 제2 영역(P) 사이에 경계영역(B)이 배치되어 상기 반도체 소자의 주변영역으로 제공된다. 예를 들면, 상기 NFET이나 PFET과 신호를 교환하는 신호전송라인이나 파워를 공급하는 파워공급라인니 상기 주변영역에 배치될 수 있다.
상기 활성영역(A)은 제1 및 제2 영역(N,P)에 배치되어 상기 활성영역을 따라 다수의 NFET 및 PFET이 각각 배치되고, 상기 경계영역(B)에는 활성영역이 제공되지 않는다. 따라서, 상기 경계영역(B)의 기판(100) 상면은 상기 제1 및 제2 영역(N,P)으로 연장된 소자 분리막(110)에 의해 덮여진다.
상기 게이트 라인(200)은 상기 활성라인과 수직한 제2 방향(y)을 따라 연장하여 상기 활성라인과 교차하도록 배치된다. 예를 들면, 상기 소자분리막(110)을 구비하는 기판(100)의 상면을 덮는 절연막(500)을 배치하고 제2 방향(y)을 따라 연장하는 트렌치(미도시)를 매립하도록 상기 게이트 라인(200)을 배치할 수 있다.
본 실시예에서, 상기 게이트 라인(200)은 다수의 활성라인과 교차하는 다수의 도전라인으로 구성되어 상기 제1 방향(x)을 따라 일정한 간격으로 이격되고 제2 방향(y)을 따라 연장하도록 배치된다.
특히, 상기 게이트 라인(200)은 제2 방향을 따라 기판(100)의 제1 및 제2 영역(N,P)과 상기 경계영역(B)을 관통하는 단일한 라인으로 제공된다. 이에 따라, 상기 게이트 라인(200)은 제1 영역(N)의 활성영역(A)에 배치되는 제1 게이트 구조물(210), 상기 제2 영역(P)의 활성영역(A)에 배치되는 제2 게이트 구조물(220) 및 상기 경계영역(B)의 소자 분리막(110) 상에 배치되는 제3 게이트 구조물(230)을 구비한다. 이때, 상기 제3 게이트 구조물(230)은 제1 및 제2 게이트 구조물(210,220)보다 전기 전도성이 우수하고 유전상수가 낮은 물질로 형성하여 제1 및 제2 게이트 구조물(210,220)과 서로 다른 조성을 갖는다. 이에 따라, 상기 경계영역(B)에서의 기생 커패시턴스와 게이트 저항을 줄임으로써 상기 게이트 라인(200)의 전기적 특성을 개량하고 반도체 소자(200)의 성능(performance)을 높일 수 있다.
예를 들면, 상기 제1 게이트 구조물(210)은 제1 고유전막(211) 및 상기 제1 고유전막(211) 상에 배치되고 엔모스(NMOS)용 일함수(work function)를 갖는 제1 금속 게이트(212)를 포함하고, 상기 제2 게이트 구조물(220)은 제2 고유전막(221) 및 상기 제2 고유전막(221) 상에 배치되고 피모스(PMOS)용 일함수(work function)를 갖는 제2 금속 게이트(222)를 포함한다.
제1 및 제2 고유전막(211,221)은 게이트 절연막으로 기능하며 약 10보다 큰 유전상수를 갖는 고유전물질로 구성된다. 바람직하게는, 약 15-25의 유전상수를 갖는 물질로 구성할 수 있다.
예를 들면, 상기 제1 및 제2 고유전막(211,221)은 하프늄 산화물(HfO), 하프늄 실리콘 산화물(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란탄늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리콘 산화물(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 납 스칸듐 탄탈륨 산화물(PbScTaO) 중의 어느 하나를 포함한다. 제1 및 제2 유전막(211,221)은 동일한 물질로 구성될 수도 있고 서로 다른 물질로 구성될 수도 있다.
상기 제1 및 제2 고유전막(211,221)은 절연막(500) 상에 형성된 트렌치의 바닥면과 측벽을 덮도록 배치된다. 따라서, 제1 및 제2 고유전막(211,221)은 기판(100)의 활성영역(A)과 소자 분리막(110)을 덮도록 배치된다.
선택적으로, 상기 기판(100)과 제1 및 제2 고유전막(211,221) 사이에 각각 배치되는 제1 및 제2 인터페이스 막(213,223)을 더 구비할 수 있다. 제1 및 제2 고유전막(211,221)은 금속 산화물로 구성되므로 활성영역(A)의 표면과 불량계면을 형성할 수 있다. 이에 따라, 유전상수가 9 이하인 저유전막을 배치하여 제1 및 제2 고유전막(211,221)과 활성영역 사이의 불량계면을 방지한다. 예를 들면, 상기 제1 및 제2 인터페이스 막(213,223)은 실리콘 산화막, 실리콘 산질화막 또는 실리케이트(silicate)로 구성될 수 있다.
상기 제1 및 제2 금속 게이트(212,222)는 적어도 하나의 금속막 및 금속질화막이 적층된 다층막으로 구성된다. 예를 들면, 상기 제1 및 제2 금속 게이트(212, 222)는 절연막(500)에 구비된 트렌치의 측벽과 바닥면을 덮는 금속 장벽층(미도시)과 금속 장벽층 상에 배치되어 트렌치를 매립하는 도전성 금속층을 포함할 수 있다.
상기 금속 장벽층은 제1 및 제2 고유전층(211,221)과의 접착성을 높이고 도전성 금속층을 구성하는 금속원자가 제1 및 제2 고유전층(211,221)으로 확산되는 것을 방지할 수 있다. 예를 들면, 상기 금속 장벽층은 금속 질화층, 금속 산질화층, 금속 실리콘 질화층 또는 금속 알루미늄 질화층으로 구성될 수 있다.
상기 제1 금속 게이트(213)의 도전성 금속층은 엔모스(NMOS) 소자의 일함수를 결정하며 약 3.9eV 내지 4.2eV의 일함수를 갖는다. 예를 들면, 상기 제1 금속 게이트(213)용 도전성 금속층은 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄 및 그들의 합금이나 금속 카바이드로 구성될 수 있다.
본 실시예의 경우, 상기 제1 금속 게이트(213)는 금속 질화물로 구성된 금속 장벽층 및 티타늄 알루미나이드(TiAl), 탄탈륨 알루미나이드(TaAl), 질화 티타늄 알루미나이드(TiAlN), 질화 탄탈륨 알루미나이드(TaAlN), 티타늄 카바이드(TiC), 탄탈륨 카바이드(TaC) 및 하프늄 실리케이드(HfSi) 중의 어느 하나로 구성된 도전성 금속층으로 구성될 수 있다.
특히, 상기 금속 장벽층 및 도전성 금속층은 각각 단일막 및 다층막으로 구성될 수도 있고, 금속 장벽층과 도전성 금속층 사이에 보충막이 더 추가될 수도 있으며 상기 금속 장벽층과 고유전층 사이에 NFET의 일함수를 조절할 수 있는 확산막이 더 배치될 수도 있다. 이에 따라, 상기 제1 금속 게이트(213)는 다층막을 포함하는 다양한 구성으로 제공될 수 있다. 본 실시예의 경우, 상기 제1 금속 게이트(213)는 티타늄 알루미늄(TiAL)막, 티타늄 질화(TiN)막, 티타늄(Ti)막 및 알루미늄(Al)막이 순차적으로 적층된 4중막으로 구성된다.
상기 제2 금속 게이트(223)의 도전성 금속층은 엔모스(PMOS) 소자의 일함수를 결정하며 약 4.9eV 내지 5.2eV의 일함수를 갖는다. 예를 들면, 상기 제2 금속 게이트(223)용 도전성 금속층은 루테늄, 팔라듐, 백금, 티타늄, 탄탈륨, 알루미늄 및 이들의 질화물로 구성될 수 있다.
제1 금속 게이트(213)와 마찬가지로, 상기 금속 장벽층 및 도전성 금속층은 각각 단일막 및 다층막으로 구성될 수도 있고, 금속 장벽층과 도전성 금속층 사이에 보충막이 더 추가될 수도 있으며 상기 금속 장벽층과 고유전층 사이에 PFET의 일함수를 조절할 수 있는 확산막이 더 배치될 수도 있다. 이에 따라, 상기 제2 금속 게이트(223)는 다층막을 포함하는 다양한 구성으로 제공될 수 있다. 본 실시예의 경우, 상기 제2 금속 게이트(223)는 티타늄 질화(TiN)막, 탄탈륨 질화(TaN)막, 티타늄 질화(TiN)막 및 알루미늄(Al)막이 순차적으로 적층된 4중막으로 구성된다.
상기 제1 게이트 구조물(210)은 상기 제1 영역(N)에서 제2 방향을 따라 연장하는 라인 형상으로 제공되고 제2 게이트 구조물(220)은 제2 영역(P)에서 제2 방향을 따라 연장하는 라인 형상으로 제공되며, 상기 제3 게이트 구조물(230)은 경계영역(B)에서 제2 방향을 따라 라인 형상으로 제공되어 상기 제1 및 제2 게이트 구조물(210,220)과 연결된다. 이에 따라, 상기 제1 내지 제3 게이트 구조물(210 내지 230)은 제2 방향을 따라 연장하는 게이트 라인(200)을 구성하게 된다.
상기 제3 게이트 구조물(230)은 제1 및 제2 게이트 구조물(210, 220)보다 작은 유전상수를 갖고 높은 전기 전도성을 갖도록 제1 및 제2 게이트 구조물(210,220)과 서로 다른 구성을 갖는다.
예를 들면, 상기 제3 게이트 구조물(230)은 제1 및 제2 고유전막(211,221)보다 작은 유전상수를 갖는 저유전막(231) 및 상기 저유전막(231) 상에 배치되는 제3 금속 게이트(232)를 구비한다.
상기 저유전막(231)은 약 1 내지 5의 유전상수를 갖는 물질로 구성되어 경계영역(B)에 배치되는 제3 게이트 구조물(230)과 제1 및 제2 영역(N, P)에 배치되는 제1 및 제2 게이트 구조물(210,220) 사이에 발생하는 기생 커패시턴스를 효과적으로 억제할 수 있다. 예를 들면, 상기 저유전막(231)은 에어갭(air gap), 실리콘 산화막 및 다공성 나노 섬유(porous nano fiber) 중의 어느 하나로 구성될 수 있다.
상기 제3 금속 게이트(232)는 저저항 금속물질을 구비하는 단일막으로 구성된다. 제3 금속 게이트(232)는 제1 및 제2 금속 게이트(212, 222)와 비교하여 전기저항이 낮은 금속물질로 구성되어 제1 및 제2 금속 게이트(212, 222)와 비교하여 상대적으로 우수한 전기 전도성을 갖는다. 이에 따라, 상기 제3 금속 게이트(232)를 구비하는 게이트 라인(200)의 전체적인 전기저항을 낮출 수 있다.
특히, 상기 경계영역(B)은 트랜지스터가 배치되는 제1 및 제2 영역(N, P)과 달리 트랜지스터가 배치되지 않고 신호라인만 배치되므로 반도체 소자의 집적도 증가와 사이즈 축소에도 불구하고 상대적으로 여유로운 게이트 선폭을 유지할 수 있다. 이에 따라, 상기 제1 및 제2 영역(N, P)에서는 게이트 선폭의 감소에 따른 공정한계에 의해 형성할 수 없는 저저항 금속물질이라도 경계영역(B)에서는 게이트 라인(200)을 구성하는 물질로 이용할 수 있다. 이에 따라, 반도체 소자(1000)의 사이즈 축소와 선폭 감소에도 불구하고 상대적으로 자유롭게 저저항 금속물질로 제3 게이트 구조물(230)을 형성할 수 있다.
예를 들면, 제3 금속 게이트(232)는 텅스텐, 티타늄, 탄탈륨, 알루미늄 및 구리로 구성된 그룹으로부터 선택된 어느 하나를 포함할 수 있다. 특히, 텅스텐(W)은 낮은 전기저항을 갖지만 게이트 라인의 선폭이 10nm 이하로 축소되는 경우에는 셀 트랜지스터의 메탈 게이트로 형성하는 것은 어렵지만, 상기 경계영역(B)에서는 셀 트랜지스터가 배치되지 않으므로 공정조건의 변화없이 게이트 라인을 구성할 수 있다. 본 실시예의 경우, 상기 제3 금속 게이트(230)는 상기 경계영역(B)에 형성된 트렌치를 매립하는 단일한 텅스텐막으로 구성된다.
이에 따라, 상기 제3 게이트 구조물(230)은 제1 및 제2 게이트 구조물(210, 220)과 비교하여 낮은 유전상수와 높은 전기 전도성을 가지므로 경계영역에서의 기생 커패시턴스와 전기저항을 현저하게 감소시킬 수 있다. 특히, 경계영역(B)은 제1 영역(N) 및 제2 영역(P)으로 연장되는 게이트 라인(200)으로 공통의 게이트 입력신호를 공급하기 위한 신호 입력라인(미도시)이 배치되므로, 상기 경계영역(B)에서의 기생 커패시턴스의 감소에 의해 반도체 소자(1000)의 전체적인 교류특성(alternative current (AC) performance)이 현저하게 개선할 수 있다.
다른 실시예로서, 반도체 소자의 교류특성 보다는 직류특성의 개선이 요구되는 경우 도 2d에 도시된 바와 같이 상기 제3 게이트 구조물(230)은 금속 장벽층(235) 및 상기 금속 장벽층(235) 상에 배치되는 단일한 금속 도전막(236)으로 구성될 수도 있다.
상기 제3 게이트 구조물(230)은 게이트 입력신호가 인가되는 콘택 구조물(미도시)와 연결되므로 콘택 구조물과 동일한 조성을 갖도록 형성함으로써 콘택 저항을 최소화할 수 있다.
예를 들면, 상기 도전막(236)은 단일한 저저항 금속물질로 구성되고 상기 금속 장벽층(235)은 금속 질화물로 구성될 수 있다. 예를 들면, 상기 금속 질화물은 텅스텐 질화물, 티타늄 질화물 및 탄탈륨 질화물 중의 어느 하나를 포함하고 상기 저저항 금속물질은 텅스텐, 알루미늄 및 구리 중의 어느 하나를 포함할 수 있다. 본 실시예의 경우, 상기 도전막(236)은 텅스텐(W)으로 구성되고 상기 금속 장벽층(235)은 텅스텐 질화물(WN)로 구성된다.
이에 따라, 상기 제3 게이트 구조물(230)은 게이트 라인(200)의 저항을 현저하게 낮추고 게이트 신호라인과의 접촉저항을 낮춤으로써 반도체 소자(1000)의 직류특성(direct current (DC) performance)을 개선할 수 있다.
상기 제1 게이트 구조물(210)과 인접한 상기 활성영역(A)에는 제1 도전형을 갖는 제1 불순물층(300)이 배치되고, 상기 제2 게이트 구조물(220)과 인접한 상기 활성영역(A)에는 제2 도전형을 갖는 제2 불순물층(400)이 배치된다.
상기 제1 및 제2 불순물층(300, 400)은 제1 방향(x)을 따라 일정학 이격되어 배치되는 각 게이트 라인(200)의 양 측부에 배치되어 각각 소스영역 및 드레인 영역으로 기능한다. 이에 따라, 상기 제1 불순물층(300)은 제1 소스영역(310) 및 제1 드레인 영역(320)을 포함하고 제2 불순물층(400)은 제2 소스영역(410) 및 제2 드레인 영역(420)을 포함한다.
이때, 상기 제1 불순물층(300)은 n형 불순물을 포함하여 상기 제1 영역(N)에는 엔모스 전계효과 트랜지스터(NFET)들이 제1 방향(x)을 따라 일정한 간격으로 이격되어 배치된다. 또한, 상기 제2 불순물층(400)은 p형 불순물을 포함하여 상기 제2 영역(P)에는 피모스 전계효과 트랜지스터(PFET)들이 제1 방향(x)을 따라 일정한 간격으로 이격되어 배치된다. 이에 따라, 상기 반도체 소자(1000)는 상기 기판(100) 상에 다수의 NFET 및 PFET이 배치되어 단일한 게이트 신호에 서로 상보적으로 응답하는 씨모스(CMOS) 소자로 기능할 수 있다.
도시하지는 않았지만, 상기 절연막(500) 및 게이트 라인(200)을 덮는 층간 절연막(미도시), 상기 층간 절연막을 관통하여 제1 및 제2 불순물층(300,400)과 연결되는 접속체(미도시) 및 상기 접속체와 연결되는 배선 구조물(미도시)이 더 배치될 수 있다.
도 3은 본 발명의 다른 실시예에 의한 반도체 소자를 나타내는 단면도이며, 도 4a 내지 도 4c는 각각 도 3에 도시된 반도체 소자의 제1 내지 제 3 게이트 구조물을 나타내는 단면도들이다. 도 3에 도시된 반도체 소자는 MFET 및 PFET이 핀 액티브(fin active) 구조물 상에 배치된 핀펫(fin FET) 소자라는 점을 제외하고는 도 1에 도시된 반도체 소자와 실질적으로 동일하다. 따라서, 도 3 및 도 4a 내지 도 4c에서 도 1 및 도 2a 내지 도 2c와 동일한 구성요소에 대해서는 동일한 참조부호를 사용한다.
도 3 및 도 4a 내지 도 4c를 참조하면, 상기 활성영역(A)은 소자 분리막(110)으로부터 핀(fin) 형상으로 돌출되어 상기 제1 방향(x)을 따라 선형으로 연장하는 핀 액티브 라인(105)으로 제공되고 상기 게이트 라인(200)은 상기 제1 방향(x)과 수직하게 교차하는 상기 제2 방향(y)을 따라 선형으로 연장한다.
활성영역(A)이 배치되는 제1 및 제2 영역(N, P)에는 핀 액티브 라인(105) 상에 제1 및 제2 게이트 구조물(210, 220)이 배치되고 상기 제1 및 제2 게이트 구조물(210,220)과 인접한 핀 액티브 라인(105)에 제1 및 제2 불순물층(300,400)이 구비되어 핀펫 구조를 갖는 NFET 및 PFET이 제1 및 제2 영역(N,P)에 각각 배치된다. 이에 따라, 상기 반도체 소자(2000)의 채널영역을 확장함으로써 단채널 효과로 인한 소자불량을 억제할 수 있다.
이와 달리, 상기 경계영역(B)에는 핀 액티브 라인이 배치되지 않고 기판(100)의 필드영역(F)을 매립하는 소자 분리막(110)만 배치된다. 이에 따라, 상기 제3 게이트 구조물(230)은 경계영역(B)에 배치된 소자분리막(110)을 노출하는 리세스를 매립하는 저유전막(231) 및 제3 금속 게이트(232)로 구성된다.
상기 저유전막(231)은 제1 및 제2 고유전막(211,221)과 동일한 두께를 가질 수도 있고 서로 다른 두께를 가질 수도 있다. 본 실시예의 경우, 상기 저유전막(231)은 별도의 추가 공정에 의해 형성되어 제1 및 제2 고유전막(221,222)과 서로 다른 두께를 갖는다.
또한, 상기 제1 및 제2 금속 게이트(212,222)는 다층막으로 구성되고 상기 핀 액티브 라인(105) 사이에 제공되는 리세스의 형상과 사이즈에 의한 엄격한 공정조건(process requirements)이 적용될 수 있다. 이에 따라, 반도체 소자(2000)의 사이즈가 축소되고 집적도가 증가하는 경우 상기 제1 및 제2 금속 게이트(212,222)는 다양한 변형 막질 구조를 가질 수 있다.
그러나, 상기 제3 금속 게이트(232)는 단일막으로 구성되어 경계영역(B)에 형성되는 단일한 리세스를 매립하고 제1 및 제2 금속 게이트(212, 222)와 전기적으로 연결되기만 하면 충분하므로 상기 제3 금속 게이트(232)는 제1 및 제2 금속 게이트(212,222)와 같은 변형 막질구조는 요구되지 않는다. 이에 따라, 상기 제3 게이트 구조물(230)은 제1 및 제2 영역(N,P)에 배치되는 셀 소자의 구조와 무관하게 동일한 구조로 제공될 수 있다.
상기 제3 게이트 구조물(230)은 도 1에 도시된 반도체 소자(1000)의 제3 게이트 구조물과 같이 저유전막과 단일한 금속막 적층 구조물 또는 금속 질화막과 단일한 금속막의 적층 구조물로 구성할 수 있다.
선택적으로, 상기 반도체 소자(2000)는 상기 제1 방향(x)을 따라 서로 인접하게 배치되는 상기 게이트 라인(200) 사이에서 상기 핀 액티브 라인(105) 상에 배치되는 반도체 패턴(109)을 더 구비하여 상기 제1 및 제2 불순물층(300,400)은 융기형 구조물(elevated structure)로 제공될 수 있다. 이에 따라, 상기 제1 불순물층(300)은 제1 영역(N)의 핀 액티브 라인(105)과 상기 반도체 패턴(109)에 n형 불순물이 주입된 제1 융기형 소스 구조물(310) 및 제1 융기형 드레인 구조물(320)을 구비하고, 상기 제2 불순물층(400)은 제2 영역(P)의 핀 액티브 라인(105)과 상기 반도체 패턴(109)에 p형 불순물이 주입된 제2 융기형 소스 구조물(410) 및 제2 융기형 드레인 구조물(420)을 구비한다.
예를 들면, 상기 반도체 패턴(109)은 선택적 에피택시얼 공정에 의해 상기 핀 액티브 라인(105) 상에 소정의 높이까지 성장시킨 에피택시얼 패턴을 포함한다. 그러나, 상기 반도체 패턴(109)이 에피택시얼 패턴에만 한정되지 않음은 자명하다.
상술한 바와 같은 반도체 소자(2000)는 채널영역을 확장함으로써 반도체 소자의 사이즈가 축소되는 경우에도 단채널 효과에 의한 게이트 누설전류를 줄이고 게이트 응답특성을 개선할 수 있다. 또한, 상기 제3 게이트 구조물(230)의 유전상수 및 전기저항을 낮게 형성함으로써 상기 경계영역(B)에서의 기생 커패시턴스를 줄이고 및 전기저항을 낮출 수 있다. 이에 따라, 엔펫(NFET) 및 피펫(PFET)을 구비하는 씨모스 소자인 상기 반도체 소자(2000)의 교류 및 직류 특성(AC performance, DC performance)을 현저하게 개선할 수 있다.
도 5는 본 발명의 또 다른 실시예에 의한 반도체 소자를 나타내는 단면도이며, 도 6a 내지 도 6c는 각각 도 5에 도시된 반도체 소자의 제1 내지 제 3 게이트 구조물을 나타내는 단면도들이다. 도 5에 도시된 반도체 소자는 MFET 및 PFET의 게이트 전극이 채널 영역을 둘러싸는 GAA(GateAll Around) 구조라는 점은 제외하고는 도 1에 도시된 반도체 소자와 실질적으로 동일하다. 따라서, 도 5 및 도 6a 내지 도 6c에서 도 1 및 도 2a 내지 도 2c와 동일한 구성요소에 대해서는 동일한 참조부호를 사용한다.
도 5 및 도 6a 내지 도 6c를 참조하면, 상기 반도체 기판(100)은 상기 제2 방향(y)을 따라 연장하는 채널 트렌치(CT)를 구비하여, 상기 게이트 라인(200)은 상기 채널 트렌치(CT)를 매립하도록 배치되고 상기 제1 및 제2 불순물층(300,400)은 상기 채널 트렌치(CT)와 인접한 상기 활성영역(A)에 위치한다.
예를 들면, 상기 기판(100)은 한 쌍의 반도체 층이 절연층(104)에 의해 구분되는 실리콘 온 인슐레이터(SOI) 기판을 포함한다. 절연층(104)의 하부에 배치되는 하부 실리콘 층은 벌크형 기판(101)으로 제공되고 절연층(104)의 상부에 배치되는 상부 실리콘 층(미도시)은 후술하는 채널 구조물(CHN, CHP)로 제공된다.
예를 들면, 상기 상부 반도체 층을 제1 방향(x)을 따라 라인 형상으로 패터닝하여 상기 절연층(104) 상에 돌출되는 핀 액티브 라인(fin active line)으로 제공한다. 이에 따라, 상기 절연층(104)은 제1 방향을 따라 인접하게 배치되는 핀 액티브 라인을 한정하는 소자 분리막으로 기능한다. 선택적으로, 상기 핀 액티브 라인의 상부에 에피택시얼 막과 같은 반도체 막을 추가하여 핀 액티브 라인의 높이를 증가시킬 수 있다.
상기 벌크형 기판(101)은 n형 반도체 기판을 포함하고 상기 절연층(104)은 실리콘 산화막으로 구성될 수 있다. 제1 영역(N)에 위치하는 상기 상부 반도체 층은 부분적으로 p형 불순물의 농도가 높은 p웰(p-well)을 구비하여 제1 영역(N)의 상부 반도체 층은 엔펫 소자의 채널 구조물(CHN)을 제공한다. 제2 영역(P)에 위치하는 상기 상부 반도체 층은 피펫 소자의 채널 구조물(CHP)을 제공한다.
상기 채널 트렌치(CT)는 절연층(104)의 표면으로부터 소정의 깊이까지 리세스 되고 상기 제2 방향(y)을 따라 연장한다. 상기 게이트 구조물(200)은 채널 트렌치(CT)에 하부공간을 매립하여 제2 방향(y)을 따라 연장하도록 ??된다. 이에 따라, 상기 게이트 구조물(200)의 높이를 낮출 수 있다.
상기 채널 트렌치(CT)에 의해 분리된 핀 액티브 라인은 제1 방향을 따라 상기 채널 트렌치(CT)를 관통하는 채널 구조물(CHN, CHP)에 의해 서로 연결된다. 따라서, 상기 채널 트렌치(CT)의 양 측부에 배치된 핀 액티브 라인이 불순물이 주입되어 소스 불순물층 및 드레인 불순물층이 형성되고 채널 트렌치(CT)를 관통하는 채널 구조물(CHN, CHP)은 상기 소스 및 드레인 불순물층은 사이의 전자이동 경로로 제공된다.
이때, 상기 게이트 라인(200)은 채널 트렌치(CT)의 하부공간에서 상기 채널 구조물(CHN, CHP)의 표면과 접촉하도록 배치되어 소스 및 드레인 불순물 층 사이의 전자이동을 선택적으로 제어할 수 있다.
상기 채널 구조물(CHN, CHP)은 채널 트렌치(CT)에 대응하는 핀 액티브 라인을 가공하여 다양한 형상과 구조로 배치할 수 있다.
본 실시예의 경우, 상기 채널 구조물(CHN, CHP)은 상기 절연층(104)상에 배치되는 하부 채널 및 상기 하부 채널과 상부에 배치되는 한 쌍의 채널로 제공된다. 그러나, 상기 핀 액티브 라인 상에 형성되는 추가적인 에피택시얼 막의 사이즈에 따라 채널 구조물의 개수는 다양하게 제공될 수 있다. 본 실시예에서, 상기 게이트 라인(200)은 상부 및 하부 채널을 각각 둘러싸는 GAA 구조로 제공되어 채널면적을 확장 할 수 있다. 또한, 상기 채널 구조물(CHN, CHP)은 나노 와이어로 구성되어 전자이동 효율을 높이고 반도체 소자(3000)의 사이즈를 줄일 수 있다.
채널 트렌치의 측벽을 따라 스페이서(270)가 배치되어 채널 트렌치(CT)를 매립하는 게이트 라인(200)과 핀 액티브 라인을 전기적으로 절연한다. 본 실시예의 경우, 채널 트렌치(CT)의 상부에서부터 상부 채널의 상면까지 연장하는 주 스페이서(280)와 상부채널 및 하부 채널 사이에 배치되는 보조 스페이서(281)가 제공된다.
상기 게이트 라인(200)은 제1 영역(N)에서 핀 액티브 라인과 교차하도록 배치되는 제1 게이트 구조물(210), 상기 제2 영역(N)에서 핀 액티브 라인과 교차하도록 배치되는 제2 게이트 구조물(220) 및 상기 제1 및 제2 영역(N,P) 사이의 경계영역에서 상기 절연막(104) 상에 배치되는 제3 게이트 구조물(230)로 구성된다.
제1 게이트 구조물(210)은 상기 채널 트렌치(CT)의 내측벽 및 제1 채널 구조물(CHN)의 표면을 덮는 제1 고유전막(211) 및 상기 제1 고유전막(211) 상에서 제1 채널 구조물(CHN)을 둘러싸도록 배치되고 엔모스(NMOS)용 일함수(work function)를 갖는 제1 금속 게이트(metal gate)를 포함한다. 또한, 상기 제2 게이트 구조물(220)은 구조물은 상기 채널 트렌치(CT)의 내측벽 및 제2 채널 구조물(CHN)의 표면을 덮는 제2 고유전막(221) 및 상기 제2 고유전(221)막 상에서 제2 채널 구조물(CHP)을 둘러싸도록 배치되고 피모스(PMOS)용 일함수(work function)를 갖는 제2 금속 게이트(metal gate)를 포함한다. 상기 제3 게이트 구조물은 상기 경계영역(B)에 배치된 채널 트렌치(CT)의 바닥면 및 내측벽을 덮는 저유전막(311) 및 상기 저유전막(311) 상에 배치되는 제3 금속 게이트(312)를 포함한다.
상기 제1 내지 제3 게이트 구조물(210 내지 230)의 조성은 도 1 및 도 3에 도시된 반도체 소자(1000, 2000)의 조성과 실질적으로 동일하다. 따라서, 제1 내지 제3 게이트 구조물(210 내지 230)에 대한 더 이상의 상세한 설명은 생략한다. 특히, 본 실시예에서 도시되지는 않았지만, 상기 제3 게이트 구조물(230)은 도 2d에 도시된 바와 같이 금속 질화막으로 구성된 금속 장벽층과 단일한 저저항 금속막으로 구성될 수도 있음은 자명하다.
채널 트렌치(CT)의 상부는 캡핑막(270)에 의해 매립되어 게이트 라인(200)은 외부로부터 단절된다. 캡핑막(270)은 핀 액티브 라인을 덮고 스페이서(280) 및 캡핑막(270)과 동일한 상면을 갖도록 평탄화된다.
게이트 트렌치(CT)와 인접한 핀 액티브 라인은 반도체 소자(3000)의 특성에 따라 p형 또는 n형 불순물을 구비하는 제1 및 제2 불순물층(300,400)을 포함한다. 특히, 상기 핀 액티브 라인의 단부에 에피택시얼막을 성장시킨 경우 상기 불순물층(300, 400)은 융기형 소스 드레인 구조(elevated source/drain (ESD) structure)로 제공되어 상기 채널 구조물(CHN, CHP)의 상면보다 높은 위치에 상기 불순물층(300,400)을 배치할 수 있다.
제1 영역(N)에 구비된 핀 액티브 라인에는 n형 불순물이 주입되어 제1 소스 영역(310) 및 제1 드레인 영역(320)을 구비하는 제1 불순물층(300)으로 제공된다. 따라서, 엔모스(NMOS)용 일함수(work function)를 갖는 제1 금속 게이트(210) 및 n형 불순물이 주입된 제1 소스 및 드레인 영역(310,320)은 엔펫(NFET)으로 제공된다. 제2 영역(P)에 구비된 핀 액티브 라인에는 p형 불순물이 주입되어 제2 소스 영역(410) 및 제2 드레인 영역(420)을 구비하는 제2 불순물층(400)으로 제공된다. 따라서, 피모스(PMOS)용 일함수(work function)를 갖는 제2 금속 게이트(220) 및 p형 불순물이 주입된 제2 소스 및 드레인 영역(410,420)은 피펫(PFET)으로 제공된다. 따라서, 상기 반도체 소자(3000)는 나노 와이어를 채널로 이용하는 매립형 씨모스 소자를 구성한다.
이때, 상기 경계영역(B)에 배치되는 게이트 라인(200)인 제3 게이트 구조물(230)을 제1 및 제2 게이트 구조물(210,220)보다 작은 유전상수와 전기저항을 갖는 물질로 형성하여 경계영역에서의 기생 커패시턴스를 줄이고 게이트 라인의 저항을 개선할 수 있다.
도 7은 본 발명의 일실시예에 의한 반도체 소자를 구비하는 씨모스 인버터(CMOS inverter)를 나타내는 레이아웃이고, 도 8은 도 7에 도시된 씨모스 인버터의 회로도이다.
도 7 및 도 8을 참조하면, 본 발명에 의한 씨모스 인버터(4000)는 제1 전압(Vdd)을 수신하기 위한 제1 신호라인(10)과 출력신호(Sout)를 전송하는 출력라인(40) 사이에 접속되는 적어도 하나의 엔모스 트랜지스터(NMOS transistor)와 상기 출력라인(40)과 제2 전압(Vss)을 수신하기 위한 제2 신호라인(20) 사이에 접속되는 적어도 하나의 피모스 트랜지스터(PMOS transistor)를 구비한다. 상기 엔모스 트랜지스터 및 피모스 트랜지스터의 게이트 전극은 입력신호(Sin)를 전송하는 입력라인(30)에 공통으로 접속된다.
엔모스 트랜지스터(NMOS transistor)의 소스 전극(310)은 접속 플러그를 구비하는 배선 구조물에 의해 제1 신호라인(10)과 접속되고 피모스 트랜지스터(PMOS transistor)의 소스 전극(3410)은 접속 플러그를 구비하는 배선 구조물에 의해 제2 신호라인(20)과 접속된다. 엔모스 트랜지스터(NMOS transistor) 및 피모스 트랜지스터(PMOS transistor))의 드레인 전극(3320, 3420)은 접속 플러그를 구비하는 배선 구조물에 의해 상기 출력라인(40)에 공통으로 접속된다. 따라서, 상기 출력라인(40)은 상기 입력신호(Sin)에 대응하여 상기 엔모스 트랜지스터(NMOS transistor) 및 상기 피모스 트랜지스터(PMOS transistor)로부터 상보적으로 출력신호(Sout)를 전송한다.
엔모스 트랜지스터(NMOS transistor) 및 피펫소자(PFET)의 게이트 전극은 피웰(p-well)이 구비된 기판의 엔모스 영역(N) 및 N 타입 벌크 기판을 구비하는 기판의 피모스 영역(P)에 걸쳐서 연장하는 공통의 게이트 라인(3200)에 연결되고, 상기 게이트 라인(3200)은 경계영역(B)에서 게이트 라인(3200)의 상부에 구비된 접속 플러그를 통하여 상기 입력라인(30)에 접속된다.
따라서, 상기 게이트 라인(3200)은 엔모스 영역(N)의 활성영역(A) 상에 배치되어 상기 엔모스 트랜지스터(NMOS transistor)의 게이트 전극을 구성하는 엔모스 게이트 구조물(3210)과 피모스 영역(N)의 활성영역(A) 상에 배치되어 상기 피펫소자(PFET)의 게이트 전극을 구성하는 피모스 게이트 구조물(3220) 및 상기 경계영역(B) 상에 배치되어 엔모스 게이트 구조물(3210) 및 피모스 게이트 구조물(3220)과 연결되고 상기 입력라인(30)과 접속 플러그에 의해 연결되는 경계형 게이트 구조물(3230)을 구비한다. 상기 경계형 게이트 구조물(3230)은 엔모스 및 피모스 게이트 구조물(3210,3220)보다 작은 유전상수와 저항을 갖도록 엔모스 및 피모스 게이트 구조물(3210,3220)과 다른 물질로 구성된다.
이때, 상기 엔모스 게이트 구조물(3210)은 제1 고유전막 및 상기 제1 고유전막 상에 배치되고 엔모스(NMOS)용 일함수(work function)를 갖는 제1 금속 게이트(metal gate)를 포함하고, 상기 피모스 게이트 구조물(3220)은 제2 고유전막 및 상기 제2 고유전막 상에 배치되고 피모스(PMOS)용 일함수(work function)를 갖는 제2 금속 게이트(metal gate)를 포함하며, 상기 경계용 게이트 구조물(3230)은 저유전막 또는 금속 질화막 및 상기 저유전막이나 금속 질화막 상에 배치되는 단일한 저저항 금속막으로 구성된다.
상기 엔모스 게이트 구조물(3210), 피모스 게이트 구조물(3220) 및 경계형 게이트 구조물(3230)은 도 2a 내지 도 2d, 도 4a 내지 도 4c 및 도 6a 내지 도 6c에 도시된 제1 내지 제3 게이트 구조물(210,220,230)과 각각 실질적으로 동일한 구성을 갖는다. 따라서, 상기 엔모스 게이트 구조물(3210), 피모스 게이트 구조물(3220) 및 경계형 게이트 구조물(3230)에 관한 더 이상의 상세한 설명은 생략한다.
상술한 바와 같은 씨모스 인버터에 의하면, 엔모스 트랜지스터(NMOS transistor) 및 피모스 트랜지스터(PMOS transistor)로 공통으로 입력신호를 전송하는 입력라인(30)과 접속되는 경계형 게이트 구조물(3230)을 엔모스 및 피모스 게이트 구조물(3210,3220)보다 작은 유전상수와 전기저항을 갖는 물질로 치환함으로써 경계영역(B)에서 게이트 라인(3200) 상에 생성되는 기생 커패시턴스를 제거하고 경계형 게이트 구조물(3230)에서의 전기저항 및 접촉저항을 최소화할 수 있다. 이에 따라, 상기 씨모스 인버터(4000)의 직류 및 교류 특성(DC & AC performance)을 현저하게 개선할 수 있다.
본 발명에 의한 반도체 소자에 의하면, 엔모스 소자와 피모스 소자의 경계영역에 위치하는 게이트 라인의 조성을 엔모스용 게이트 전극과 피모스용 게이트 전극보다 작은 유전상수와 전기저항을 갖는 물질로 대체함으로써 경계영역에서 발생하는 게이트 라인의 기생 커패시턴스를 줄이고 게이트 라인 전체의 전기저항을 줄일 수 있다. 뿐만 아니라, 게이트 라인의 경계영역에서 씨모스 인버터의 입력라인과 연결되는 접속 구조물과 상기 게이트 라인의 접촉저항도 저하시킬 수 있다. 이에 따라, 엔모스 소자와 피모스 소자를 동시에 구비하여 인가된 입력신호에 대응하여 엔모스 소자 및 피모스 소자로부터 선택적으로 출력신호를 검출하는 씨모스 소자의 동작성능을 개설할 수 있다. 특히, 경계영역에서 발생하는 게이트 라인의 기생 커패시턴스를 억제함으로써 씨모스 소자의 교류성능(AC performance)를 현저하게 개선할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 제1 방향을 따라 연장하도록 소자 분리막에 의해 한정되는 활성영역을 구비하고 서로 다른 도전형을 갖는 제1 및 제2 영역으로 구분되는 기판;
    상기 활성영역과 교차하도록 제2 방향을 따라 연장하고 상기 제1 영역에 배치되는 제1 게이트 구조물, 상기 제2 영역에 배치되는 제2 게이트 구조물 및 상기 제1 및 제2 영역 사이의 경계영역에서 상기 소자 분리막 상에 배치되고 상기 제1 및 제2 게이트 구조물과 조성이 상이한 제3 게이트 구조물을 구비하는 게이트 라인;
    상기 제1 게이트 구조물과 인접한 상기 활성영역에 배치되어 상기 제1 방향을 따라 일정한 간격으로 정렬되고 제1 도전형을 갖는 제1 불순물층; 및
    상기 제2 게이트 구조물과 인접한 상기 활성영역에 배치되어 상기 제1 방향을 따라 일정한 간격으로 정렬되고 제2 도전형을 갖는 제2 불순물층을 포함하는 반도체 소자.
  2. 제1항에 있어서, 상기 제1 게이트 구조물은 제1 고유전막 및 상기 제1 고유전막 상에 배치되고 엔모스(NMOS)용 일함수(work function)를 갖는 제1 금속 게이트(metal gate)를 포함하고, 상기 제2 게이트 구조물은 제2 고유전막 및 상기 제2 고유전막 상에 배치되고 피모스(PMOS)용 일함수(work function)를 갖는 제2 금속 게이트(metal gate)를 포함하며, 상기 제3 게이트 구조물은 저유전막 및 상기 저유전막 상에 배치되는 제3 금속 게이트를 포함하는 반도체 소자.
  3. 제2항에 있어서, 상기 제1 및 제2 고유전막은 10 내지 25의 유전상수를 갖고 상기 저유전막은 1 내지 5의 유전상수를 갖는 반도체 소자.
  4. 제2항에 있어서, 상기 제1 및 제2 고유전막은 하프늄 산화물(HfO), 하프늄 실리콘 산화물(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란탄늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리콘 산화물(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 납 스칸듐 탄탈륨 산화물(PbScTaO)중의 어느 하나를 포함하고 상기 저유전막은 에어갭(air gap), 실리콘 산화막 및 다공성 나노 섬유(porous nano fiber) 중의 어느 하나를 포함하는 반도체 소자.
  5. 제2항에 있어서, 상기 제1 및 제2 금속 게이트는 적어도 하나의 금속막 및 금속질화막이 적층된 다층막을 포함하고 상기 제3 금속 게이트는 저저항 금속물질을 구비하는 단일막을 포함하는 반도체 소자.
  6. 제5항에 있어서, 상기 제1 금속 게이트는 하프늄(Hf), 지르코늄(Zr), 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al) 및 이들의 합금이나 금속 카바이드(metal carbide)로 구성된 그룹으로부터 선택된 어느 하나를 포함하고, 상기 제2 금속 게이트는 루테늄, 팔라듐, 백금, 티타늄, 탄탈륨, 알루미늄 및 이들의 질화물로 구성된 그룹으로부터 선택된 어느 하나를 포함하며, 상기 제3 금속 게이트는 텅스텐, 티타늄, 탄탈륨, 알루미늄 및 구리로 구성된 그룹으로부터 선택된 어느 하나를 포함하는 반도체 소자.
  7. 제1항에 있어서, 상기 활성영역은 상기 소자 분리막으로부터 핀(fin) 형상으로 돌출되어 상기 제1 방향을 따라 선형으로 연장하는 핀 액티브 라인으로 제공되고 상기 게이트 라인은 상기 제1 방향과 수직하게 교차하는 상기 제2 방향을 따라 선형으로 연장하는 반도체 소자.
  8. 제7항에 있어서, 상기 제1 방향을 따라 서로 인접하게 배치되는 상기 게이트 라인 사이에서 상기 핀 액티브 라인 상에 배치되는 반도체 패턴을 더 구비하여 상기 제1 및 제2 불순물층은 융기형 구조물(elevated structure)로 제공되는 반도체 소자.
  9. 제1항에 있어서, 상기 반도체 기판은 상기 제2 방향을 따라 연장하는 채널 트렌치를 구비하여, 상기 게이트 라인은 상기 채널 트렌치를 매립하도록 배치되고 상기 제1 및 제2 불순물층은 상기 채널 트렌치와 인접한 상기 활성영역에 위치하는 반도체 소자.
  10. 제9항에 있어서, 상기 채널 트렌치에 걸치도록 상기 제1 방향을 따라 연장하여 상기 소스/드레인 영역과 연결되는 채널 구조물을 더 포함하고, 상기 제1 및 제2 게이트 구조물은 상기 채널 구조물을 둘러싸도록 상기 채널 트렌치를 매립하는 반도체 소자.
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