KR20160019151A - 반도체 소자 및 반도체 소자 제조 방법 - Google Patents

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Abstract

반도체 소자 및 반도체 소자 제조 방법이 개시된다. 반도체 소자는, 절연성 기판, 절연성 기판상에 형성된, 양단이 각각 p형과 n형으로 도핑되고 도핑된 영역 사이는 도핑되지 않은 진성인 반도체 나노 와이어, 반도체 나노 와이어의 p형 도핑 영역과 n형 도핑 영역 상에 각각 형성된 도핑 영역 전극, 반도체 나노 와이어의 진성 영역 상에 형성된 하부 절연막, 하부 절연막 상의 일부 영역에 형성된 진성 영역 전극, 및 하부 절연막 상에서, 진성 영역 전극과 도핑 영역 전극들 사이에 각각 전극들과 이격되어 형성된 금속 또는 반도체 나노 입자 영역을 포함한다. 이와 같은 구성에 의하면, 소스와 드레인의 기생저항이 작으면서도 우수한 정전기적 제어효과를 가지는 나노와이어를 이용한 트랜지스터 소자를 제공할 수 있게 된다. 또한, 미세 크기를 가지면서도 단채널 효과를 극복하고 낮은 문턱 전압이하의 기울기값을 가질 수 있는 구조의 나노와이어를 이용한 트랜지스터 소자를 제공할 수 있게 된다.

Description

반도체 소자 및 반도체 소자 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 나노 와이어를 이용하여 제작되는 에너지 고효율 소프트 반도체 소자 및 그 제조 방법에 관한 것이다.
최근 전자기기의 소형화 및 다기능화에 따라 다양한 형태의 포터블/웨어러블 디바이스 컨셉이 발표되고 있으며, 이를 구현하기 위한 에너지 고효율 소프트 디바이스 관련 연구가 필요로 하나, 종래의 벌크 실리콘 기반의 디바이스 기술 기반으로는 다양한 형태의 에너지 고효율 소프트 디바이스를 구현하는데 있어 여러 한계가 있다.
구체적으로, 종래의 벌크 실리콘(bulk Si) 방식의 금속-산화막-반도체 전계효과 트랜지스터(MOSFET) 제조에 있어서, 금속-산화막-반도체 전계효과 트랜지스터의 채널(channel) 길이가 짧아짐에 따라 소자의 집적도가 증가하였지만, 소자 크기가 작아짐에 따라, 소자 형성 영역 특히 액티브 영역에 형성되는 트랜지스터의 채널 길이가 줄어들며, 이에 따라 소스/드레인 영역이 채널 영역의 전계에 미치는 영향이 현저해지고 게이트 전극에 의한 채널 구동 능력이 열화되는 단채널 효과(short channel effect)가 나타나는 문제점이 나타나게 된다.
금속-산화막-반도체 전계효과 트랜지스터 내의 단채널 효과는 트랜지스터 내의 문턱전압이하 누설전류(subthreshold leakage current)를 발생시키고, 이러한 누설전류는 트랜지스터의 대기전력과 소모전력의 증가를 야기한다.
상기 언급된 벌크 실리콘 방식의 금속-산화막-반도체 전계효과 트랜지스터의 문제를 해결하기 위해서 금속-산화막-반도체 전계효과 트랜지스터의 문턱전압이하에서의 기울기(subthreshold swing) 값을 낮춰 문턱전압이하 누설전류를 줄이는 기술이 연구되고 있다. 그러나 금속-산화막-반도체 전계효과 트랜지스터의 구조적 한계로 인해 외부온도에 의한 캐리어 주입으로, 상온에서 60 mV/dec 이상의 문턱전압이하에서의 기울기 값을 가진다.
이러한, 종래의 MOSFET 트랜지스터 소자의 문제점을 극복하고 문턱전압이하에서의 기울기를 60 mV/dec 이하로 줄이기 위해 SOI(Silicon-on-insulator) 기판 위에서 터널링 전계효과 트랜지스터(Tunneling FET), 이온화충돌 전계효과 트랜지스터(impact-ionization FET)가 연구되었다. 그러나 상기 언급된 트랜지스터들은 SOI 기판에서 구현되어 복잡한 제작공정이 필요하며, 높은 동작전압과 낮은 전류점멸비 등으로 인한 부수적 문제가 발생하고 있다.
한편, 다양한 형태를 지닐 수 있는 소프트 디바이스를 구현하기 위해서는 종래의 벌크 기반의 소자 개발에서 탈피하여, 나노와이어/나노입자/유기물 등과 같은 다양한 형태의 나노 재료를 이용하여 소프트 디바이스를 제작하여야 한다. 특히 에너지 고효율 소프트 디바이스를 구현하기 위해서는 소재의 전기적 특성이 뛰어나면서 소프트 특성을 잘 구현할 수 있는 나노와이어가 연구분야에서 크게 선호되고 있다.
본 발명은 상술한 종래의 문제점을 해결하기 위해 안출된 것으로서, 기존 금속-산화막-반도체 전계효과 트랜지스터의 단채널 효과에 의해 나타나는 누설전류의 증가와, 구조적 한계로 인한 60 mV/dec 이상 문턱전압이하에서의 기울기 값을 가지는 문제를 해결할 수 있도록 해주는 반도체 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명에 따른 반도체 소자는, 절연성 기판, 절연성 기판상에 형성된, 양단이 각각 p형과 n형으로 도핑되고 도핑된 영역 사이는 도핑되지 않은 진성인 반도체 나노 와이어, 반도체 나노 와이어의 p형 도핑 영역과 n형 도핑 영역 상에 각각 형성된 도핑 영역 전극, 반도체 나노 와이어의 진성 영역 상에 형성된 하부 절연막, 하부 절연막 상의 일부 영역에 형성된 진성 영역 전극, 및 하부 절연막 상에서, 진성 영역 전극과 도핑 영역 전극들 사이에 각각 전극들과 이격되어 형성된 금속 또는 반도체 나노 입자 영역을 포함한다.
이와 같은 구성에 의하면, 소스와 드레인의 기생저항이 작으면서도 우수한 정전기적 제어효과를 가지는 나노와이어를 이용한 트랜지스터 소자를 제공할 수 있게 된다. 또한, 미세 크기를 가지면서도 단채널 효과를 극복하고 낮은 문턱 전압이하의 기울기값을 가질 수 있는 구조의 나노와이어를 이용한 트랜지스터 소자를 제공할 수 있게 된다.
이때, 반도체 소자는 하부 절연막과 함께 금속 또는 반도체 나노 입자 영역을 둘러싸도록 형성되는 상부 절연막을 더 포함할 수 있다. 이러한 구성에 의하면, 형성된 전하 트랩 스페이서를 보호하고, 게이트 전극과의 이격을 보다 효과적으로 유지할 수 있게 된다.
또한, 반도체 나노 와이어는 전사되어 기판상에 형성된 것일 수 있다. 이와 같은 구성에 의하면, 다양한 형태를 지닐 수 있는 소프트 디바이스의 제작이 가능해 진다.
또한, 금속 또는 반도체 나노 입자 영역의 금속 또는 반도체 나노 입자는 스퍼터링을 이용하여 하부 절연막 상에 증착된 것일 수 있다.
또한, p형 도핑 영역은 p+로 도핑된 드레인 영역이고, n형 도핑 영역은 n+로 도핑된 소스 영역일 수 있다.
또한, 하부 및 상부 절연막은 고유전율 절연막일 수 있다.
아울러, 상기 반도체 소자를 제조하는 방법이 함께 개시된다.
본 발명에 의하면, 소스와 드레인의 기생저항이 작으면서도 우수한 정전기적 제어효과를 가지는 나노와이어를 이용한 트랜지스터 소자를 제공할 수 있게 된다.
또한, 미세 크기를 가지면서도 단채널 효과를 극복하고 낮은 문턱 전압이하의 기울기값을 가질 수 있는 구조의 나노와이어를 이용한 트랜지스터 소자를 제공할 수 있게 된다.
또한, 형성된 전하 트랩 스페이서를 보호하고, 게이트 전극과의 이격을 보다 효과적으로 유지할 수 있게 된다.
또한, 다양한 형태를 지닐 수 있는 소프트 디바이스의 제작이 가능해 진다.
도 1 및 도 2는 본 발명의 일 실시예에 따라 단결정 반도체 나노 와이어를 이용하여 플라스틱 기판에서 제조된 반도체 소자의 단면도와 사진.
도 3은 도 1의 FBFET의 off 상태(게이트 및 드레인 전압: 0 V)에서의 에너지 밴드 다이어그램.
도 4는 제작된 도 1의 FBFET 제작에 필요한 p+-i-n+ 반도체 나노와이어 중 하나인 실리콘 나노 와이어가 벌크 실리콘 기판 위에 제작된 상태의 전자현미경 촬영사진.
도 5는 FBFET의 채널 영역에서 게이트 전극이 덮지 않은 영역, 즉 게이트 양 옆 부분에 생성된 금속 또는 반도체 나노 입자 중 하나인 금속 나노 입자 전하트랩 스페이서의 고해상도 투과전자현미경 사진.
도 6 및 도 7은 제작된 FBFET 소자의 특성 곡선들을 도시한 도면.
도 8은 n-채널 FBFET의 양성 피드백루프를 형성하는 에너지 밴드 다이어그램을 나타낸 도면.
도 9 및 도 10은 반도체 나노 와이어 중 하나로 사용될 수 있는 실리콘 나노 와이어를 소프트 절연성 기판상에 전사하는 과정이 도시된 도면.
도 11은 반도체 나노 와이어 중 하나로 사용될 수 있는 실리콘 나노 와이어에 형성된 소스/드레인 전극이 도시된 도면.
도 12는 반도체 나노 와이어 중 하나로 사용될 수 있는 실리콘 나노 와이어 채널 부분에 고유전율 형성된 절연막이 도시된 도면.
도 13은 게이트 절연막 위에 게이트 형성된 게이트 전극이 도시된 도면.
도 14는 게이트 절연막 위에 형성된 금속 또는 반도체 나노 입자 전하 트랩 스페이서가 도시된 도면.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
도 1 및 도 2는 본 발명의 일 실시예에 따라 단결정 반도체 나노 와이어를 이용하여 플라스틱 기판에서 제조된 반도체 소자의 단면도와 사진이다.
도 1의 반도체 소자(100)는 소프트 절연성 기판(110), p+-i-n+ 반도체 나노와이어(120), 절연막(130), 소스/드레인 금속 전극(140), 진성 채널 영역의 가운데 일부만 커버하는 게이트 전극 구조(150) 및 금속 또는 반도체 나노입자 전하트랩 스페이서(160)를 포함한다.
반도체 나노 와이어(120)는 FBFET(Feedback field-effect transistor)용 반도체 나노 와이어로서, 포토리소그라피와 이온주입 공정 등을 이용하여 p+, i, n+의 불순물이 주입되어 있다.
절연막(130)은 상기 채널 영역(122) 각각을 덮도록 형성되며, 금속층은 채널 영역 각각과 대응되도록 절연막(130) 상에 형성되는 게이트 전극(150)으로 형성되고, FBFET용 반도체 나노와이어의 p+과 연결되는 드레인 전극(142)과, n+과 연결되는 소스 전극(144)을 포함할 수 있다.
절연막(130)은 반도체 나노와이어(120) 상에 절연물질 (Al2O3, HfO2, ZrO2 등) 중 선택된 어느 하나로 형성된다. 상기 절연막(130)은 전자소자가 구현하려는 소자에 따라 절연막(130)이 반도체 나노와이어(120)를 덮는 영역이 달라질 수 있다.
소스/드레인 금속 전극(140)은 p+-i-n+ 반도체 나노와이어(120)의 p+ 드레인 영역(124)을 형성하는 드레인 전극(142)과 n+ 소스 영역(126)을 형성하는 소스 전극(144)을 포함하며, 포토리소그래피를 통해 영역을 형성한 후, 스퍼터링 또는 열증착 방식을 통해 형성될 수 있다.
또한, 게이트 금속 전극(150)은 절연막(130) 상에 반도체 나노 와이어(120)와 전기적으로 연결되게 형성된다. 게이트 금속 전극(150)은 2~3um 폭을 가지며, 반도체 나노와이어(120)를 덮는 절연막(130) 위에서 FBFET를 구현할 수 있도록, p+-i-n+ 반도체 나노와이어(120)의 진성 채널 영역(122)의 가운데 부분 일부를 커버하여 게이트 전극(150)으로 형성된다.
또한, 금속 또는 반도체 나노입자 전하트랩 스페이서(160)는 FBFET의 게이트 전극(150) 양 옆에 이격되어 위치하며, 이는 진성 채널 영역(122)에서 게이트 전극(150)이 커버하지 않는 각각의 부분에 위치한다. 상기 금속 또는 반도체 나노입자 전하트랩 스페이서(160)는 다양한 방식을 통해 형성될 수 있으며, 여러 방식 중 선택된 스퍼터링 방식의 경우, 증착 시간과 스퍼터링 파워를 조절함으로써 형성될 수 있다. 이때, 금속 또는 반도체 나노입자 전하트랩 스페이서(160)는 Al, Pt, Ag 등의 금속이나 Si, Ge, Si3N4와 같은 반도체 물질 중에서 선택되어 형성될 수 있다.
상기 제작된 나노와이어 FBFET(100)는 유연한 기판을 포함하는 다양한 기판에서 제작될 수 있으며, 본 실시예에서는 투명한 플라스틱 기판에 제작되어 금속 전극부분을 제외한 모든 부분이 투명하다. 더불어 플라스틱 기판에 제작된 FBFET는 휘어지는 특성을 가질 수 있다.
도 3은 제작된 FBFET의 off 상태(게이트 및 드레인 전압: 0 V)에서의 에너지 밴드 다이어그램이다.
일반적으로 순방향 바이어스 p+-i-n+ 다이오드의 드레인 전류는 드레인 전압 크기에 의해 결정된다. 그러나 FBFET의 드레인 전류는 게이트 전압에 의해 조절되며, 이는 채널 내부에 생성된 포텐셜 장벽에 의해 기인한다.
이러한 포텐셜 장벽은 금속 또는 반도체 나노입자 전하트랩 스페이서에 트랩된 전하들에 의해 발생하는데, 구체적으로 p+ 드레인 영역에 맞닿아 있는 금속 또는 반도체 나노입자 전하트랩 스페이서에는 정공이 트랩되며, n+ 소스 영역에 맞닿아 있는 금속 또는 나노입자 전하트랩 스페이서에는 전자가 트랩되면서 도 3과 같은 에너지 밴드 다이어그램을 형성하는 포텐셜 장벽을 형성한다.
이렇게 금속 또는 반도체 나노입자 전하트랩 스페이서에 정공/전자를 인위적으로 트랩시키는 과정을 프로그래밍 과정이라 칭한다.
도 4는 본 실시예에서 제작된 FBFET 제작에 필요한 p+-i-n+ 반도체 나노와이어 중 선택된 실리콘 나노 와이어가 벌크 실리콘 기판 위에 제작된 상태의 전자현미경 촬영사진이다.
벌크 실리콘 기판 위에서 포토리소그라피, 이방성 습식식각, 열산화공정, 이온주입 공정을 통해 역삼각형 모양의 p+-i-n+ 실리콘 나노와이어가 형성된다.
언급한 바와 같이, 습식 식각 공정에서 이방성 식각 용액으로 테트라메틸 암모늄 하이드록사이드가 사용되었다. 상기 테트라메틸 암모늄 하이드록사이드가 (111) 결정 구조에 대한 습식 식각률을 (100) 또는 (110) 결정 구조에 대한 습식 식각률에 비해 느리게 하여 모래 시계 형태의 돌출부가 형성된다.
그리고 나서, 다수의 실리콘 나노와이어를 열산화하여 실리콘 나노와이어 외측면 전체에 제 2 열산화막이 형성되며, 역삼각 단면부는 작아진 크기의 다수의 실리콘 나노와이어(SiNW)가 되고 삼각 단면부는 베이스부와 연결된 작아진 크기의 다수의 더미 실리콘 와이어가 된다. 여기서, 실리콘 나노와이어의 크기는 열산화 시간에 따라 조절될 수 있다.
도 5는 본 실시예에서 제작된 FBFET의 채널 영역에서 게이트 전극이 덮지 않은 영역, 즉 게이트 양 옆 부분에 생성된 금속 또는 반도체 나노입자 전하트랩 스페이서의 고해상도 투과전자현미경 사진이다.
평균적인 금속 또는 반도체 나노입자의 크기는 약 3-5 nm 크기를 가지며, 각각의 금속 또는 반도체 나노입자들은 다른 나노입자들과 이격되어 형성되어 있다.
금속 또는 반도체 나노입자 전하트랩 스페이서는 스핀코팅, 어닐링, 스퍼터링 등 다양한 방법을 통해 형성한다. 이 중 스퍼터링을 이용한 금속 또는 반도체 나노 입자 형성의 경우, 진공 챔버 내에서 가속된 플라즈마 이온 분자가 금속 또는 반도체 타겟에 부딪히면서, 나노입자를 형성하고자 하는 금속 또는 반도체 원자는 금속 또는 반도체 타겟에서 떨어져나와 기판으로 형성된다.
기판에 형성된 금속 또는 반도체 원자들은 서로 뭉치게 되며, 결과적으로 금속 또는 반도체 나노입자를 형성하게 된다. 스퍼터링 시간이 계속 지속되거나 플라즈마 파워가 높을 경우 금속 또는 반도체 나노입자가 다시 뭉쳐 금속 박막을 형성할 수도 있다. 따라서 스퍼터링 방식을 통한 금속 나노입자 증착시 적절한 플라즈마 파워와 가스 농도를 조절하여 형성한다.
형성된 금속 또는 반도체 나노입자 전하트랩 스페이서는 높은 일함수 (3~5 eV) 특성과 서로 이격되어 형성되어있는 특성으로 인해 더욱 개선된 전하 트랩 특성을 가진다.
상기 제작된 FBFET의 전기적 특성을 알아보면 다음과 같다. 도 6(a)는 제작된 FBFET 소자의 게이트 전압을 0V로 고정하여 측정한 다이오드 전압-다이오드 전류 특성 곡선이다.
상기 소자의 ideality factor는 약 2.47의 상당히 낮은값으로 산출되며, 이는 p+-i-n+ 나노와이어가 급격한 정션 특성을 가지고 있음을 확인할 수 있다. 도 6(b)는 드레인 전압 (VDS) 1 V로 고정하였을 때의 드레인 전류 (IDS)-게이트 전압(VGS) 특성 곡선이다.
도 6(b)의 전기적 특성 곡선은 게이트 전압 10 V 및 드레인 전압 1 V를 1초간 가해주는 프로그래밍 조건을 시행한 후 도출되었다. 프로그래밍 조건을 시행한 후 p+드레인 옆에 위치한 금속나노입자 전하트랩 스페이서에는 정공이 트랩되며, n+ 소스 옆에 위치한 금속나노입자 전하트랩 스페이서에는 전자가 트랩된다. 도 6(b)의 특성 곡성에 의하면, 상기 제작된 FBFET는 105 이상의 온/오프 전류점멸비와 문턱전압(VTH) 2.25V를 가지면서 매우 급격한 스위칭 특성을 보여준다. 도 6(b)의 특성 곡선의 경우 상기 제작된 FBFET는 n-type 특성을 나타내나, FBFET의 프로그래밍 특성과 bias 조건 등에 따라 p-type 특성을 나타낼 수 있다.
문턱전압 이하의 영역에서 평균 문턱전압이하의 기울기는 문턱전압과 소자 off 상태의 게이트 전압 차이를 소자 off 상태와 문턱전압에서의 드레인 전류의 로그값 차이로 나눈 것으로 정의되며, 상기 정의에 의해 산출된 평균 문턱전압이하의 기울기는 30.2 mV/dec 이다. 상기 제작된 FBFET의 산출된 평균 문턱전압이하의 기울기는 상온에서 60 mV/dec를 가지는 금속-산화막-반도체 전계효과 트랜지스터가 가지는 한계값보다 크게 낮은 값이다.
이러한 급격한 스위칭 특성을 확인해보기 위해 금속나노입자 전하트랩 스페이서를 포함하지 않은 대조군 전자소자를 제작하여 스위칭 특성을 확인하였다. 도 6(b)에 삽입된 그래프는 대조군 전자소자의 드레인 전류-게이트 전압 특성곡선이다.
동일한 프로그래밍 및 측정조건에서 대조군 전자소자는 어떠한 스위칭 특성을 보이지 않는 것을 확인할 수 있다. 이는 금속 나노입자 전하트랩 스페이서가 진성 채널영역에서 포텐셜 장벽을 구현하는 역할을 하며, FBFET의 스위칭 특성에 중요한 역할을 하는 것을 의미한다.
도 6(c)는 상기 제작된 FBFET의 순간 문턱전압이하의 기울기 값을 나타낸다. 순간 문턱전압전압이하의 기울기는 순간 게이트전압 변화율과 순간 드레인전류 로그값의 변화율의 비율로 정의되며, 상기 제작된 FBFET의 경우 게이트전압 2.15 V에서 최저 18.4 mV/dec의 매우 낮은 순간 문턱전압이하의 기울기 값이 도출되었다.
도 6(d)는 상기 제작된 FBFET에서 드레인-소스간 전압이 1 V 일 때의 게이트 전압에 대한 트랜스컨덕턴스 곡선을 나타낸다. 상기 제작된 FBFET는 프로그래밍 조건에 따라서 문턱전압이하의 기울기와 드레인전류-게이트전압 특성곡선이 변화할 수 있다.
도 7(a)와 (c)는 FBFET의 초기화 조건과 게이트전압 10 V, 드레인전압 1 V를 1초간 가해준 프로그래밍 조건을 시행하고 난 이후의 드레인전류-게이트전압 특성곡선과 문턱전압이하의 기울기 변화곡선이다. 초기화 조건에서는 모든 금속나노입자 전하트랩 스페이서 내에 트랩된 전하가 없는 것을 정의한다.
초기화 조건에서 FBFET의 드레인전류-게이트전압 곡선은 완만한게 변화하는 것을 확인할 수 있으며, 평균 문턱전압이하의 기울기 281 mV/dec 및 최소 문턱전압이하의 기울기 100 mV/dec을 나타낸다. 그러나 상기 프로그래밍 조건을 가한 후, 드레인전류-게이트전압 특성을 살펴보면 급격한 스위칭특성을 다시 확인할 수 있으며, 49.7 mV/dec의 평균 문턱전압이하의 기울기와 28.5 mV/dec이 순간 문턱전압이하의 기울기를 가지는 것을 확인할 수 있다.
또한, 초기화조건에서 프로그래밍 조건으로 변동하면서 상기 제작된 FBFET의 문턱전압은 2.95 V에서 1.45 V로 변동하였다. 또한, 10 V의 게이트 전압, 1 V 게이트 전압을 1초간 가해준 프로그래밍 조건과 +10 V 게이트 전압, 1 V 게이트 전압을 1초간 가해준 프로그래밍 조건을 취한 후 소자의 드레인전류-게이트전압 특성곡선과 평균/최저 문턱전압이하의 기울기를 비교하였다.
드레인전류-게이트전압 특성곡선에서 평균 문턱전압이하의 기울기는 262 mV/dec에서 59.2 mV/dec으로, 최저 문턱전압이하의 기울기는 101 mV/dec에서 40.1 mV/dec으로 변화하였으며, 문턱전압은 2.75 V에서 1.75 V로 변화하는 것을 확인하였다. 이러한 문턱전압의 변화는 상기 제작된 FBFET가 플래시 메모리 혹은 나노플로팅 게이트 메모리 소자 등의 메모리 소자로서의 응용이 가능함을 암시한다.
피드백소자의 동작원리는 진성 채널 영역의 양성 피드백 루프 생성으로 설명할 수 있다. 도 8은 n-채널 FBFET의 양성 피드백루프를 형성하는 에너지 밴드 다이어그램을 나타낸다.
프로그래밍 이후 상기 제작된 FBFET의 채널 내 밴드 다이어그램은 p+-n-i-p-n+와 같은 구조를 가진다. 여기서 채널 내부 n-i-p 가상 도핑은 금속 또는 반도체 나노입자 전하트랩 스페이서에 의해 트랩된 전하에 의해 발생한다. 상기 제작된 FBFET의 소스-드레인간에 순방향 바이어스가 여기되어도, FBFET 채널 내부 n-i-p 가상 도핑내에서 역방향 바이어스가 형성되므로 소자는 off 상태를 유지한다. 따라서 off 상태의 소자 누설전류는 다이오드의 역방향 바이어스 누설전류로 정의된다.
상기 상태에서 FBFET의 게이트 전압을 증가시켜주면 n+ 소스에 위치한 포텐셜 장벽의 높이가 낮아짐에 따라 일부 주입된 전자는 p+ 드레인으로 흐르며, 일부 전자는 p+ 드레인 옆에 위치한 포텐셜 우물에 축적된다. 축적된 전자는 다시 p+ 드레인 옆에 위치한 포텐셜 장벽을 낮추는 역할을 하고, 낮아진 장벽으로 인해 p+ 드레인에서 정공이 n+ 소스로 주입된다.
주입된 일부 정공은 역시 n+ 소스에 위치한 포텐셜 우물에 축적되면서 포텐셜 장벽을 낮춘다. 계속되는 포텐셜 장벽의 저하는 주입된 정공과 전자의 축척으로 인해 반복적으로 발생하며, 이러한 포텐셜 장벽의 저하는 정공과 전자의 주입을 지수적으로 증가시키면서 채널 내부 양성 피드백 루프를 발생시켜 결과적으로 소자의 급격한 스위칭 특성을 구현한다.
도 9 내지 도 14는 본 발명에 따른 피드백 소프트 전자 소자의 제작 방법의 일 실시예가 도시된 도면이다.
1. 먼저, 채널 물질로 사용될 반도체 나노 와이어 중 한 종류인 실리콘 나노 와이어를 벌크 실리콘 기판 위에서 CMOS-compatible top-down 공정을 통해 제작한다.
실리콘 나노 와이어는, 벌크형 단결정 실리콘 기판상에 제 1 열산화막과, 실리콘 질화막과, 포토레지스트 패턴을 차례대로 형성하는 단계; 상기 포토레지스트 패턴을 마스크로 하여 상기 실리콘 질화막과 상기 제1열 산화막을 건식 식각하고, 건식 식각된 상기 실리콘 질화막을 마스크로 하여 상기 실리콘 기판을 건식 식각하여 양끝에 지지 기둥이 연결된 다수의 실리콘 컬럼을 형성하는 단계; 상기 다수의 실리콘 컬럼을 습식 식각하여 상기 제 1 열산화막의 하부에 역삼각 단면과 삼각 단면이 연결된 형태의 다수의 실리콘 컬럼을 형성하는 단계; 습식 식각된 상기 다수의 실리콘 컬럼을 열산화하여 제 2 열산화막을 형성하고 상기 역삼각 단면으로부터 다수의 실리콘 나노와이어를 형성하는 단계; 상기 실리콘 질화막을 제거하고, 상기 다수의 실리콘 나노와이어 각각에 불순물을 선택적으로 주입하고 열처리하는 단계; 및 상기 제 1 열산화막과 제 2 열산화막을 제거하는 단계를 포함하는 방법에 의해 제조된다.
이때, 상기 불순물을 선택적으로 주입하는 단계는 상기 다수의 실리콘 나노와이어에 주입되는 불순물의 종류 및 도즈량을 선택하는 것을 포함한다. 또한, 상기 습식 식각은 테트라메틸 암모늄 하이드록사이드(tetramethyl ammonium hydroxide; TMAH)를 이용한 이방성 습식 식각이며, 상기 지지 기둥이 연결되며 상기 제 1 열산화막의 하부에 역삼각 단면과 삼각 단면이 연결된 형태의 다수의 실리콘 컬럼은 상기 이방성 습식의 시간을 조절함으로써 형성될 수 있다.
위와 같이 기술된 실리콘 나노와이어 제작방법에 따라 p+-i-n+ 실리콘 나노와이어 도핑농도 1016cm-3을 가지는 (100)-배열의 벌크 실리콘 기판 위에서 제작된다. p+-i-n+ 실리콘 나노와이어 제작에는 포토리소그라피, 플라즈마 건식식각, TMAH 용액을 이용한 이방성 습식식각, 열산화공정, 이온주입공정을 포함한다.
이온주입 공정을 거친 p+-i-n+ 실리콘 나노와이어에서 p+ 드레인 영역과 n+ 소스 영역은 ~1020cm-3의 도핑 농도를 가지며, 진성 채널 영역은 p+ 드레인 영역과 n+ 소스 영역의 이온주입 공정에 따라 4~7 um 길이를 가진다. 이온주입 공정시 불순물의 종류, 도즈량 및 주입 에너지는 구현하려는 전자소자의 종류에 따라 달라질 수 있다.
2. 상기 제작된 p+-i-n+ 실리콘 나노와이어를 포함한 p+-i-n+ 반도체 나노와이어를 절연성 기판상에 전사 방법을 이용하여 형성된다. 도 9 및 도 10은 반도체나노 와이어를 소프트 절연성 기판상에 전사하는 과정이 도시된 도면이다. 절연성 기판(130)은 유연성을 가지는 물질, 즉 플라스틱, 종이, 고무, 섬유뿐만 아니라 기존의 딱딱한 기판이나 유리 등에서 선택된 어느 하나로 형성될 수 있다.
3. 기판(130) 위에 전사된 반도체 나노와이어(120)에 소스/드레인 전극(140)을 형성한다. 도 11은 반도체 나노 와이어(120)에 형성된 소스/드레인 전극(140)이 도시된 도면이다. 소스/드레인 금속 전극(140)은 p+-i-n+ 반도체 나노와이어(120)의 p+ 드레인 영역(124)을 형성하는 드레인 전극(142)과 n+ 소스 영역(126)을 형성하는 소스 전극(144)을 포함하며, 포토리소그래피를 통해 영역을 형성한 후, 스퍼터링 또는 열증착 방식을 통해 형성될 수 있다.
4. 반도체 나노와이어 채널부분(122)에 고유전율 절연막(130)을 형성한다. 도 12는 반도체 나노 와이어 채널 부분에 고유전율 형성된 절연막이 도시된 도면이다. 절연막(130)은 반도체 나노와이어(120) 상에 절연물질 (Al2O3, HfO2, ZrO2 등) 중 선택된 어느 하나로 형성된다. 상기 절연막(130)은 전자소자가 구현하려는 소자에 따라 절연막(130)이 반도체 나노와이어(120)를 덮는 영역이 달라질 수 있다.
5. 반도체 나노와이어 채널부분(122) / 게이트 절연막(130) 위에 게이트 전극(150)을 형성한다. 도 13은 게이트 절연막 위에 게이트 형성된 게이트 전극이 도시된 도면이다.
게이트 금속 전극(150)은 절연막(130) 상에 반도체 나노와이어(120)와 전기적으로 연결되게 형성된다. 게이트 금속 전극(150)은 2~3um 폭을 가지며, 반도체 나노와이어(120)를 덮는 절연막(150) 위에서 FBFET를 구현할 수 있도록, p+-i-n+ 반도체 나노와이어의 진성 채널 영역(122)의 가운데 부분 일부를 커버하여 게이트 전극으로 형성된다.
6. 금속 또는 반도체 나노입자 전하트랩 스페이서(160)를 형성한다. 도 14는 게이트 절연막 위에 형성된 금속 또는 반도체 나노 입자 전하 트랩 스페이서가 도시된 도면이다.
금속 또는 반도체 나노입자 전하트랩 스페이서(160)는 FBFET의 게이트 전극(150) 양 옆에 이격되어 위치하며, 이는 포토리소그래피 공정 등을 통해 진성 채널 영역(122)에서 게이트 전극(150)이 커버하지 않는 각각의 부분에 위치한다.
상기 금속 또는 반도체 나노입자 전하트랩 스페이서(160)는 어닐링, 스핀코팅, 스퍼터링 등 다양한 방식을 이용하여 형성될 수 있다. 예를 들어 백금 나노입자 전하트랩 스페이서 형성의 경우 스퍼터링시 Ar 가스 25 sccm 분위기에서 25W 파워로 약 8~10초간 증착한다.
7. 금속 또는 반도체 나노입자 전하트랩 스페이서(160)의 보호와 게이트 전극(150)과의 이격을 위해 고유전율 절연막(130)을 증착한다. 증착하는 방법과 물질은 상기 언급한 게이트 절연막(130) 형성 방법과 동일하다. 고유전율 절연막(130)이 증착된 상태의 전하트랩 스페이서는 도 1에 도시되어 있다.
본 발명은 기존 금속-산화막-반도체 전계효과 트랜지스터의 단채널 효과에 의해 나타나는 누설전류의 증가와, 구조적 한계로 인한 60 mV/dec 이상 문턱전압이하에서의 기울기 값을 가지는 문제를 해결하면서, 상술한 문제를 해결한 트랜지스터 소자를 플라스틱, 종이, 가죽 등 소프트 기판 위에 구현하여 다양한 소프트 디바이스를 구현하고자 하는 기반 기술을 구현하기 위해 진행되었다.
상기 문제점들을 해결하기 위해 본 발명에서는 단결정 반도체 나노와이어와 금속 또는 반도체 나노입자 전하트랩 스페이서를 이용한 피드백 전계효과 트랜지스터 (FBFET)를 개발하였다.
FBFET의 기본구조는 게이트 전극과, 게이트 전극 양 옆부분에 위치한 전하트랩 스페이서를 포함하는 p+-i-n+ 다이오드이다. 순방향 바이어스 상태에서 FBFET는 게이트 스페이서에 트랩된 전하들에 의해 매우 낮은 문턱전압이하의 기울기를 달성시킬 수 있다.
충분한 전하가 게이트 양 옆에 위치한 전하트랩 스페이서에 의해 저장되면, FBFET의 채널 밴드 다이어그램은 p-n-p-n 다이오드와 같이 형성된다. 이러한 채널 밴드다이어그램 구조는 싸이리스터(thyristor) 혹은 전계효과 다이오드(field-effect diode)와 같으며, 이러한 채널 밴드다이어그램 구조는 채널 내부 양성 피드백 루프 (positive feedback loop)를 일으켜 급격한 문턱전압 이하의 기울기뿐만 아니라 높은 온오프 전류 점멸비, 그리고 낮은 동작전압 특성을 실현할 수 있다.
이러한 FBFET의 양성 피드백 루프는 tri-gate 구조와 같은 적절한 디바이스 구조와 전하를 쉽고 오랫동안 저장할 수 있는 적절한 전하트랩 물질을 통해 구현할 수 있다. 그럼에도 불구하고 기존 SOI 기판에서 tri-gate 구조를 구현하는 것은 공정상의 어려움으로 인해 어려움이 있다.
따라서 이 발명에서는, 복잡한 공정을 필요로 하지 않으면서도 쉽게 tri-gate 또는 gate-all-around (GAA) 구조를 구현할 수 있는 나노와이어(nanowire)를 채널 물질로 사용한다. 더욱이 나노와이어는 플라스틱 등 다양한 유연 기판에 전사기술을 통해 쉽게 전사가 가능하며, 이러한 특성은 소프트 디바이스를 구현하는데 있어서 필수적인 기술이다.
본 발명에서는 기판, 및 기판상에 형성된 단결정 p+-i-n+ 나노와이어와 금속 또는 반도체 나노입자 전하트랩 스페이서를 포함하며, 이러한 트랜지스터 구조에서는 금속 또는 반도체 나노입자에 의해 생성된 진성 채널 내부의 포텐셜 장벽으로 인해 피드백 루프가 형성되어 증폭 현상을 통한 급격한 스위칭 특성과 60 mV/dec 이하 문턱전합이하에서의 기울기값을 구현할 수 있다. 또한, 본 발명에서는 FBFET의 금속 또는 반도체 나노입자 전하트랩 스페이서 물질로서 알루미늄, 금, 백금, 실리콘, 게르마늄, 질화규소 등의 금속 또는 반도체 나노입자를 제안한다.
본 발명의 실시예에 따른 반도체 나노와이어 중 실리콘 나노와이어 제조 방법에 의하면, 포토 마스크를 이용하여 다수의 실리콘 나노와이어에 주입하는 불순물의 종류 및 농도 구배를 용이하게 조절함으로써, 하나의 벌크형 단결정 실리콘 기판에 전자 소자용 실리콘 나노와이어들의 형성을 용이하게 하게 할 수 있다.
또한, 본 발명의 실시예에 따른 금속 또는 반도체 나노입자 전하트랩 스페이서 형성방법에 의하면, 스퍼터링 방식을 통해 금속 또는 반도체 나노입자 전하트랩 스페이서의 종류, 크기 등을 조절함으로써 채널 내부에 포텐셜 장벽을 형성할 수 있는 스페이서의 형성을 용이하게 할 수 있다.
또한, 본 발명의 실시예에 따른 실리콘 나노와이어 제조 방법과 금속 또는 반도체 나노입자 전하트랩 스페이서 형성에 의해 제조되는 FBFET 전자소자는 최소 30.2 mV/dec 평균 문턱전압이하에서의 기울기를 가지며, 이러한 전기적 특성으로 인해 스위칭 특성 향상을 기대할 수 있다. 무엇보다도 해당 소자는 저전력으로 구동되고 고성능을 가지는 다기능 소프트 전자 소자를 구현할 수 있다.
본 발명에서 제시하는 에너지 고효율 소프트 디바이스 기술은 플렉서블 디스플레이와 같은 정보표시장치, 플렉서블 IC와 같은 정보처리장치, 플렉서블 메모리와 같은 정보저장장치 등 다양한 소자 및 센서와의 융합함으로써 소프트소자에 적용 가능하다. 궁극적으로 기존의 MOSFET 소자가 가지고 있던 소비전력 문제를 해결하여 휴대성을 극대화하며 스위칭특성 향상으로 인해 전자기기의 성능 향상시킬 수 있음을 기대할 수 있다.
본 발명은 기존 포터블 디바이스 뿐만 아니라 TV, 컴퓨터 등 다양한 형태의 전자기기에 삽입되는 기존의 MOSFET 소자의 단점을 개선할 수 있을 뿐만 아니라 새로운 형태의 소프트 형태 전자소자 개발을 실현할 수 있다. 따라서 본 발명으로 인해 기존 반도체 소자를 적용하였던 모든 전자기기 시장에서 MOSFET 소자를 대체할 수 있으며, 뿐만 아니라 에너지 초효율 웨어러블 디바이스 시장을 새롭게 개척해 나갈 수 있는 기술로 부각될 수 있다.
본 발명은 기존 반도체 소자의 단점을 극복하고, 새로운 형태의 소프트 전자기기의 기반이 될 수 있는 결과이다. 따라서 반도체 부품을 생산하는 기업에서 본 기술에 대한 활용가치가 있을 것으로 예상된다. 더불어 본 발명을 기반으로 하여 에너지 초효율 기술을 응용하고자 한다면 반도체 부품 기업뿐만이 아니라 휴대폰, TV, 포터블 디바이스, 의료기기, 웨어러블 스마트 디바이스 등 다양한 형태의 전자소자 및 디바이스를 생산하는 완성품 업체에서도 활용이 가능할 것으로 예상된다.
본 발명이 비록 일부 바람직한 실시예에 의해 설명되었지만, 본 발명의 범위는 이에 의해 제한되어서는 아니 되고, 특허청구범위에 의해 뒷받침되는 상기 실시예의 변형이나 개량에도 미쳐야 할 것이다.
100: 반도체 소자
110: 소프트 절연성 기판
120: 반도체 나노와이어
122: 진성 채널 영역
124: 드레인 영역
126: 소스 영역
130: 절연막
140: 소스/드레인 금속 전극
142: 드레인 전극
144: 소스 전극
150: 게이트 전극 구조
160: 금속 또는 반도체 나노입자 전하트랩 스페이서

Claims (12)

  1. 절연성 기판;
    상기 절연성 기판상에 형성된, 양단이 각각 p형과 n형으로 도핑되고 상기 도핑된 영역 사이는 도핑되지 않은 진성인 반도체 나노 와이어;
    상기 반도체 나노 와이어의 p형 도핑 영역과 n형 도핑 영역 상에 각각 형성된 도핑 영역 전극;
    상기 반도체 나노 와이어의 진성 영역 상에 형성된 하부 절연막;
    상기 하부 절연막 상의 일부 영역에 형성된 진성 영역 전극; 및
    상기 하부 절연막 상에서, 상기 진성 영역 전극과 상기 도핑 영역 전극들 사이에 각각 상기 전극들과 이격되어 형성된 금속 또는 반도체 나노 입자 영역을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1항에 있어서,
    상기 하부 절연막과 함께 상기 금속 또는 반도체 나노 입자 영역을 둘러싸도록 형성되는 상부 절연막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제 2항에 있어서,
    상기 반도체 나노 와이어는 전사되어 상기 기판상에 형성된 것을 특징으로 하는 반도체 소자.
  4. 제 3항에 있어서,
    상기 금속 또는 반도체 나노 입자 영역의 금속 또는 반도체 나노 입자는 스퍼터링을 이용하여 상기 하부 절연막 상에 증착된 것을 특징으로 하는 반도체 소자.
  5. 제 4항에 있어서,
    상기 p형 도핑 영역은 p+로 도핑된 드레인 영역이고, 상기 n형 도핑 영역은 n+로 도핑된 소스 영역인 것을 특징으로 하는 반도체 소자.
  6. 제 5항에 있어서,
    상기 하부 절연막 및 상부 절연막은 고유전율 절연막인 것을 특징으로 하는 반도체 소자.
  7. 양단이 각각 p형과 n형으로 도핑되고 상기 도핑된 영역 사이는 도핑되지 않은 진성인 반도체 나노 와이어를 절연성 기판상에 형성하는 단계;
    상기 반도체 나노 와이어의 p형 도핑 영역과 n형 도핑 영역 상에 각각 도핑 영역 전극을 형성하는 단계;
    상기 반도체 나노 와이어의 진성 영역 상에 하부 절연막을 형성하는 단계;
    상기 하부 절연막 상의 일부 영역에 진성 영역 전극을 형성하는 단계; 및
    상기 하부 절연막 상에서, 상기 진성 영역 전극과 상기 도핑 영역 전극들 사이에 각각 상기 전극들과 이격된 금속 또는 반도체 나노 입자 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 제 7항에 있어서,
    상기 하부 절연막과 함께 상기 금속 또는 반도체 나노 입자 영역을 둘러싸도록 형성되는 상부 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  9. 제 8항에 있어서,
    상기 반도체 나노 와이어는 전사되어 상기 기판상에 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  10. 제 9항에 있어서,
    상기 금속 또는 반도체 나노 입자 영역의 금속 또는 반도체 나노 입자는 스퍼터링을 이용하여 상기 하부 절연막 상에 증착되는 것을 특징으로 하는 반도체 소자 제조 방법.
  11. 제 10항에 있어서,
    상기 p형 도핑 영역은 p+로 도핑된 드레인 영역이고, 상기 n형 도핑 영역은 n+로 도핑된 소스 영역인 것을 특징으로 하는 반도체 소자 제조 방법.
  12. 제 11항에 있어서,
    상기 하부 절연막 및 상부 절연막은 고유전율 절연막인 것을 특징으로 하는 반도체 소자 제조 방법.
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