KR20090039610A - 반도체 소자와 그의 제조 및 동작방법 - Google Patents
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Abstract
반도체 소자와 그의 제조 및 동작방법에 관해 개시되어 있다. 개시된 반도체 소자는 서로 다른 나노구조체들을 포함할 수 있다. 예컨대, 상기 반도체 소자는 나노와이어(nanowire)로 형성된 제1구성요소와 나노파티클(nanoparticle)로 형성된 제2구성요소를 포함할 수 있다. 여기서, 상기 나노와이어는 양극성(ambipolar)의 탄소나노튜브(carbon nanotube)일 수 있다. 상기 제1구성요소는 채널층일 수 있고, 제2구성요소는 전하트랩층일 수 있는데, 이 경우, 상기 반도체 소자는 트랜지스터나 메모리 소자일 수 있다.
Description
본 개시는 반도체 소자와 그의 제조 및 동작방법에 관한 것이다.
실리콘(Si) 기반의 반도체 소자는 지금까지 빠른 속도로 고집적화 및 고성능화되어 왔다. 하지만 Si 물질의 특성 한계와 제조공정의 한계 등으로 인해, 향후 수년 후부터는, Si 기반의 반도체 소자를 더 이상 고집적화 및 고성능화시키는 것은 어려울 것이라 예상되고 있다.
이에, Si 기반의 반도체 소자의 한계를 뛰어넘을 수 있는 차세대 소자에 대한 연구가 진행되고 있다. 예컨대, 탄소나노튜브(carbon nanotube)(CNT)와 같은 나노구조체를 적용하여 우수한 성능의 미세 소자를 제조하려는 시도가 이루어지고 있다. 탄소나노튜브는 직경이 수 내지 수십 나노미터(nm) 정도로 매우 작아, 소자의 미세화에 유리할 수 있고, 높은 이동도(mobility), 높은 전기전도도, 높은 열전도도, 강한 기계적 강도 등 우수한 특성을 갖는다. 따라서 탄소나노튜브는 기존 소자의 한계를 극복할 수 있는 물질로 주목받고 있다.
그러나 탄소나노튜브를 반도체 소자에 적용함에 있어서, 해결해야 할 문제점 들이 있기 때문에, 아직까지 이를 적용한 소자의 구현이 용이하지 않다. 대표적으로, 탄소나노튜브를 재현성 있게 합성하기 어렵다는 문제와 합성된 탄소나노튜브를 취급(handling)하기 어렵다는 문제가 있다. 예컨대, 탄소나노튜브를 이용해서 소자를 구현하기 위해서는, 탄소나노튜브를 소자 제작용 기판의 원하는 영역에 정확하게 배열할 수 있는 기술이 요구된다. 그 밖에도, 하나의 소자에 탄소나노튜브와 그와 다른 나노구조체를 함께 적용하기가 용이하지 않으므로, 고성능의 다양한 소자의 구현에 제약이 따른다.
본 발명의 일 측면(aspect)은 양극성(ambipolar)의 나노구조체를 포함하는 반도체 소자를 제공한다.
본 발명의 다른 측면은 상기 반도체 소자의 제조방법을 제공한다.
본 발명의 또 다른 측면은 상기 반도체 소자의 동작방법을 제공한다.
본 발명의 일 실시예는 제1나노구조체를 포함하는 채널층; 상기 채널층 양단에 각각 접촉된 소오스 및 드레인; 상기 채널층 상에 구비된 제1터널절연층; 상기 제1터널절연층 상에 구비되고, 상기 제1나노구조체와 다른 제2나노구조체를 포함하는 제1전하트랩층; 상기 제1전하트랩층 상에 구비된 제1블로킹절연층; 및 상기 제1블로킹절연층 상에 구비된 제1컨트롤게이트;를 포함하는 반도체 소자를 제공한다.
상기 제1나노구조체는 양극성을 가질 수 있다.
상기 제1나노구조체는 나노와이어(nanowire)일 수 있다.
상기 나노와이어는 탄소나노튜브일 수 있다.
상기 제2나노구조체는 나노파티클(nanoparticle)일 수 있다.
상기 채널층은 친수성층 상에 구비될 수 있다.
상기 채널층 주위의 상기 친수성층 상에 소수성층이 구비될 수 있고, 상기 소수성층 상에 상기 소오스 및 상기 드레인이 구비될 수 있다.
상기 제1터널절연층은 순차 적층된 제1 및 제2절연층을 포함할 수 있고, 상 기 제2절연층은 친수성분자층 또는 소수성분자층일 수 있다.
상기 채널층과 이격된 제2컨트롤게이트가 더 구비될 수 있고, 상기 제1 및 제2컨트롤게이트 사이에 상기 채널층이 구비될 수 있다.
상기 채널층과 상기 제2컨트롤게이트 사이에 제2전하트랩층; 상기 채널층과 상기 제2전하트랩층 사이에 제2터널절연층; 및 상기 제2전하트랩층과 상기 제2컨트롤게이트 사이에 제2블로킹절연층;이 더 구비될 수 있다.
상기 제2전하트랩층은 나노구조체, 예컨대, 나노파티클을 포함할 수 있다.
본 실시예의 반도체 소자는 트랜지스터 또는 비휘발성 메모리 소자일 수 있다.
본 발명의 다른 실시예는 기판 상에 제1나노구조체를 포함하는 채널층을 형성하는 단계; 상기 채널층의 양단에 각각 접촉하는 소오스 및 드레인을 형성하는 단계; 상기 채널층 상에 제1터널절연층을 형성하는 단계; 상기 제1터널절연층 상에 상기 제1나노구조체와 다른 제2나노구조체를 포함하는 제1전하트랩층을 형성하는 단계; 상기 제1전하트랩층 상에 제1블로킹절연층을 형성하는 단계; 및 상기 제1블로킹절연층 상에 제1컨트롤게이트를 형성하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.
상기 제1나노구조체는 양극성을 가질 수 있다.
상기 채널층을 형성하는 단계는, 상기 기판 상에 비소수성층을 형성하는 단계; 상기 비소수성층 상에 상기 비소수성층의 제1영역을 노출시키는 개구부를 갖는 소수성층을 형성하는 단계; 및 상기 개구부에 의해 노출된 상기 제1영역에 다수의 상기 제1나노구조체를 흡착시키는 단계;를 포함할 수 있다.
상기 제1나노구조체는 나노와이어일 수 있다.
상기 나노와이어는 탄소나노튜브일 수 있다.
상기 제1터널절연층을 형성하는 단계는, 상기 채널층, 상기 소오스 및 상기 드레인을 덮는 절연층을 형성하는 단계; 및 상기 소오스 및 상기 드레인 사이의 상기 채널층 위쪽의 상기 절연층 상에 상기 제2나노구조체를 흡착하는 흡착층을 형성하는 단계;를 포함할 수 있다.
본 실시예의 제조방법은 상기 절연층을 형성하는 단계와 상기 흡착층을 형성하는 단계 사이에, 상기 절연층의 상기 흡착층 형성 영역 이외의 영역 상에 상기 제2나노구조체를 흡착하지 않는 반흡착층을 형성하는 단계;를 더 포함할 수 있다.
상기 제2나노구조체는 나노구조체, 예컨대, 나노파티클일 수 있다.
본 실시예의 제조방법은 상기 채널층과 이격된 제2컨트롤게이트를 형성하는 단계를 더 포함할 수 있다. 이때, 상기 채널층은 상기 제1 및 제2컨트롤게이트 사이에 구비될 수 있다.
본 실시예의 제조방법은 상기 제2컨트롤게이트와 상기 채널층 사이에 제2전하트랩층을 형성하는 단계; 상기 제2컨트롤게이트와 상기 제2전하트랩층 사이에 제2블로킹절연층을 형성하는 단계; 및 상기 제2전하트랩층과 상기 채널층 사이에 제2터널절연층을 형성하는 단계;를 더 포함할 수 있다.
본 발명의 또 다른 실시예는 제1나노구조체를 포함하는 채널층, 상기 채널층 양단에 각각 접촉된 소오스 및 드레인, 상기 채널층 상에 구비된 제1터널절연층, 상기 제1터널절연층 상에 구비되고 상기 제1나노구조체와 다른 제2나노구조체를 포함하는 제1전하트랩층, 상기 제1전하트랩층 상에 구비된 제1블로킹절연층 및 상기 제1블로킹절연층 상에 구비된 제1컨트롤게이트를 포함하는 반도체 소자의 동작방법에 있어서, 상기 제1전하트랩층에 전하를 트랩시키는 단계;를 포함하는 반도체 소자의 동작방법을 제공한다.
상기 전하는 전자 또는 정공(hole)일 수 있다.
상기 반도체 소자는 제2전하트랩층 및 제2컨트롤게이트를 더 포함할 수 있고, 본 실시예의 동작방법은 상기 제2전하트랩층에 전자 또는 정공(hole)을 트랩시키는 단계를 더 포함할 수 있다.
본 발명의 실시예에 따르면, 소정의 나노구조체, 예컨대, 나노와이어나 나노파티클을 기판의 원하는 영역에 용이하게 배열시킬 수 있다. 또한, 서로 다른 적어도 두 개의 나노구조체를 하나의 소자에 함께 적용시킬 수 있다. 따라서, 본 발명의 실시예를 이용하면 나노구조체를 적용한 다양한 소자를 용이하게 제조할 수 있다.
특히, 본 발명의 실시예에 따른 반도체 소자는 가역적 형-변환(type-switching) 소자일 수 있기 때문에, 그에 따른 다양한 이점을 가질 수 있다.
이하, 본 발명의 실시예에 따른 반도체 소자와 그의 제조 및 동작방법을 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
도 1을 참조하면, 기판(SUB1) 상에 채널층(C1)이 구비되어 있다. 채널층(C1)은 복수의 제1나노구조체(n1)를 포함할 수 있다. 제1나노구조체(n1)는 기판(SUB1) 위에 눕혀진 나노와이어(nanowire)일 수 있다. 제1나노구조체(n1)는 n형 반도체 특성과 p형 반도체 특성을 모두 갖는 양극성(ambipolar) 물질로 구성될 수 있다. 상기 양극성 물질은, 예컨대, 탄소나노튜브(carbon nanotube)(CNT)일 수 있다. 따라서 채널층(C1)은 탄소나노튜브로 이루어진 복수의 나노와이어를 포함할 수 있다. 채널층(C1)과 기판(SUB1) 사이에 비소수성층(L1)이 구비될 수 있다. 비소수성층(L1)은 기판(SUB1)의 전면 상에 형성될 수 있고, 채널층(C1)은 비소수성층(L1)의 소정 영역 상에 형성될 수 있다. 비소수성층(L1)은 친수성층일 수 있다. 예컨대, 비소수성층(L1)은 SiO2층, 유리(Glass), Al2O3층, ZrO2층, HfO2층과 같은 절연물질층일 수 있다. 채널층(C1) 주위의 비소수성층(L1) 상에 소수성층(L2)이 더 구비될 수 있다. 소수성층(L2)은 OTS(octadecyl-trichlorosilane), OTMS(octadecyl-trimethoxysilane), OTE(octadecyl-triethoxysilane) 등과 같은 소수성 분자를 포함하는 층일 수 있다. 제1나노구조체(n1)는 소수성층(L2)에는 흡착되지 않고, 비소수성층(L1)(예컨대, 친수성층)에만 흡착될 수 있기 때문에, 채널층(C1)은 소수성층(L2)이 형성되지 않은 비소수성층(L1) 상에 자기조립(self-assembly) 방식으로 형성될 수 있다. 비소수성층(L1)과 채널층(C1) 사이에 친수성 분자층(미도시)이 더 구비될 수 있다. 이 경우, 제1나노구조체(n1)는 상기 친수성 분자층(미도시)에 자기조립될 수 있다. 상기 친수성 분자층(미도시)은, 예컨대, APTES(aminopropyl-triexothysilane) 및 MPTMS[(3-mercaptopropyl)trimethoxysilane] 등과 같은 친수성 분자를 포함할 수 있다.
채널층(C1)의 양단에 각각 접촉된 소오스전극(S1) 및 드레인전극(D1)이 구비되어 있다. 소오스전극(S1) 및 드레인전극(D1)은 채널층(C1)의 양단에서 소수성층(L2)으로 확장된 구조를 가질 수 있다. 소오스전극(S1) 및 드레인전극(D1)은 금(Au)이나 팔라듐(Pd)과 같은 금속이나, 금속산화물 또는 도전성 불순물이 고농도로 도핑된 반도체로 형성될 수 있다.
채널층(C1) 위쪽에 제1전하트랩층(CT1)이 구비될 수 있다. 제1전하트랩층(CT1)은, 경우에 따라서는, 부유게이트(floating gate)라고 부를 수도 있다. 제1전하트랩층(CT1)은 복수의 제2나노구조체(n2)를 포함할 수 있다. 제2나노구조체(n2)는 제1나노구조체(n1)와 다른 구조를 가질 수 있다. 예컨대, 제2나노구조체(n2)는 나노파티클(nanoparticle)일 수 있다. 상기 나노파티클은 금속, 금속산화물 및 반도체 중 적어도 어느 하나를 포함할 수 있다. 일례로, 상기 제2나노구조체(n2)는 금(Au)과 같은 금속으로 형성된 나노파티클일 수 있다.
채널층(C1)과 제1전하트랩층(CT1) 사이에 제1터널절연층(TL1)이 구비될 수 있다. 제1터널절연층(TL1)은 채널층(C1) 상에 차례로 구비된 제1층(L10) 및 제2층(L20)을 포함할 수 있다. 제1층(L10)은 소오스전극(S1) 및 드레인전극(D1) 상으 로 연장된 구조를 가질 수 있고, 제2층(L20)은 소오스전극(S1)과 드레인전극(D1) 사이의 채널층(C1) 위쪽에 구비될 수 있다. 제2층(L20)이 구비되지 않은 제1층(L10) 상에는 제3층(L30)이 더 구비될 수 있다. 제1층(L10)은 예컨대, SiO2, Al2O3, ZrO2, HfO2 및 그 밖의 다른 절연물질로 형성될 수 있고, 예컨대, 약 10nm 이하, 좁게는, 1∼5nm 정도의 두께로 형성될 수 있다. 제2층(L20)은 제2나노구조체(n2)의 용이한 흡착을 위한 흡착층으로서, 친수성 분자층 또는 소수성 분자층일 수 있다. 제2나노구조체(n2)의 종류에 따라 제2층(L20)의 물질이 결정될 수 있다. 제3층(L30)은 제2나노구조체(n2)가 흡착되지 않는 반흡착층일 수 있다. 제3층(L30)은 제2층(L20)과 반대의 특성을 가질 수 있다. 즉, 제2층(L20)이 친수성 분자층인 경우, 제3층(L30)은 소수성 분자층일 수 있다. 반대로, 제2층(L20)이 소수성 분자층인 경우, 제3층(L30)은 친수성 분자층일 수 있다. 제2나노구조체(n2)는 제3층(L30)에는 흡착되지 않고, 제2층(L20)에만 흡착될 수 있기 때문에, 제1전하트랩층(CT1)은 제2층(L20) 상에 자기조립(self-assembly) 방식으로 형성될 수 있다. 제2나노구조체(n2)가 금(Au) 나노파티클인 경우, 제2층(L20)은 APTES와 같은 친수성 분자로 형성된 층일 수 있고, 제3층(L30)은 OTS, OTMS, OTE 등과 같은 소수성 분자로 형성된 층일 수 있다. 제2나노파티클(n2) 및 제1층(L10)의 물질에 따라, 제2층(L20)은 필요하지 않을 수도 있다. 또한 경우에 따라서는, 제2층(L20)만 구비시키고, 제3층(L30)은 구비시키지 않을 수도 있다. 또 다른 경우, 제1층(L10)을 소오스전극(S1) 및 드레인전극(D1) 사이의 채널층(C1) 상에만 형성하고, 제2층(L20) 및 제3층(L30)을 구비시키지 않을 수도 있다.
제1전하트랩층(CT1)과 제3층(L30) 상에 제1블로킹절연층(BL1)이 구비될 수 있다. 제1블로킹절연층(BL1)은 예컨대, SiO2, Al2O3, ZrO2, HfO2 및 그 밖의 다른 절연물질로 형성된 층일 수 있다. 제1블로킹절연층(BL1)은 비소수성층(L1) 및 제1층(L10)과 같거나 다른 물질로 형성될 수 있다. 제1블로킹절연층(BL1)의 두께는 제1층(L10)보다 두꺼울 수 있다. 예를 들어, 제1블로킹절연층(BL1)의 두께는 수십nm 이상일 수 있다.
제1전하트랩층(CT1) 위쪽의 제1블로킹절연층(BL1) 상에 제1컨트롤게이트(G1)가 구비될 수 있다. 제1컨트롤게이트(G1)는 금(Au)이나 팔라듐(Pd)과 같은 금속이나, 금속산화물 또는 도전성 불순물이 고농도로 도핑된 반도체로 형성될 수 있다.
도 1에서는 싱글게이트 구조를 갖는 반도체 소자에 대해 도시하였지만, 본 발명의 다른 실시예에 따르면, 더블게이트 구조를 갖는 반도체 소자도 가능하다. 그 예들이 도 2 및 도 3에 도시되어 있다.
도 2는 본 발명의 다른 실시예에 따른 반도체 소자를 보여준다.
도 2를 참조하면, 기판(SUB1')의 상층부 내에 제2컨트롤게이트(G2)가 구비될 수 있다. 기판(SUB1')은 반도체 기판일 수 있고, 제2컨트롤게이트(G2)는 도전성 불순물이 고농도로 도핑된 영역일 수 있다. 제2컨트롤게이트(G2)는 채널층(C1)의 아래에서 소오스전극(S1) 및 드레인전극(D1)의 아래쪽으로 확장된 구조를 가질 수 있으나, 채널층(C1)의 아래쪽에만 구비될 수도 있다. 제2컨트롤게이트(G2)와 채널 층(C1) 사이의 비소수성층(L1)은 게이트절연층일 수 있다. 도 2에서 비소수성층(L1) 및 그 상부 구조는 도 1의 그것과 동일할 수 있다.
본 발명의 또 다른 실시예에 따르면, 도 2의 제2컨트롤게이트(G2)와 채널층(C1) 사이에 제2전하트랩층이 더 구비될 수 있다. 그 예가 도 3에 도시되어 있다.
도 3을 참조하면, 제2컨트롤게이트(G2)와 채널층(C1) 사이에 제2전하트랩층(CT2)이 더 구비되어 있다. 제1전하트랩층(CT1)과 유사하게, 제2전하트랩층(CT2)도 부유게이트(floating gate)라 부를 수 있다. 제2전하트랩층(CT2)은 나노구조체를 포함할 수 있다. 예컨대, 제2전하트랩층(CT2)은 제1전하트랩층(CT1)과 유사하거나 동일한 층일 수 있다. 즉, 제2전하트랩층(CT2)은 제2나노구조체(n2)와 유사하거나 동일한 나노구조체(n2')를 포함할 수 있다. 그러나 본 발명은 이에 한정되지 않는다. 제2전하트랩층(CT2)은 제1전하트랩층(CT1)와 다른 구조 및 물질로 구성될 수도 있다. 제2전하트랩층(CT2)과 제2컨트롤게이트(G2) 사이에 몇몇 층들(L10', L20', L30')이 구비될 수 있다. 보다 구체적으로 설명하면, 제2컨트롤게이트(G2) 상에 제4층(L10')이 구비될 수 있고, 제2전하트랩층(CT2)과 제4층(L10') 사이에 제5층(L20')이 더 구비될 수 있다. 제5층(L20')은 나노구조체(n2')의 흡착을 위한 흡착층일 수 있다. 제5층(L20') 주위의 제4층(L10') 상에는 제6층(L30')이 더 구비될 수 있다. 제6층(L30')은 나노구조체(n2')가 흡착되지 않는 반흡착층일 수 있다. 제2전하트랩층(CT2)과 제2컨트롤게이트(G2) 사이에 구비된 제4 및 제5층(L10', L20')은 제2블로킹절연층을 구성할 수 있다. 제4 내지 제6층(L10', L20', L30')의 물질 은 각각 제1 내지 제3층(L10, L20, L30)의 물질에 대응될 수 있다. 따라서, 제2전하트랩층(CT2)은 제5층(L20') 상에 자기조립(self-assembly) 방식으로 형성된 층일 수 있다. 또한 제2층(L20) 및 제3층(L30)을 구비시키는 것이 선택적(optional)이듯이, 제5층(L20') 및 제6층(L30')을 구비시키는 것도 선택적이다. 제6층(L30') 상에 제2전하트랩층(CT2)을 덮는 비소수성층(L1')이 구비될 수 있다. 비소수성층(L1')은 도 1의 비소수성층(L1)에 대응될 수 있다. 제2전하트랩층(CT2)과 채널층(C1) 사이의 비소수성층(L1')은 제2터널절연층일 수 있다. 비소수성층(L1') 상에 형성되는 구조는 도 1에서 비소수성층(L1) 상에 형성되는 구조와 유사할 수 있다.
도 2 및 도 3에서는 제2컨트롤게이트(G2)가 기판(SUB1')의 상층부 내에 구비되었지만, 본 발명의 다른 실시예에 따르면, 기판 상에 제2컨트롤게이트를 별도의 층(금속층 또는 도핑된 반도체층)으로 구비시킬 수도 있다. 또한, 도 3에서 제1전하트랩층(CT1) 및 제1컨트롤게이트(G1)가 없는 구조도 가능하다. 즉, 바텀(bottom) 싱글게이트 구조도 가능하다.
도 4a 내지 도 4g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 보여주는 사시도이다.
도 4a를 참조하면, 기판(SUB1) 상에 비소수성층(L1)을 형성할 수 있다. 비소수성층(L1)은 친수성층일 수 있다. 예컨대, 비소수성층(L1)은 SiO2층, 유리(Glass), Al2O3층, ZrO2층, HfO2층과 같은 절연물질층일 수 있다. 비소수성층(L1) 상에 비소수성층(L1)의 일부(이하, 제1영역)를 노출시키는 개구부를 갖는 소수성층(L2)을 형성 할 수 있다. 소수성층(L2)은 OTS, OTMS, OTE 등과 같은 소수성 분자를 포함하는 층일 수 있다. 소수성층(L2)을 형성하는 방법에 대해 보다 구체적으로 설명하면, 먼저 비소수성층(L1)의 상기 제1영역 상에 레진막(resin layer)(미도시)을 형성한 후, 기판(SUB1)을 소수성 분자가 녹아 있는 용액에 넣어주면, 상기 레진막이 없는 부분에만 상기 소수성 분자가 흡착되므로, 소수성층(L2)을 형성할 수 있다. 상기 레진막은 감광막일 수 있고, 예컨대, 포토리소그라피(photolithography) 방법 등으로 형성할 수 있다. 또한, 상기 소수성 분자가 녹아 있는 용액의 용매는 헥산과 같이 레진막을 녹이지 않는 것일 수 있다. 소수성층(L2) 형성 후, 상기 레진막은 아세톤과 같은 용매를 이용해서 선택적으로 제거할 수 있다. 소수성층(L2)을 형성하는 방법은 다양하게 변화될 수 있다. 예컨대, 소수성층(L2)을 형성하는데, 미세접촉 프린팅(microcontact printing)이나 포토리소그라피 방법을 이용할 수도 있다.
여기서 도시하지는 않았지만, 비소수성층(L1)의 노출된 영역, 즉, 상기 제1영역에 친수성 분자층을 더 구비시킬 수도 있다. 이를 위해, 기판(SUB1)을 친수성 분자가 분산된 용액에 넣어줄 수 있다. 이 경우, 상기 친수성 분자는 비소수성층(L1)에만 흡착되고, 소수성층(L2)에는 흡착되지 않을 수 있다. 상기 친수성 분자는, 예컨대, APTES 및 MPTMS 등일 수 있고, 상기 친수성 분자가 분산된 용액의 용매는 에탄올, 헥산 등일 수 있다. 비소수성층(L1) 자체가 친수성층일 수 있으므로, 상기 친수성 분자층을 형성하는 것은 선택적이다.
도 4b를 참조하면, 다수의 제1나노구조체(n1)가 분산된 용액(이하, 제1나노구조체 용액)(NS1)을 마련한다. 제1나노구조체(n1)는 나노와이어, 예컨대, 탄소나 노튜브일 수 있다. 제1나노구조체 용액(NS1)의 용매는 디클로로벤젠(dichlorobenzen)과 같이 제1나노구조체(n1)에 영향을 주지 않는 것일 수 있다. 제1나노구조체 용액(NS1)에 도 4a의 구조물을 넣어준다. 제1나노구조체(n1)는 소수성층(L2)에는 흡착되지 않고, 비소수성층(L1)(예컨대, 친수성층)에만 흡착될 수 있기 때문에, 소수성층(L2)이 형성되지 않은 비소수성층(L1) 상에 자기조립(self-assembly)될 수 있다. 그 결과물이 도 4c에 도시되어 있다.
도 4c에서 다수의 제1나노구조체(n1)는 하나의 채널층(C1)을 구성할 수 있다. 이와 같이, 자기조립 방식을 이용하면, 기판(SUB1)의 원하는 위치에 원하는 모양의 나노구조 채널층(C1)을 용이하게 형성할 수 있다.
도 4d를 참조하면, 채널층(C1)의 양단에 각각 접하는 소오스전극(S1) 및 드레인전극(D1)을 형성한다. 소오스전극(S1) 및 드레인전극(D1)은 채널층(C1)의 양단에서 소수성층(L2)으로 확장된 구조로 형성할 수 있다. 소오스전극(S1) 및 드레인전극(D1)은 금(Au)이나 팔라듐(Pd)과 같은 금속이나 금속산화물로 형성하거나 또는 도전성 불순물이 고농도로 도핑된 반도체로 형성할 수 있다. 이때, 막 증착을 위해 스퍼터링(sputtering) 법 및 열증발(thermal evaporation) 법과 같은 PVD(physical vapor deposition)나 CVD(chemical vapor deposition) 등을 사용할 수 있고, 증착된 막의 패터닝을 위해 포토리소그라피나 전자빔(E-beam) 리소그라피 등의 방법을 사용할 수 있다.
도 4e를 참조하면, 소수성층(L2) 상에 채널층(C1), 소오스전극(S1) 및 드레인전극(D1)을 덮는 제1절연층(L10)을 형성할 수 있다. 제1절연층(L10)은 예컨대, SiO2, Al2O3, ZrO2, HfO2 및 그 밖의 다른 절연물질로 형성할 수 있고, 약 10nm 이하, 예컨대, 1∼5nm 정도의 두께로 형성할 수 있다. 제1절연층(L10)을 형성하는데 CVD, PE(plasma enhanced)-CVD 및 ALD(atomic layer deposition)와 같은 방법을 이용할 수 있다. 제1절연층(L10)을 형성하는 공정은 제1나노구조체(n1)의 특성에 영향을 주지 않을 수 있다.
도 4f를 참조하면, 소오스전극(S1)과 드레인전극(D1) 사이의 채널층(C1) 위쪽의 제1절연층(L10) 상에 제2절연층(L20)을 형성할 수 있고, 제2절연층(L20)이 형성되지 않은 제1절연층(L10) 상에 제3절연층(L30)을 형성할 수 있다. 제3절연층(L30)을 먼저 형성한 후, 제2절연층(L20)을 형성할 수 있고, 그 반대일 수도 있다. 제2절연층(L20)은 제2나노구조체(n2)(도 4g 참조)를 흡착하는 특성을 갖는 흡착층일 수 있고, 제3절연층(L30)은 제2나노구조체(n2)를 흡착하지 않는 반흡착층일 수 있다. 제2 및 제3절연층(L20, L30) 중 어느 하나는 친수성이고, 다른 하나는 소수성일 수 있다. 예컨대, 제2절연층(L20)이 친수성층이고, 제3절연층(L30)이 소수성층일 수 있다. 이 경우, 먼저 도 4a의 소수성층(L2)을 형성하는 방법과 유사한 방법으로 제3절연층(L30)을 형성한 후, 제2절연층(L20)을 형성할 수 있다. 이때, 제2절연층(L20)을 형성하기 위해서, 제3절연층(L30)이 형성된 기판(SUB1)을 친수성 분자가 분산된 용액에 넣어줄 수 있다. 이 경우, 상기 친수성 분자는 제1절연층(L10)에만 흡착되고, 제3절연층(L30)에는 흡착되지 않으므로, 도 4f와 같은 구조가 얻어질 수 있다. 상기 친수성 분자는, 예컨대, APTES 및 MPTMS 등일 수 있고, 상기 친수성 분자가 분산된 용액의 용매는 에탄올, 헥산 등일 수 있다. 경우에 따라서는, 제3절연층(L30)은 형성하지 않고 제2절연층(L20)만 형성하거나, 제2 및 제3절연층(L20, L30) 모두 형성하지 않을 수도 있다.
도 4g를 참조하면, 다수의 제2나노구조체(n2)가 분산된 용액(이하, 제2나노구조체 용액)(NS2)을 마련한다. 제2나노구조체(n2)는 예컨대, 나노파티클일 수 있다. 제2나노구조체 용액(NS2)의 용매는 순수(deionized water) 등일 수 있다. 제2나노구조체 용액(NS2)에 도 4f의 구조체를 넣어준다. 제2나노구조체(n2)는 제2절연층(L20)에만 흡착되고, 제3절연층(L30)에는 흡착되지 않기 때문에, 제2절연층(L20) 상에 자기조립될 수 있다. 그 결과물이 도 4h에 도시되어 있다.
도 4h에서 자기조립된 다수의 제2나노구조체(n2)는 제1전하트랩층(CT1)을 구성할 수 있다. 이와 같이, 자기조립 방식을 이용하면, 나노구조의 제1전하트랩층(CT1)을 기판(SUB1)의 원하는 위치에 원하는 모양으로 용이하게 형성할 수 있다.
도 4i를 참조하면, 제3절연층(L30) 상에 제1전하트랩층(CT1)을 덮는 제1블로킹절연층(BL1)을 형성한다. 제1블로킹절연층(BL1)은 예컨대, SiO2, Al2O3, ZrO2, HfO2 및 그 밖의 다른 절연물질로 형성할 수 있다. 제1블로킹절연층(BL1)은 비소수성층(L1) 및 제1절연층(L10)과 같거나 다른 물질로 형성할 수 있다. 그리고 제1블로킹절연층(BL1)은 제1절연층(L10)보다 두껍게, 예컨대, 약 수십nm 이상의 두께로 형성할 수 있다. 제1블로킹절연층(BL1)은 CVD, PE-CVD, ALD 등의 방법으로 형성할 수 있고, 이러한 공정 중 제2나노구조체(n2)의 특성은 변하지 않을 수 있다. 제1블 로킹절연층(BL1) 상에 제1컨트롤게이트(G1)를 형성한다. 제1컨트롤게이트(G1)는 채널층(C1)의 중앙부 위쪽을 지나는 제1부분(P1)과 제1부분(P1)의 일단에서 연장된 제2부분(P2)을 포함할 수 있다. 제2부분(P2)은 제1부분(P1)에 수직할 수 있다. 제1컨트롤게이트(G1)의 형태는 다양하게 변화될 수 있다. 제1컨트롤게이트(G1)는 금(Au)이나 팔라듐(Pd)과 같은 금속이나, 금속산화물 또는 도전성 불순물이 고농도로 도핑된 반도체로 형성할 수 있다. 이때, 막 증착을 위해 스퍼터링법 및 열증발법과 같은 PVD나 CVD 등을 사용할 수 있고, 증착된 막의 패터닝을 위해 포토리소그라피나 전자빔 리소그라피 등의 방법을 사용할 수 있다. 도 4i의 I-I'선에 따른 단면도가 도 1의 구조에 대응될 수 있다.
도 4a 내지 도 4i에서는 도 1과 같은 싱글게이트 구조를 갖는 반도체 소자를 제조하는 방법에 대해서 도시하고 설명하였지만, 본 실시예를 변형하면, 도 2 및 도 3과 같은 더블게이트 구조의 반도체 소자를 제조할 수 있다.
예컨대, 도 4a의 단계에서 비소수성층(L1)을 형성하기 전 또는 후에, 기판(SUB1)의 상층부에 도전성 불순물을 고농도로 도핑하면, 도 2의 제2컨트롤게이트(G2)를 형성할 수 있다. 기판(SUB1)의 상층부를 도핑하여 제2컨트롤게이트(G2)를 형성하는 대신에, 기판(SUB1) 상에 별도의 층 구조로 제2컨트롤게이트를 형성할 수도 있다. 또한, 제1전하트랩층(CT1)을 형성하는 방법과 유사한 방법으로, 제2컨트롤게이트(G2)와 채널층(C1) 사이에 도 3의 제2전하트랩층(CT2)을 형성할 수 있다.
이와 같이, 본 발명의 실시예에 따르면, 소정의 나노구조체, 예컨대, 나노와이어(탄소나노튜브)나 나노파티클을 기판의 원하는 영역에 용이하게 배열시킬 수 있다. 또한, 서로 다른 적어도 두 개의 나노구조체를 하나의 소자에 함께 적용시킬 수 있다. 따라서, 본 발명의 실시예를 이용하면 하나 이상의 나노구조체를 적용한 고성능의 다양한 소자를 용이하게 제조할 수 있다.
이하에서는, 본 발명의 실시예들에 따른 반도체 소자의 동작방법, 특성 및 적용분야 등에 대해서 설명하도록 한다.
도 1의 소자의 경우, 제1전하트랩층(CT1)에 전자 또는 정공(hole)을 트랩시킨 후, 소오스전극(S1), 드레인전극(D1) 및 제1컨트롤게이트(G1)에 정상 동작전압을 인가하여 동작시킬 수 있다. 또한 도 1의 소자를 사용하는 동안, 제1전하트랩층(CT1)에 트랩되는 전하의 종류를 바꿔줄 수 있다. 제1전하트랩층(CT1)에 전자를 트랩시키기 위해서는 제1컨트롤게이트(G1)에 양(+)의 고전압, 예컨대, +10V 정도의 전압을 인가할 수 있다. 이때, 상기 양(+)의 고전압에 의해 전자가 채널층(C1)에서 제1전하트랩층(CT1)으로 이동되어 트랩될 수 있다. 한편, 정공을 트랩시키기 위해서는 제1컨트롤게이트(G1)에 음(-)의 고전압, 예컨대, -10V 정도의 전압을 인가할 수 있다. 이때는, 상기 음(-)의 고전압에 의해 정공이 채널층(C1)에서 제1전하트랩층(CT1)으로 이동되어 트랩될 수 있다. 제1컨트롤게이트(G1)에 양(+) 또는 음(-)의 고전압을 인가하여 제1전하트랩층(CT1)에 어떤 전하(전자 또는 정공)를 트랩시키느냐에 따라, 도 1의 소자의 특성이 달라질 수 있다. 예컨대, 제1컨트롤게이트(G1)에 음(-)의 고전압을 인가하여 제1전하트랩층(CT1)에 정공을 트랩시킨 경우, 상기 정상 동작전압 범위에서 도 1의 소자는 n-형 채널을 갖는 트랜지스터(이하, n-형 트랜지스터)의 특성을 나타낼 수 있다. 또한, 제1컨트롤게이트(G1)에 양(+)의 고전압 을 인가하여 제1전하트랩층(CT1)에 전자를 트랩시킨 경우, 상기 정상 동작전압 범위에서 도 1의 소자는 p-형 채널을 갖는 트랜지스터(이하, p-형 트랜지스터)의 특성을 나타낼 수 있다. 이에 관련해서는, 도 5를 참조하여 보다 자세하게 설명한다.
도 5는 도 1의 소자의 게이트전압(Vg)-드레인전류(Id) 특성을 보여주는 그래이다. 여기서, 게이트전압(Vg)은 제1컨트롤게이트(G1)에 인가하는 전압을 의미하고, 드레인전류(Id)는 소오스전극(S1)과 드레인전극(D1) 사이에 흐르는 전류를 의미한다. 게이트전압(Vg)을 변화시키면서 드레인전류(Id)를 측정하였고, 이때 소오스전극(S1)과 드레인전극(D1) 사이에 1V 정도의 전압을 인가하였다.
도 5를 참조하면, 게이트전압(Vg)이 -10V에서 +10V로 증가될 때의 그래프(이하, 제1그래프)(G1)와 게이트전압(Vg)이 +10V에서 -10V로 감소될 때의 그래프(이하, 제2그래프)(G2)는 뚜렷한 차이가 있음을 알 수 있다. 즉, 전기적 이력현상(hysteresis)이 뚜렷한 것이다. 보다 구체적으로 설명하면, -10V의 게이트전압(Vg)을 인가한 후, 게이트전압(Vg)을 증가시키면, +10V의 게이트전압(Vg)이 인가되기 전까지 제1그래프(G1)의 특성을 따른다. -10V의 게이트전압(Vg)이 인가되면, 제1전하트랩층(CT1)에 정공이 트랩되고, 상기 트랩된 정공에 의해, 채널층(C1)에 인가되는 전계(elecric field)가 양(+)의 방향으로 증가한다. 따라서, 제1그래프(G1)는 전체적으로 음(-)의 방향으로 치우칠 수 있다. 일단 제1전하트랩층(CT1)에 정공이 트랩되면, 임계 전압 이하의 양(+)의 전압까지는 제1전하트랩층(CT1)에 트랩된 전하는 정공으로 유지되다가, 임계 전압 이상의 양(+)의 고전압이 인가될 때, 제1전하트랩층(CT1)에 트랩된 전하의 종류가 전자로 바뀔 수 있다. 상기 임계 전압 이상의 양(+)의 고전압에 대응하는 +10V의 게이트전압(Vg)을 인가한 후, 게이트전압(Vg)을 감소시키면, -10V의 게이트전압(Vg)이 인가되기 전까지 제2그래프(G2)의 특성을 따른다. +10V의 게이트전압(Vg)이 인가되면, 제1전하트랩층(CT1)에 전자가 트랩되고, 상기 트랩된 전자에 의해, 채널층(C1)에 인가되는 전계가 음(-)의 방향으로 감소한다. 따라서, 제2그래프(G2)는 제1그래프(G1)보다 전체적으로 양(+)의 방향으로 치우칠 수 있다.
이렇게 제1전하트랩층(CT1)에 어떤 전하가 트랩되느냐에 따라 게이트전압(Vg)-드레인전류(Id) 특성이 크게 달라질 수 있다. 제1그래프(G1)와 제2그래프(G2)는 소정의 전압 범위 내에서 서로 반대되는 특성을 나타낼 수 있다. 예컨대, 약 -4V에서 약 +5V 사이의 게이트전압(Vg) 범위(이하, 제1범위)(R1)에서 게이트전압(Vg)이 증가함에 따라 제1그래프(G1)는 증가하는 반면, 제2그래프(G2)는 감소한다. 게이트전압(Vg)이 증가함에 따라 드레인전류(Id)가 증가하는 것은 n-형 트랜지스터의 특징이고, 게이트전압(Vg)이 증가함에 따라 드레인전류(Id)가 감소하는 것은 p-형 트랜지스터의 특징이다. 정상 동작전압은 상기 제1범위(R1) 내에 있을 수 있다. 따라서, 본 발명의 실시예에 따른 반도체 소자는 제1전하트랩층(CT1)에 트랩된 전하의 종류에 따라 n-형 트랜지스터 특징 또는 p-형 트랜지스터 특징을 가질 수 있다. 이는 본 발명의 실시예에 따른 소자를 사용할 때, 소정의 제1목적을 위해 n-형 트랜지스터로 이용하다가, 소정의 제2목적을 위해 형(type)을 변환시켜 p-형 트랜지스터로 이용할 수 있다는 것을 의미한다. 이렇게 본 발명의 실시예에 따른 반도체 소자는 가역적 형-변환(type-switching) 소자(트랜지스터 또는 메모리 소 자)일 수 있기 때문에, 다양한 이점을 갖는다. 예컨대, 본 발명의 실시예를 이용하면, 재형성 회로(reconfigurable circuit)를 제작할 수 있다.
도 6은 도 1의 소자에 인가하는 게이트전압(Vg)의 파형도 및 게이트전압(Vg)에 따른 드레인전류(Id)의 변화를 보여주는 그래프이다.
도 6을 참조하면, 양(+)의 고전압을 제1컨트롤게이트(G1)에 인가한 후, 작은 세기의 제1전압(V1)을 인가했을 때, 제1전압(V1)의 파형과 그(V1)에 의해 발생하는 드레인전류(Id)의 파형은 반대이다. 이는 상기 양(+)의 고전압을 제1컨트롤게이트(G1)에 인가하면, 소자는 p-형 트랜지스터의 특징을 나타낼 수 있음을 보여준다. 한편, 음(-)의 고전압을 제1컨트롤게이트(G1)에 인가한 후, 작은 세기의 제2전압(V2)을 인가했을 때, 제2전압(V2)의 파형과 그(V2)에 의해 발생하는 드레인전류(Id)의 파형은 유사한 경향성을 나타낸다. 이는 상기 음(-)의 고전압을 제1컨트롤게이트(G1)에 인가하면, 소자는 n-형 트랜지스터의 특징을 나타낼 수 있음을 보여준다.
한편, 본 발명의 실시예에 따른 반도체 소자를 메모리 소자로 이용할 경우, 제1전하트랩층(CT1)에 어떤 전하(전자 또는 정공)가 트랩되었느냐에 따라, 또는 전하가 트랩되었느냐 그렇지 않느냐에 따라, 드레인전류(Id)의 크기는 달라질 수 있다. 이러한 원리를 이용하면, 제1전하트랩층(CT1)을 메모리층으로 이용한 비휘발성 메모리 소자를 구현할 수 있다.
도 7은 도 2의 소자, 즉, 더블게이트 소자에 인가하는 두 가지 게이트전압(이하, 제1 및 제2게이트전압)(Vg1, Vg2)의 파형도 및 제1 및 제2게이트전압(Vg1, Vg2)에 따른 드레인전류(Id)의 변화를 보여주는 그래프이다. 제1 및 제2게이트전압(Vg1, Vg2)은 각각 도 2의 제1 및 제2컨트롤게이트(G1, G2)에 인가하는 전압을 나타낸다.
도 7을 참조하면, +10V의 제1게이트전압(Vg1)을 인가한 후, 제2컨트롤게이트(G2)에 정상 동작전압 수준의 제1전압(V1')을 인가하면, 그(V1')에 의해 발생하는 드레인전류(Id)의 파형과 제1전압(V1')의 파형은 반대이다. 이는 +10V의 제1게이트전압(Vg1)을 인가하면, 소자는 p-형 트랜지스터의 특징을 나타낼 수 있음을 보여준다. 또한, 제1컨트롤게이트(G1)로 제1전하트랩층(CT1)에 전자를 트랩시킨 후, 제2컨트롤게이트(G2)로 소자를 정상 동작시킬 수 있음을 보여준다. 한편, -10V의 제1게이트전압(Vg1)을 인가한 후, 제2컨트롤게이트(G2)에 정상 동작전압 수준의 제2전압(V2')을 인가하면, 그(V2')에 의해 발생하는 드레인전류(Id)의 파형과 제2전압(V2')의 파형은 유사하다. 이는 -10V의 제1게이트전압(Vg1)을 인가하면, 소자는 n-형 트랜지스터의 특징을 나타낼 수 있음을 보여준다. 또한, 제1컨트롤게이트(G1)로 제1전하트랩층(CT1)에 정공을 트랩시킨 후, 제2컨트롤게이트(G2)로 소자를 정상 동작시킬 수 있음을 보여준다. 다시 말해, 도 2의 소자의 경우, 제1전하트랩층(CT1)에 전자 또는 정공을 트랩시킨 후, 소오스전극(S1), 드레인전극(D1) 및 제1컨트롤게이트(G1)에 정상 동작전압을 인가하거나, 소오스전극(S1), 드레인전극(D1) 및 제2컨트롤게이트(G2)에 정상 동작전압을 인가할 수 있다. 도 2의 소자도 트랜지스터나 메모리 소자로 이용할 수 있다.
도 8a 및 도 8b는 도 3의 구조를 갖되 제조방법이 다소 다른 두 소자의 게이 트전압(Vg)-드레인전류(Id) 특성을 보여주는 그래프이다. 여기서, 게이트전압(Vg)은 제1컨트롤게이트(G1)에 인가하는 전압을 의미하고, 드레인전류(Id)는 소오스전극(S1)과 드레인전극(D1) 사이에 흐르는 전류를 의미한다. 게이트전압(Vg)을 변화시키면서 드레인전류(Id)를 측정하였고, 이때 소오스전극(S1)과 드레인전극(D1) 사이에 1V 정도의 전압을 인가하였다.
도 8a의 경우, 도 5와 매우 유사한 양상을 보인다. 즉, 약 -4V에서 약 +5V 사이의 게이트전압(Vg) 범위에서 게이트전압(Vg)이 증가함에 따라 제1그래프(G1')는 n-형 트랜지스터의 특징을 보이고, 제2그래프(G2')는 p-형 트랜지스터의 특징을 보인다.
한편, 도 8b의 경우, 양(+)의 고전압을 인가했을 때의 드레인전류(Id)가 0.2㎂ 정도로 도 8a에서의 0.4㎂에 비해 상당히 낮아진 것을 알 수 있다. 또한, -10V 정도에서 0V 정도까지 제1 및 제2그래프(G1", G2")는 모두 p-형 트랜지스터의 특성을 보이는 것을 알 수 있다.
즉, 도 8a에 대응하는 소자의 경우 n-형 트랜지스터의 특성과 p-형 트랜지스터의 특성이 균형을 이루는 반면, 도 8b에 대응하는 소자의 경우 n-형 트랜지스터의 특성보다 p-형 트랜지스터의 특성이 강한 것을 알 수 있다. 이러한 도 8a와 도 8b의 차이로부터, 구조가 유사하다고 하더라도 제조방법에 따라 이력현상의 양상, 즉, 게이트전압(Vg)-드레인전류(Id) 특성은 서로 다를 수 있음을 알 수 있다. 이는 도 1 및 도 2의 소자에 대해서도 마찬가지일 수 있다.
도 3의 소자를 동작시킴에 있어서, 제1전하트랩층(CT1)에 전자 또는 정공을 트랩시키고, 제2전하트랩층(CT2)에 전자 또는 정공을 트랩시킨 후, 소오스전극(S1), 드레인전극(D1) 및 제1컨트롤게이트(G1)에 정상 동작전압을 인가하거나, 소오스전극(S1), 드레인전극(D1) 및 제2컨트롤게이트(G2)에 정상 동작전압을 인가할 수 있다. 또한 도 3의 소자는 도 1 및 도 2의 소자와 마찬가지로 트랜지스터나 메모리 소자로 이용할 수 있다. 도 3의 소자는 두 개의 전하트랩층(CT1, CT2)을 갖기 때문에, 하나의 전하트랩층(CT1)을 갖는 도 1 및 도 2의 소자보다 다양한 상태를 가질 수 있다. 도 3의 소자를 메모리 소자로 이용하는 경우, 제1전하트랩층(CT1)에 트랩되는 전하의 종류 및 제2전하트랩층(CT2)에 트랩되는 전하의 종류에 따라, 도 3의 소자는 서로 다른 네 가지 상태, 즉, (0,0), (1,0), (0,1) 및 (1,1)에 대응하는 상태를 가질 수 있다. 상기 네 가지 상태는 각각 도 9a 내지 도 9d의 상태에 대응될 수 있다.
도 9a를 참조하면, 제1전하트랩층(CT1) 및 제2전하트랩층(CT2)에 모두 전자가 트랩되어 있다. 이를 위해, 제1컨트롤게이트(G1) 및 제2컨트롤게이트(G2)에 양(+)의 고전압을 인가할 수 있다.
도 9b를 참조하면, 제1전하트랩층(CT1)에는 정공이 트랩되고, 제2전하트랩층(CT2)에는 전자가 트랩되어 있다. 이를 위해, 제1컨트롤게이트(G1)에 음(-)의 고전압을 인가하고, 제2컨트롤게이트(G2)에 양(+)의 고전압을 인가할 수 있다.
도 9c를 참조하면, 제1전하트랩층(CT1)에는 전자가 트랩되고, 제2전하트랩층(CT2)에는 정공이 트랩되어 있다. 이를 위해, 제1컨트롤게이트(G1)에 양(+)의 고전압을 인가하고, 제2컨트롤게이트(G2)에 음(-)의 고전압을 인가할 수 있다. 도 9c 의 상태는, 채널층(C1) 일측에 정공이 트랩되고 타측에 전자가 트랩된다는 점에서, 도 9b의 상태와 유사하다고 여겨질 수 있다. 그러나 채널층(C1)을 중심으로 채널층(C1) 위쪽의 구성과 아래쪽의 구성이 완전 대칭을 이루지 않는다면, 도 9b와 도 9c의 상태는 서로 다른 저항을 나타낼 수 있다. 보다 구체적으로, 제1터널절연층(TL1)과 제2터널절연층(L10'+L20')의 두께 및 물질의 차이, 그리고 제1 및 제2전하트랩층(CT1, CT2)의 물질 및 크기의 차이 등이 있을 때, 그로 인해, 도 9b와 도 9c의 상태는 서로 다른 저항을 나타낼 수 있다.
도 9d를 참조하면, 제1전하트랩층(CT1) 및 제2전하트랩층(CT2)에 모두 정공이 트랩되어 있다. 이를 위해, 제1컨트롤게이트(G1) 및 제2컨트롤게이트(G2)에 음(-)의 고전압을 인가할 수 있다.
따라서, 본 발명의 실시예에 따르면, 하나의 단위 메모리 셀이 네 개의 서로 다른 저항 상태를 갖는 멀티-비트(multi-bit) 메모리 소자의 구현이 가능하다.
도 10은 도 3의 소자의 제1 및 제2컨트롤게이트(G1, G2)에 인가하는 두 전압(즉, 제1 및 제2게이트전압)(Vg1, Vg2)과 그에 따른 드레인전류(Id)의 변화를 보여준다. 본 결과는 도 3의 구조를 갖되 도 8a에 대응하는 특성을 갖는 소자에 대한 결과이다. 이러한 결과를 얻는데 사용한 드레인전압, 즉, 소오스전극(S1)과 드레인전극(D1) 사이의 전압은 1V 정도였다.
도 10을 참조하면, (0,0) 상태는 제1 및 제2컨트롤게이트(G1, G2)에 +10V를 인가한 이후의 상태를, (1,0) 상태는 제1컨트롤게이트(G1)에 -10V의 전압을 인가하고, 제2컨트롤게이트(G2)에 +10V의 전압을 인가한 이후의 상태를, (0,1) 상태는 제 1컨트롤게이트(G1)에 +10V의 전압을 인가하고, 제2컨트롤게이트(G2)에 -10V의 전압을 인가한 이후의 상태를, 그리고, (1,1) 상태는 제1 및 제2컨트롤게이트(G1, G2)에 -10V를 인가한 이후의 상태를 나타낸다. (0,0), (1,0), (0,1) 및 (1,1) 상태에서 드레인전류(Id)는 서로 다른 것을 알 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도 1 내지 도 3의 구조 및 도 4a 내지 도 4i의 제조방법은 다양하게 변화될 수 있음을 알 수 있을 것이다. 구체적인 예로, 도 1 내지 도 3에서 채널층(C1)은 탄소나노튜브가 아닌 다른 양극성 물질, 예컨대, 그래핀(graphene)으로 형성될 수 있음을 알 수 있을 것이다. 또한, 본 발명의 사상(idea)을 이용해서 여기에 구체적으로 개시되지 않은 다른 소자들을 제조할 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
도 1 내지 도 3은 본 발명의 실시예들에 따른 반도체 소자의 단면도이다.
도 4a 내지 도 4i는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 보여주는 사시도이다.
도 5는 도 1의 소자의 게이트전압(Vg)-드레인전류(Id) 특성을 보여주는 그래이다.
도 6은 도 1의 소자에 인가하는 게이트전압(Vg)의 파형도 및 상기 게이트전압(Vg)에 따른 드레인전류(Id)의 변화를 보여주는 그래프이다.
도 7은 도 2의 소자에 인가하는 두 가지 게이트전압(Vg1, Vg2)의 파형도 및 상기 두 가지 게이트전압(Vg1, Vg2)에 따른 드레인전류(Id)의 변화를 보여주는 그래프이다.
도 8a 및 도 8b는 도 3의 구조를 갖되 제조방법이 다소 다른 두 소자의 게이트전압(Vg)-드레인전류(Id) 특성을 보여주는 그래프이다.
도 9a 내지 도 9d는 도 3의 소자의 서로 다른 네 가지 상태를 보여주는 단면도이다.
도 10은 도 3의 소자에 인가하는 두 가지 게이트전압(Vg1, Vg2)의 파형도 및 상기 두 가지 게이트전압(Vg1, Vg2)에 따른 드레인전류(Id)의 변화를 보여주는 그래프이다.
* 도면의 주요 부분에 대한 부호설명 *
BL1 : 블로킹절연층 C1 : 채널층
CT1, CT2 : 전하트랩층 D1 : 드레인전극
G1, G2 : 컨트롤게이트 L1, L1' : 비소수성층
L2 : 소수성층 L10∼L30 : 제1 내지 제3층
L10'∼L30' : 제4 내지 제6층 n1 : 제1나노구조체
n2 : 제2나노구조체 NS1 : 제1나노구조체 용액
NS2 : 제2나노구조체 용액 R1 : 제1영역
S1 : 소오스전극 SUB1, SUB1' : 기판
TL1 : 터널절연층
Claims (23)
- 제1나노구조체를 포함하는 채널층;상기 채널층 양단에 각각 접촉된 소오스 및 드레인;상기 채널층 상에 구비된 제1터널절연층;상기 제1터널절연층 상에 구비되고, 상기 제1나노구조체와 다른 제2나노구조체를 포함하는 제1전하트랩층;상기 제1전하트랩층 상에 구비된 제1블로킹절연층; 및상기 제1블로킹절연층 상에 구비된 제1컨트롤게이트;를 포함하는 반도체 소자.
- 제 1 항에 있어서,상기 제1나노구조체는 양극성을 갖는 반도체 소자.
- 제 1 항 또는 제 2 항에 있어서,상기 제1나노구조체는 나노와이어인 반도체 소자.
- 제 1 항에 있어서,상기 제2나노구조체는 나노파티클인 반도체 소자.
- 제 1 항에 있어서,상기 채널층은 친수성층 상에 구비되는 반도체 소자.
- 제 5 항에 있어서,상기 채널층 주위의 상기 친수성층 상에 소수성층이 구비되고,상기 소수성층 상에 상기 소오스 및 상기 드레인이 구비되는 반도체 소자.
- 제 1 항에 있어서,상기 제1터널절연층은 순차 적층된 제1 및 제2절연층을 포함하고,상기 제2절연층은 친수성분자층 또는 소수성분자층인 반도체 소자.
- 제 1 항에 있어서,상기 채널층과 이격된 제2컨트롤게이트를 더 포함하고,상기 제1 및 제2컨트롤게이트 사이에 상기 채널층이 구비되는 반도체 소자.
- 제 8 항에 있어서,상기 채널층과 상기 제2컨트롤게이트 사이에 제2전하트랩층;상기 채널층과 상기 제2전하트랩층 사이에 제2터널절연층; 및상기 제2전하트랩층과 상기 제2컨트롤게이트 사이에 제2블로킹절연층;을 더 포함하는 반도체 소자.
- 제 9 항에 있어서,상기 제2전하트랩층은 나노파티클을 포함하는 반도체 소자.
- 제 1 항에 있어서,상기 반도체 소자는 트랜지스터 또는 비휘발성 메모리 소자인 반도체 소자.
- 기판 상에 제1나노구조체를 포함하는 채널층을 형성하는 단계;상기 채널층의 양단에 각각 접촉하는 소오스 및 드레인을 형성하는 단계;상기 채널층 상에 제1터널절연층을 형성하는 단계;상기 제1터널절연층 상에 상기 제1나노구조체와 다른 제2나노구조체를 포함하는 제1전하트랩층을 형성하는 단계;상기 제1전하트랩층 상에 제1블로킹절연층을 형성하는 단계; 및상기 제1블로킹절연층 상에 제1컨트롤게이트를 형성하는 단계;를 포함하는 반도체 소자의 제조방법.
- 제 12 항에 있어서,상기 제1나노구조체는 양극성을 갖는 반도체 소자의 제조방법.
- 제 12 항에 있어서, 상기 채널층을 형성하는 단계는,상기 기판 상에 비소수성층을 형성하는 단계;상기 비소수성층 상에 상기 비소수성층의 제1영역을 노출시키는 개구부를 갖는 소수성층을 형성하는 단계; 및상기 개구부에 의해 노출된 상기 제1영역에 다수의 상기 제1나노구조체를 흡착시키는 단계;를 포함하는 반도체 소자의 제조방법.
- 제 12 내지 14 항 중 어느 한 항에 있어서,상기 제1나노구조체는 나노와이어인 반도체 소자의 제조방법.
- 제 12 항에 있어서, 상기 제1터널절연층을 형성하는 단계는,상기 채널층, 상기 소오스 및 상기 드레인을 덮는 절연층을 형성하는 단계; 및상기 소오스 및 상기 드레인 사이의 상기 채널층 위쪽의 상기 절연층 상에 상기 제2나노구조체를 흡착하는 흡착층을 형성하는 단계;를 포함하는 반도체 소자의 제조방법.
- 제 16 항에 있어서,상기 절연층을 형성하는 단계와 상기 흡착층을 형성하는 단계 사이에,상기 절연층의 상기 흡착층 형성 영역 이외의 영역 상에 상기 제2나노구조체를 흡착하지 않는 반흡착층을 형성하는 단계;를 더 포함하는 반도체 소자의 제조방 법.
- 제 12, 16 및 17 항 중 어느 한 항에 있어서,상기 제2나노구조체는 나노파티클인 반도체 소자의 제조방법.
- 제 12 항에 있어서,상기 채널층과 이격된 제2컨트롤게이트를 형성하는 단계를 더 포함하고,상기 제1 및 제2컨트롤게이트 사이에 상기 채널층이 구비되는 반도체 소자의 제조방법.
- 제 19 항에 있어서,상기 제2컨트롤게이트와 상기 채널층 사이에 제2전하트랩층을 형성하는 단계;상기 제2컨트롤게이트와 상기 제2전하트랩층 사이에 제2블로킹절연층을 형성하는 단계; 및상기 제2전하트랩층과 상기 채널층 사이에 제2터널절연층을 형성하는 단계;를 더 포함하는 반도체 소자의 제조방법.
- 청구항 1에 기재된 반도체 소자의 동작방법에 있어서,상기 제1전하트랩층에 전하를 트랩시키는 단계;를 포함하는 반도체 소자의 동작방법.
- 제 21 항에 있어서,상기 전하는 전자 또는 정공(hole)인 반도체 소자의 동작방법.
- 제 21 항에 있어서,상기 반도체 소자는 제2전하트랩층 및 제2컨트롤게이트를 더 포함하고,상기 제2전하트랩층에 전자 또는 정공(hole)을 트랩시키는 단계를 더 포함하는 반도체 소자의 동작방법.
Priority Applications (4)
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| US12/289,055 US8063430B2 (en) | 2007-10-18 | 2008-10-20 | Semiconductor devices and methods of manufacturing and operating same |
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| JP2009229558A JP5706077B2 (ja) | 2008-10-02 | 2009-10-01 | 半導体素子とその製造及び動作方法 |
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