KR100964141B1 - 다중치 단전자 논리회로 - Google Patents
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Abstract
본 발명은 복수개의 단전자 트랜지스터(SET)와 전계효과 트랜지스터(FET)로 구성된 회로로, 소자의 구동능력이 향상되고 다중치(Multiple valued) 처리가 가능한 회로에 관한 것이다. 더욱 상세하게는 전계효과 트랜지스터의 증폭특성을 이용하여, 복수개의 단전자 트랜지스터를 병렬 또는 직렬연결하여 고집적 및 고속의 장점을 지닌 논리회로에 관한 것이다. 본 발명의 구체적 수단으로서 다중치 단전자 논리회로는 하나의 양자점이 형성되어 있고, 양자점의 에너지 준위를 조절하는 제어게이트(Gc) 및 쿨롱진동 위상을 제어하기 위한 측면게이트(Gs)가 형성되어 있는 단전자 트랜지스터(10); 및 단전자 트랜지스터(10)의 드레인(D)과 연결되어 있는 전계효과 트랜지스터(50);로 구성되고, 단전자 트랜지스터(10,10')는 복수개인 것을 특징으로 한다. 이러한 논리소자는 복수개의 단전자 트랜지스터(10,10')에 형성되어 있는 측면게이트(Gs,Gs')에 소정의 전압을 인가하여 쿨롱진동의 위상을 변화시킴으로써 하나의 회로구성으로 AND 또는 NOR 및 OR 또는 NAND의 연산이 가능하다는 장점이 있다.
단전자 트랜지스터, 단전자 로직 게이트, 다중치 로직, SETMOS
Description
본 발명은 논리회로에 관한 것으로, 보다 상세하게는 다중치 단전자 논리회로에 관한 것이다.
일반적으로, 상보형 금속 산화막 반도체(CMOS)를 기반으로 한 논리회로는 '0' 과 '1'의 신호를 오직 1비트로만 처리하는 문제점이 있었다.
이러한 문제점이 개선된 단전자 트랜지스터(SET:Single Electron Transistor)는 쿨롱진동의 특성을 이용하여 다중치의 신호를 멀티비트(multi-bit)로 처리하여 많은 정보를 처리할 수 있는 장점으로 중앙처리장치(CPU) 등에 사용되어, 고집적, 저전력의 장점을 지니고 있다. 특히 단전자 소자의 저전력 특성은 소비전력이 낮아 장시간 사용가능하다는 장점이 있으나, 낮은 출력전압과 구동전류로 신호전달시 지연시간을 유발하여 저속도 현상이 야기되었다. 많은 정보를 처리해야하는 논리회로에서의 저속도 현상은 치명적인 단점으로 실질적인 산업으로 활용하기에는 어렵다는 문제점이 있었다.
일반적으로, 상보형 금속 산화막 반도체(CMOS)를 기반으로 한 논리회로는 '0' 과 '1'의 신호를 오직 1비트로만 처리하는 문제점이 있었다.
이러한 문제점이 개선된 단전자 트랜지스터(SET:Single Electron Transistor)는 쿨롱진동의 특성을 이용하여 다중치의 신호를 멀티비트(multi-bit)로 처리하여 많은 정보를 처리할 수 있는 장점으로 중앙처리장치(CPU) 등에 사용되어, 고집적, 저전력의 장점을 지니고 있다. 특히 단전자 소자의 저전력 특성은 소비전력이 낮아 장시간 사용가능하다는 장점이 있으나, 낮은 출력전압과 구동전류로 신호전달시 지연시간을 유발하여 저속도 현상이 야기되었다. 많은 정보를 처리해야하는 논리회로에서의 저속도 현상은 치명적인 단점으로 실질적인 산업으로 활용하기에는 어렵다는 문제점이 있었다.
따라서, 본발명은 상기의 문제점을 해결하기 위하여 안출된 것으로서, 전계형 트랜지스터의 증폭특성을 이용하여 단전자 소자의 낮은 출력전압을 개선하고, 동시에 구동능력이 향상된 다중치 단전자 논리회로를 제공하는데 그 목적이 있다.
또한, 단전자 트랜지스터에는 양자점과 동일한 평면에 측면게이트가 형성되어,출력되는 신호의 쿨롱진동의 위상이 180°(out-of-phase) 조절 가능하므로 추가된 회로 없이 하나의 논리회로로 AND와 NOR를 수행할 수 있고, OR과 NAND연산을 수행할 수 있어, 소자의 집적도가 크게 향상된 논리회로를 제공하는데 그 목적이 있다.
또한, 단전자 트랜지스터에는 양자점과 동일한 평면에 측면게이트가 형성되어,출력되는 신호의 쿨롱진동의 위상이 180°(out-of-phase) 조절 가능하므로 추가된 회로 없이 하나의 논리회로로 AND와 NOR를 수행할 수 있고, OR과 NAND연산을 수행할 수 있어, 소자의 집적도가 크게 향상된 논리회로를 제공하는데 그 목적이 있다.
본 발명인 다중치 단전자 논리회로는 출력전압 및 구동전류가 향상되어 고속의 정보처리가 가능하다는 장점이 있다.
또한, 하나의 논리회로로 AND와 NOR 또는 OR과 NAND를 수행 가능한 바, 소자의 집적도가 향상되는 장점이 있다.
또한, 하나의 논리회로로 AND와 NOR 또는 OR과 NAND를 수행 가능한 바, 소자의 집적도가 향상되는 장점이 있다.
이하, 첨부된 도면을 참고하여 본 발명의 바람직한 실시예를 설명한다. 본 발명인 다중치 단전자 논리회로는 복수개의 단전자 트랜지스터(10,10')와 전계효과 트랜지스터(50)로 구성된다. 설명의 편의를 도모하기 위하여, 이하에서 복수개의 단전자 트랜지스터는 2개의 단전자 트랜지스터(10,10')로 설명하며, 본 발명의 복수개의 단전자 트랜지스터가 2개로 한정되는 것은 아니다.
또한, 단전자 트랜지스터(10)의 드레인을 'D'로, 소오스를 'S'로, 측면게이트를 'Gs'로, 제어게이트를 'Gc'로 하며, 전계효과 트랜지스터(50)의 드레인, 소오스와 게이트는 단전자 트랜지스터(10)와 구별하기 위하여, 각각 'Df', 'Sf', 'Gf'라고 한다.
단전자 트랜지스터(10)는 기본적으로 소오스(S), 드레인(D), 게이트(G)가 형성되어 있으며, 하나의 양자점을 갖는다. 다만 게이트(G)는 측면게이트(Gs)와 제어게이트(Gc)로 구성되어 있으며, 측면게이트(Gs)는 쿨롱진동 위상을 제어하는 역할을 하고, 제어게이트(Gc)는 양자점의 에너지 준위를 조절하는 역할을 한다.
다른 하나의 단전자 트랜지스터(10')의 구성도 앞서 설명한 단전자 트랜지스터(10)와 동일하므로, 앞서 기재한 내용으로 갈음한다. 미설명부호 "12,12'"와 "13,13'"은 터널 커패시터(tunnel capacitor)이고, "15,15'"는 제어게이트측 커패시터를, "16,16'"은 측면게이트측 커패시터를 나타낸다.
이하, 복수개의 단전자 트랜지스터(10,10')의 병렬 연결 및 직렬연결에 따른 동작은 각 실시예별로 설명한다.
<실시예 1>
도 1은 단전자 트랜지스터(10,10')가 병렬연결되어 구성된 다중치 단전자 논리회로도이다. 도1에 도시된 바와 같이, 이러한 구성의 논리회로는 OR 및 NAND 연산을 수행할 수 있다.
우선, OR의 논리연산의 수행에 대하여 먼저 설명한다. 단전자 트랜지스터(10,10')들의 각각의 소오스(S,S')는 그라운드에 접지된 상태이고, 드레인(D,D')이 제1노드(1)에 연결되어 병렬연결된 상태이다. 제1노드(1)에는 전계효과 트랜지스터(50)의 게이트(Gf)가 연결되어 있다. 즉, 단전자 트랜지스터(10,10')의 드레인(D,D')과 전계효과 트랜지스터(50)의 게이트(Gf)가 연결되어 있다. 그리고, 전계효과 트랜지스터(50)의 소오스(Sf)는 그라운드에 접지된 상태이다.
제1노드(1)에는 일정한 전류를 인가하는 제1정전류원(100)이 위치하고, 전계효과 트랜지스터(50)의 드레인(Df)과 제2정전류원(101)이 연결되어 있다.
제1정전류원(100)과 제2정전류원(101)에 의하여 소정의 전류가 단전자 트랜지스터들(10,10') 및 전계효과 트랜지스터(50)로 인가된다. 전계효과 트랜지스터(50)의 게이트(Gf)로 인가되는 전압은 단전자 트랜지스터(10,10')의 측면게이트(Gs,Gs')에 의하여, 터널링 전류에 대한 180°의 위상차를 갖는 전압진동이 발생된다. 전계효과 트랜지스터(50)의 드레인 전류는 게이트(Gf)에 인가되는 전압의 진동과 동일한 위상을 갖게 된다.
단전자 트랜지스터(10)의 쿨롱봉쇄 영역을 '0'으로, 터널링 영역을 '1'로 정의하면, 단전자 트랜지스터들(10,10') 중 어느 하나 또는 모두가 동시에 터널링 영역에 있는 경우, 전계효과 트랜지스터(50)의 출력전압(Vout)은 상승된다. 반면 단전자 트랜지스터(10)가 동시에 쿨롱 봉쇄영역에 있는 경우, 전계효과 트랜지스터(50)의 게이트(Gf)에는 높은 전압이 인가되어 출력전압(Vout)은 낮은 값이 출력된다.
이때, 단전자 트랜지스터(10,10')의 측면게이트(Gs,Gs')에 전압원에 의하여 외부전압(Vg,Vg')을 인가하면 쿨롱진동 위상이 180°이동되어 NAND 논리연산을 수행할 수 있다.
또한, 단전자 트랜지스터(10)의 드레인을 'D'로, 소오스를 'S'로, 측면게이트를 'Gs'로, 제어게이트를 'Gc'로 하며, 전계효과 트랜지스터(50)의 드레인, 소오스와 게이트는 단전자 트랜지스터(10)와 구별하기 위하여, 각각 'Df', 'Sf', 'Gf'라고 한다.
단전자 트랜지스터(10)는 기본적으로 소오스(S), 드레인(D), 게이트(G)가 형성되어 있으며, 하나의 양자점을 갖는다. 다만 게이트(G)는 측면게이트(Gs)와 제어게이트(Gc)로 구성되어 있으며, 측면게이트(Gs)는 쿨롱진동 위상을 제어하는 역할을 하고, 제어게이트(Gc)는 양자점의 에너지 준위를 조절하는 역할을 한다.
다른 하나의 단전자 트랜지스터(10')의 구성도 앞서 설명한 단전자 트랜지스터(10)와 동일하므로, 앞서 기재한 내용으로 갈음한다. 미설명부호 "12,12'"와 "13,13'"은 터널 커패시터(tunnel capacitor)이고, "15,15'"는 제어게이트측 커패시터를, "16,16'"은 측면게이트측 커패시터를 나타낸다.
이하, 복수개의 단전자 트랜지스터(10,10')의 병렬 연결 및 직렬연결에 따른 동작은 각 실시예별로 설명한다.
<실시예 1>
도 1은 단전자 트랜지스터(10,10')가 병렬연결되어 구성된 다중치 단전자 논리회로도이다. 도1에 도시된 바와 같이, 이러한 구성의 논리회로는 OR 및 NAND 연산을 수행할 수 있다.
우선, OR의 논리연산의 수행에 대하여 먼저 설명한다. 단전자 트랜지스터(10,10')들의 각각의 소오스(S,S')는 그라운드에 접지된 상태이고, 드레인(D,D')이 제1노드(1)에 연결되어 병렬연결된 상태이다. 제1노드(1)에는 전계효과 트랜지스터(50)의 게이트(Gf)가 연결되어 있다. 즉, 단전자 트랜지스터(10,10')의 드레인(D,D')과 전계효과 트랜지스터(50)의 게이트(Gf)가 연결되어 있다. 그리고, 전계효과 트랜지스터(50)의 소오스(Sf)는 그라운드에 접지된 상태이다.
제1노드(1)에는 일정한 전류를 인가하는 제1정전류원(100)이 위치하고, 전계효과 트랜지스터(50)의 드레인(Df)과 제2정전류원(101)이 연결되어 있다.
제1정전류원(100)과 제2정전류원(101)에 의하여 소정의 전류가 단전자 트랜지스터들(10,10') 및 전계효과 트랜지스터(50)로 인가된다. 전계효과 트랜지스터(50)의 게이트(Gf)로 인가되는 전압은 단전자 트랜지스터(10,10')의 측면게이트(Gs,Gs')에 의하여, 터널링 전류에 대한 180°의 위상차를 갖는 전압진동이 발생된다. 전계효과 트랜지스터(50)의 드레인 전류는 게이트(Gf)에 인가되는 전압의 진동과 동일한 위상을 갖게 된다.
단전자 트랜지스터(10)의 쿨롱봉쇄 영역을 '0'으로, 터널링 영역을 '1'로 정의하면, 단전자 트랜지스터들(10,10') 중 어느 하나 또는 모두가 동시에 터널링 영역에 있는 경우, 전계효과 트랜지스터(50)의 출력전압(Vout)은 상승된다. 반면 단전자 트랜지스터(10)가 동시에 쿨롱 봉쇄영역에 있는 경우, 전계효과 트랜지스터(50)의 게이트(Gf)에는 높은 전압이 인가되어 출력전압(Vout)은 낮은 값이 출력된다.
이때, 단전자 트랜지스터(10,10')의 측면게이트(Gs,Gs')에 전압원에 의하여 외부전압(Vg,Vg')을 인가하면 쿨롱진동 위상이 180°이동되어 NAND 논리연산을 수행할 수 있다.
<실시예 2>
도 2는 복수개의 단전자 트랜지스터(10,10')가 직렬연결되어 구성된 다중치 단전자 논리회로도이다. 도 2에 도시된 바와 같이, 이러한 구성의 논리회로는 AND 및 NOR 연산을 수행할 수 있다.
우선, AND의 논리연산의 수행에 대하여 먼저 설명한다. 단전자 트랜지스터들(10,10')은 어느 하나의 단전자 트랜지스터(10)의 소오스(S)와 다른 하나의 단전자 트랜지스터(10')의 드레인(D')이 연결되는 방식으로 직렬연결되어 있다. 직렬연결된 단전자 트랜지스터의 소오스(S')는 그라운드에 접지된 상태이다. 직렬연결된 단전자 트랜지스터(10)의 드레인(D)은 제1노드(1)에 전계효과 트랜지스터(50)의 게이트(G)와 연결되어 있다. 전계효과 트랜지스터(50)의 소오스(Sf)도 그라운드에 접지된 상태이다.
제1노드(1)에는 일정한 전류를 인가하는 제1정전류원(100)이 위치하고, 전계효과 트랜지스터(50)의 드레인(Df) 측의 제2노드(2)에는 제2정전류원(101)이 연결되어 있다.
제1정전류원(100)과 제2정전류원(101)에 의하여 소정의 전류가 단전자 트랜지스터들(10,10') 및 전계효과 트랜지스터(50)로 인가된다.
단전자 트랜지스터(10,10')의 쿨롱봉쇄 영역을 '0'으로, 터널링 영역을 '1'로 정의하여 AND 연산을 수행하면 다음과 같다. 도 2에 도시된 바와 같이, 전계효과 트랜지스터(50)의 게이트(Gf)와 복수개의 단전자 트랜지스터(10,10')가 직렬연결되어 있으므로, 단전자 트랜지스터(10,10')가 동시에 터널링 영역에 있을 경우, 단전자 트랜지스터(10,10')로 흐르는 제1정전류원(100) 의한 전류는 그대로 단전자 트랜지스터(10,10')의 소오스(S,S')로 흐르고, 전계효과 트랜지스터(50)의 게이트(Gf)에는 낮은 전압이 인가되어, 드레인(Df)측의 출력전압(Vout)은 높은 값을 갖게 된다.
그리고, 단전자 트랜지스터(10,10')의 측면게이트(Gs,Gs')에 전압원에 의하여 소정의 외부전압(Vg,Vg')을 인가하여 쿨롱진동의 위상을 180°이동시키면 NOR 논리연산도 가능하다.
도 2는 복수개의 단전자 트랜지스터(10,10')가 직렬연결되어 구성된 다중치 단전자 논리회로도이다. 도 2에 도시된 바와 같이, 이러한 구성의 논리회로는 AND 및 NOR 연산을 수행할 수 있다.
우선, AND의 논리연산의 수행에 대하여 먼저 설명한다. 단전자 트랜지스터들(10,10')은 어느 하나의 단전자 트랜지스터(10)의 소오스(S)와 다른 하나의 단전자 트랜지스터(10')의 드레인(D')이 연결되는 방식으로 직렬연결되어 있다. 직렬연결된 단전자 트랜지스터의 소오스(S')는 그라운드에 접지된 상태이다. 직렬연결된 단전자 트랜지스터(10)의 드레인(D)은 제1노드(1)에 전계효과 트랜지스터(50)의 게이트(G)와 연결되어 있다. 전계효과 트랜지스터(50)의 소오스(Sf)도 그라운드에 접지된 상태이다.
제1노드(1)에는 일정한 전류를 인가하는 제1정전류원(100)이 위치하고, 전계효과 트랜지스터(50)의 드레인(Df) 측의 제2노드(2)에는 제2정전류원(101)이 연결되어 있다.
제1정전류원(100)과 제2정전류원(101)에 의하여 소정의 전류가 단전자 트랜지스터들(10,10') 및 전계효과 트랜지스터(50)로 인가된다.
단전자 트랜지스터(10,10')의 쿨롱봉쇄 영역을 '0'으로, 터널링 영역을 '1'로 정의하여 AND 연산을 수행하면 다음과 같다. 도 2에 도시된 바와 같이, 전계효과 트랜지스터(50)의 게이트(Gf)와 복수개의 단전자 트랜지스터(10,10')가 직렬연결되어 있으므로, 단전자 트랜지스터(10,10')가 동시에 터널링 영역에 있을 경우, 단전자 트랜지스터(10,10')로 흐르는 제1정전류원(100) 의한 전류는 그대로 단전자 트랜지스터(10,10')의 소오스(S,S')로 흐르고, 전계효과 트랜지스터(50)의 게이트(Gf)에는 낮은 전압이 인가되어, 드레인(Df)측의 출력전압(Vout)은 높은 값을 갖게 된다.
그리고, 단전자 트랜지스터(10,10')의 측면게이트(Gs,Gs')에 전압원에 의하여 소정의 외부전압(Vg,Vg')을 인가하여 쿨롱진동의 위상을 180°이동시키면 NOR 논리연산도 가능하다.
비록 본 발명이 상기 언급된 바람직한 실시예와 관련하여 설명되어 졌지만, 발명의 요지와 범위로부터 벗어남이 없이 다양한 수정이나 변형을 하는 것이 가능하다. 따라서 첨부된 특허청구범위는 본 발명의 요지에 속하는 한 수정이나 변형을 포함할 것이다.
본 명세서에서 첨부되는 다음의 도면들은 본 발명의 바람직한 실시예를 예시하는 것이며, 발명의 상세한 설명과 함께 본 발명의 기술사상을 더욱 이해시키는 역할을 하는 것이므로, 본 발명은 그러한 도면에 기재된 사항에만 한정되어 해석되어서는 아니된다.
도 1은 본 발명인 OR 또는 NAND 다중치 처리 가능한 단전자 논리회로도이다.
도 1은 본 발명인 OR 또는 NAND 다중치 처리 가능한 단전자 논리회로도이다.
도 2는 본 발명인 AND 또는 NOR 다중치 처리 가능한 단전자 논리회로도이다.
<도면의 주요부분에 대한 부호의 설명>
10,10: 단전자 트랜지스터
50: 전계효과 트랜지스터
100: 제1정전류원
101: 제2정전류원
<도면의 주요부분에 대한 부호의 설명>
10,10: 단전자 트랜지스터
50: 전계효과 트랜지스터
100: 제1정전류원
101: 제2정전류원
Claims (7)
- 하나의 양자점이 형성되어 있고, 상기 양자점의 에너지 준위를 조절하는 제어게이트(Gc) 및 쿨롱진동 위상을 제어하기 위한 측면게이트(Gs)가 형성되어 있는 단전자 트랜지스터(10);상기 단전자 트랜지스터(10)의 드레인(D)과 연결되어 있는 전계효과 트랜지스터(50);상기 단전자 트랜지스터(10)의 드레인(D) 및 상기 전계효과 트랜지스터(50)의 게이트(Gf)에 일정한 전류를 인가하는 제1정전류원(100); 및상기 전계효과 트랜지스터(50)의 드레인(Df)으로 일정한 전류를 인가하는 제2정전류원(101);으로 구성되고, 그리고상기 단전자 트랜지스터(10)는 복수개인 것을 특징으로 하는 다중치 단전자 논리회로.
- 제 1항에 있어서,상기 복수개의 단전자 트랜지스터(10,10')는,어느 하나의 단전자 트랜지스터(10)의 소오스(S)와 또 다른 하나의 단전자 트랜지스터(10')의 드레인(D')을 연결하는 방식으로 직렬연결된 것을 특징으로 하는 다중치 단전자 논리회로.
- 제 1항에 있어서,상기 복수개의 단전자 트랜지스터(10,10')는,상기 복수개의 단전자 트랜지스터(10,10') 드레인(D,D') 간을 연결하고, 소오스(S,S') 간을 연결하는 방식으로 병렬연결된 것을 특징으로 하는 다중치 단전자 논리회로.
- 삭제
- 제 1항 내지 제 3항 중 어느 한 항에 있어서,상기 복수개의 단전자 트랜지스터(10,10')의 쿨롱진동 위상을 180°조정하기 위한 소정의 전압(Vg,Vg')을 상기 복수개의 단전자 트랜지스터(10,10') 각각의 측면게이트(Gs,Gs')에 인가하는 전압원이 더 포함되는 것을 특징으로 하는 다중치 단전자 논리회로.
- 삭제
- 삭제
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|---|---|---|---|
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070099697A KR100964141B1 (ko) | 2007-10-04 | 2007-10-04 | 다중치 단전자 논리회로 |
Publications (2)
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|---|---|
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Families Citing this family (1)
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|---|---|---|---|---|
| EP3588239B1 (en) | 2018-06-29 | 2021-09-29 | IMEC vzw | Low-temperature voltage reference using coulomb blockade mechanism |
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| JP2000058813A (ja) | 1998-08-12 | 2000-02-25 | Toshiba Corp | 単一電子素子の集積回路装置 |
| KR100282613B1 (ko) | 1998-11-13 | 2001-02-15 | 정선종 | 단전자 회로 및 양자전자 회로의 출력단 증폭회로 |
| JP2002289833A (ja) | 2001-03-23 | 2002-10-04 | Nippon Telegr & Teleph Corp <Ntt> | 電子回路 |
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2007
- 2007-10-04 KR KR1020070099697A patent/KR100964141B1/ko not_active IP Right Cessation
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Non-Patent Citations (1)
| Title |
|---|
| K. D. A Single Electron transistor logic gate family for binary, multiple valued and mixed mode logic, IEICE Trans. Electron, 2004, pp. 1827-1836* |
Also Published As
| Publication number | Publication date |
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| KR20090034478A (ko) | 2009-04-08 |
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