CN114442714A - 一种用于钳位PMOS的Vgs的新型钳位结构 - Google Patents

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Abstract

本申请公开了一种用于钳位PMOS的Vgs的新型钳位结构,所述钳位结构包括耦合模块和上拉模块;所述耦合模块一端连接电源Vin,另一端连接上拉模块的一端,上拉模块的另一端连接待钳位PMOS的G端,待钳位PMOS的S端与电源Vin连接,D端产生Vreg;电源Vin快速上升时,耦合模块使上拉模块导通,对待钳位PMOS的G端起上拉作用,钳位其Vgs,从而稳定待钳位PMOS产生的Vreg,减少对后一级的影响。本发明采用电容与MOS管作为钳位结构,通过所述MOS管的瞬间导通能力来保证钳位功能,MOS管的宽长比越大,瞬时能力越强,使待钳位PMOS的Vgs稳定,稳定且易实现。

Description

一种用于钳位PMOS的Vgs的新型钳位结构
技术领域
本发明属于集成电路or芯片领域,涉及一种用于钳位PMOS栅极相对于源极的电压Vgs的新型钳位结构。
背景技术
高压芯片内部会由PMOS产生一个稳压源Vreg,Vreg可作为低压工作模块的电源。Vin快速上升时需保持Vreg稳定,从而保证后面电路的工作状态,甚至要求在打ESD(静电泄放)的情况下Vreg也不会变高太多,避免造成后面MOS管受到损坏。
以往采取的方案一般为:在产生Vreg的PMOS(场效应管)的G端对Vin加二极管连接的MOS管,用寄生二极管进行钳位,一般采用两个寄生二极管串联的方式,保证PMOS的Vgs不会因为电源的波动变化太大,这样PMOS产生的电流可以稳定,输出的Vreg也是稳定的。
但是,在用寄生二极管进行钳位时,需要考虑MOS管的尺寸,MOS管的尺寸太小,则钳位效果差,对后面电路没有起到太大的作用;MOS管的尺寸太大,则在某些情况下容易漏电,会导致电路结构的失配。
发明内容
为解决现有技术中的不足,本申请提供一种用于钳位PMOS的Vgs的新型钳位结构。
为了实现上述目标,本发明采用如下技术方案:
一种用于钳位PMOS的Vgs的新型钳位结构,所述钳位结构包括耦合模块和上拉模块;
所述耦合模块一端连接电源Vin,另一端连接上拉模块的一端,上拉模块的另一端连接待钳位PMOS的G端,待钳位PMOS的S端与电源Vin连接,D端产生Vreg;
电源Vin快速上升时,耦合模块使上拉模块导通,对待钳位PMOS的G端起上拉作用,钳位其Vgs,从而稳定待钳位PMOS产生的Vreg,减少对后一级的影响。
本发明进一步包括以下优选方案:
优选地,所述耦合模块和上拉模块分别为电容和MOS管;
所述电容一端连接电源Vin,所述电容的另一端连接MOS管的S端;
所述MOS管的D端和G端均连接待钳位PMOS的G端。
优选地,所述MOS管导电沟道宽与长的比例与其通态漏级电流ID正比;
电源Vin突然变高时,速度越快,所述电容阻抗越低,导通效果越强,且MOS管导电沟道宽与长的比例与其通态漏级电流ID正比,使待钳位PMOS的G端跟随Vin的变化,钳位待钳位PMOS的Vgs,稳定流过待钳位PMOS的电流,从而稳定待钳位PMOS产生的Vreg。
优选地,所述钳位结构还包括闭环稳压模块,用于根据基准电压Vref稳定待钳位PMOS产生的Vreg。
优选地,所述闭环稳压模块包括运算放大器、第一电阻和第二电阻;
所述运算放大器的输出端连接待钳位PMOS的G端,同相输入端连接基准电压Vref,反相输入端连接第一电阻的一端及第二电阻的一端;
所述第一电阻的另一端连接待钳位PMOS的D端;
所述第二电阻的另一端接地;
所述第一电阻和第二电阻,确定输入运算放大器反相输入端反馈信号的比例,并确定该支路的电流和Vreg的大小。
优选地,所述闭环稳压模块中,采用二极管连接形式的MOS管分别代替第一电阻和第二电阻,以确定输入运算放大器反相输入端反馈信号的比例,并确定该支路的电流和Vreg的大小。
优选地,所述闭环稳压模块中,采用二极管分别代替第一电阻和第二电阻,以确定输入运算放大器反相输入端反馈信号的比例,并确定该支路的电流和Vreg的大小。
本申请所达到的有益效果:
1.用电容和MOS管作为钳位结构,MOS管的瞬间导通能力来保证钳位功能,MOS管的宽长比越大,瞬时能力越强,使待钳位PMOS的Vgs稳定,正常状态下认为电容是断路;
2.本发明结构对电路没有影响,当Vin有纹波、突变或者打ESD时,电源变化越快,电容阻抗越低,导通效果越强,电容连接的MOS管,其导电沟道宽与长的比例与其通态漏级电流ID正比,瞬时导通能力很强,能够使待钳位PMOS的G端跟随Vin的变化,即钳位其Vgs,使Vreg稳定。
附图说明
图1是本发明一种用于钳位PMOS的Vgs的新型钳位结构的工作原理图;
图2是本发明一种用于钳位PMOS的Vgs的新型钳位结构的工作时序图。
具体实施方式
下面结合附图对本申请作进一步描述。以下实施例仅用于更加清楚地说明本发明的技术方案,而不能以此来限制本申请的保护范围。
本发明的一种用于钳位PMOS的Vgs的新型钳位结构,所述钳位结构包括耦合模块和上拉模块;
所述耦合模块和上拉模块串联,其中,耦合模块一端连接电源Vin,另一端连接上拉模块的一端,上拉模块的另一端连接待钳位PMOS的G端,待钳位PMOS的S端与电源Vin连接,D端产生Vreg;
电源Vin快速上升时,耦合模块使上拉模块导通,对待钳位PMOS的G端起上拉作用,钳位待钳位PMOS的Vgs,从而稳定待钳位PMOS产生的Vreg,减少后一级的影响。
实施例中,所述耦合模块和上拉模块分别为电容和MOS管;
所述电容一端连接电源Vin,所述电容的另一端连接MOS管的S端;
所述MOS管的D端和G端均连接待钳位PMOS的G端。
所述电容,用于电源Vin快速上升的耦合作用;
所述MOS管,用于电源Vin快速上升时和所述电容形成上拉路径;
电源Vin快速上升时,由于电容耦合作用使钳位MOS管的S端变高,MOS管导通,对PMOS的G端起上拉作用,保证PMOS的Vgs不会变化太大,从而减少后一级的影响。
如图1所示,具体实施时,采用电容C与PMOS1作为钳位结构,PMOS2是产生Vreg的输出级,通过PMOS1的瞬间导通能力来保证钳位功能,MOS管的宽长比越大,瞬时能力越强,使PMOS2的Vgs稳定,正常状态下认为电容C是断路;
当Vin有纹波、突变或者打ESD时,即电源Vin突然变高时,速度越快,所述电容C阻抗越低,导通效果越强,且PMOS1导电沟道宽与长的比例与其通态漏级电流ID正比,使PMOS2的G端跟随Vin的变化,钳位PMOS2的Vgs,稳定流过PMOS2的电流,从而稳定PMOS2产生的Vreg。
PMOS1取的尺寸不能太小,否则钳位效果不明显,PMOS1取的尺寸不能太大,太大反而会使PMOS1的S端对地寄生电容更大,导致G点不会太快跟着Vin,起到了反作用,这个问题可以通过加大C或者改变PMOS1的环电位来解决。
PMOS1的尺寸与电容C大小的选择与实际电路有关,钳位结构可强可弱,看实际效果来选择,环电位主要是寄生有影响,PMOS1尺寸大,也就是面积大,对地寄生的电容大时,钳位结构的电流不是流过PMOS1而是通过寄生电容路径到地,这时PMOS1尺寸大但是没起到应该有的作用,PMOS1尺寸小环电位影响的越小,这三个参数不能定量,根据实际项目来确定。
如图1所示,所述钳位结构还可以设计添加闭环稳压模块,用于根据基准电压Vref来钳位待钳位PMOS产生的Vreg。
所述闭环稳压模块包括运算放大器、第一电阻R1和第二电阻R2;
所述运算放大器的输出端连接待钳位PMOS的G端,同相输入端连接基准电压Vref,反相输入端连接第一电阻R1的一端及第二电阻R2的一端;
所述第一电阻R1的另一端连接待钳位PMOS的D端;
所述第二电阻R2的另一端接地;
所述第一电阻R1和第二电阻R2,用于确定输入运算放大器反相输入端反馈信号的比例,并确定该支路的电流和Vreg的大小。
从而使整体电路构成一个LDO结构,即一个闭环稳压的结构,Vref是基准电压,R1和R2之间的电位是运算放大器的负反馈端,PMOS2是第二级的单级放大器,Vreg是LDO的输出,Vreg=Vref*(R1+R2)/R2,对后面低压模块进行供电,因为是个闭环结构,希望输出Vreg能够稳定或不能突然上升太高,避免将Vreg后面驱动的MOS损坏,所以需要本发明简单有效的钳位结构,其中的电容C也可以和电路的补偿电容复用,可以节省面积,本发明主要是针对环路里的PMOS,图1为优选实施电路,具体实施时,大环路的结构和实施例图1不一样也可以,图1里的R1和R2可以用二极管连接形式的MOS管,即用漏极(D)、栅极(G)连接的MOS管替换,或者用二极管替换,只是不如图1效果好。
如图2所示,是本发明实施时的工作时序图,Vin变化的幅度是3V/1u,这个幅度在正常情况下是比较少见的,Vin变化时钳位结构起作用,PMOS2的G端电压变化和Vreg的变化如图2所示,VG变化很快跟上Vin,Vreg的变化比较小,幅度只有10mV/3us,对后面没什么影响。
如果Vin突变的更高甚至是打ESD的情况,为避免Vreg被抬得太高,对后面驱动的低压管子造成损坏,钳位结构在这个情况下起到的很大的作用,Vin突变越快,电容阻抗越低,导通效果越强,电容连接的MOS,其导电沟道宽与长的比例与其通态漏级电流ID正比,瞬时导通能力很强,能够使PMOS2的G端电压VG跟随Vin的变化,钳位PMOS2的Vgs,使流过PMOS2的电流不会变化太大,Vreg也就不会变化太高,此方法更简单、更有效。
本发明申请人结合说明书附图对本发明的实施示例做了详细的说明与描述,但是本领域技术人员应该理解,以上实施示例仅为本发明的优选实施方案,详尽的说明只是为了帮助读者更好地理解本发明精神,而并非对本发明保护范围的限制,相反,任何基于本发明的发明精神所作的任何改进或修饰都应当落在本发明的保护范围之内。

Claims (7)

1.一种用于钳位PMOS的Vgs的新型钳位结构,其特征在于:
所述钳位结构包括耦合模块和上拉模块;
所述耦合模块一端连接电源Vin,另一端连接上拉模块的一端,上拉模块的另一端连接待钳位PMOS的G端,待钳位PMOS的S端与电源Vin连接,D端产生Vreg;
电源Vin快速上升时,耦合模块使上拉模块导通,对待钳位PMOS的G端起上拉作用,钳位其Vgs,从而稳定待钳位PMOS产生的Vreg,减少对后一级的影响。
2.根据权利要求1所述的新型钳位结构,其特征在于:
所述耦合模块和上拉模块分别为电容和MOS管;
所述电容一端连接电源Vin,所述电容的另一端连接MOS管的S端;
所述MOS管的D端和G端均连接待钳位PMOS的G端。
3.根据权利要求2所述的新型钳位结构,其特征在于:
所述MOS管导电沟道宽与长的比例与其通态漏级电流ID正比;
电源Vin突然变高时,速度越快,所述电容阻抗越低,导通效果越强,且MOS管导电沟道宽与长的比例与其通态漏级电流ID正比,使待钳位PMOS的G端跟随Vin的变化,钳位待钳位PMOS的Vgs,稳定流过待钳位PMOS的电流,从而稳定待钳位PMOS产生的Vreg。
4.根据权利要求1-3任一所述的新型钳位结构,其特征在于:
所述钳位结构还包括闭环稳压模块,用于根据基准电压Vref稳定待钳位PMOS产生的Vreg。
5.根据权利要求4所述的新型钳位结构,其特征在于:
所述闭环稳压模块包括运算放大器、第一电阻和第二电阻;
所述运算放大器的输出端连接待钳位PMOS的G端,同相输入端连接基准电压Vref,反相输入端连接第一电阻的一端及第二电阻的一端;
所述第一电阻的另一端连接待钳位PMOS的D端;
所述第二电阻的另一端接地;
所述第一电阻和第二电阻,确定输入运算放大器反相输入端反馈信号的比例,并确定该支路的电流和Vreg的大小。
6.根据权利要求5所述的新型钳位结构,其特征在于:所述闭环稳压模块中,采用二极管连接形式的MOS管分别代替第一电阻和第二电阻,以确定输入运算放大器反相输入端反馈信号的比例,并确定该支路的电流和Vreg的大小。
7.根据权利要求5所述的新型钳位结构,其特征在于:所述闭环稳压模块中,采用二极管分别代替第一电阻和第二电阻,以确定输入运算放大器反相输入端反馈信号的比例,并确定该支路的电流和Vreg的大小。
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