KR102648954B1 - 다중 전압 레일 얇은 게이트 출력 드라이버를 위한 정전 방전 회로 - Google Patents

다중 전압 레일 얇은 게이트 출력 드라이버를 위한 정전 방전 회로 Download PDF

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Abstract

인터페이스 회로 내의 ESD 보호 회로는 집적 회로 디바이스의 제1 전원과 집적 회로 디바이스의 입출력 패드 사이에 커플링되는 제1 다이오드, 집적 회로 디바이스의 제2 전원과 입출력 패드 사이에 커플링되는 제2 다이오드, 및 제2 다이오드를 제1 다이오드 및 입출력 패드에 커플링하는 저항성 엘리먼트를 갖는다. 제1 전원은 입출력 패드에 커플링된 드라이버 회로에 공급한다. 제2 전원은 집적 회로 디바이스의 하나 이상의 코어 회로들에 공급한다. 저항성 엘리먼트는 정전 방전 이벤트 동안 제2 다이오드의 단자와 제1 다이오드의 대응하는 단자 사이의 전압차를 생성하는 저항을 제공하도록 구성된 상호연결부로서 구현될 수 있다.

Description

다중 전압 레일 얇은 게이트 출력 드라이버를 위한 정전 방전 회로
관련 출원들에 대한 상호 참조
본 특허 출원은 2021년 6월 24일자로 출원되어 계류 중이고 발명의 명칭이 "Electrostatic Discharge Circuit For Multi-Voltage Rail Thin-Gate Output Driver"인 미국 가출원 번호 제17/357,239호에 대한 우선권을 주장하고, 그 미국 가출원은 본 특허 출원의 양수인에게 양도되었고 이로써 아래에서 완전히 기재된 것처럼 그리고 모든 적용가능한 목적들을 위해 본 명세서에서 참고로 명백히 통합된다.
기술분야
본 개시내용은 대체적으로 집적 회로들을 위한 인터페이스 회로들에 관한 것으로, 더 구체적으로는, 인터페이스 회로들의 다중 전압 레일들에서 정전 방전(electrostatic discharge, ESD) 보호를 향상시킬 수 있는 회로들에 관한 것이다.
전자 디바이스 기술들은 과거 수년에 걸쳐 폭발적인 성장을 보여 왔다. 예를 들어, 셀룰러 및 무선 통신 기술들의 성장은 더 양호한 통신, 하드웨어, 더 큰 네트워크들, 및 더 신뢰성 있는 프로토콜들에 의해 촉진되었다. 이제 무선 서비스 제공자들은 그들의 고객들에게 특징들 및 서비스들의 계속 확장되는 어레이를 제공할 수 있고, 사용자들에게 정보, 리소스들, 및 통신에 대한 전례 없는 레벨들의 액세스를 제공한다. 이러한 서비스 향상들과 보조를 맞추기 위해, 모바일 전자 디바이스들(예컨대, 셀룰러 폰들, 태블릿들, 랩톱들 등)은 이전보다 더욱 강력해지고 복잡해졌다. 연속적인 서비스 향상들은 프로세스 기술들의 발전을 요구하는데, 이는 집적 회로(IC) 디바이스들에게 더욱 증가하는 성능 및 트랜지스터 밀도들을 제공할 수 있다.
프로세스 기술들에서의 발전들은 IC 디바이스들에서 트랜지스터 게이트 길이 및 다른 특징부 크기들을 감소시키는 경향이 있다. 게이트 길이 및 특징부 크기들의 감소들은 정전 방전(ESD) 이벤트들에 대한 IC 디바이스들의 감수율을 증가시킬 수 있다. IC 디바이스들은 종종, 상이한 유형들의 ESD 이벤트들 동안 인터페이스 회로들을 보호할 수 있는 ESD 보호 회로들을 포함한다. IC 디바이스들은 그들이 ESD 보호에 관한 최소 산업 표준들을 충족함을 보장하기 위해 테스트될 수 있다. IC 디바이스 인증(qualification) 프로세스들은 인체 모델(human-body model, BHM)에 기초하여 또는 ESD 이벤트들의 충전된 디바이스 모델(charged-device model, CDM) 특성화에 기초하여 ESD 이벤트들에 대한 IC 디바이스의 감수율을 테스트하는 것을 포함할 수 있다. 일부 ESD 보호 회로들은 HBM 또는 CDM에 기초하거나 또는 이를 사용하여 평가된다. HBM은 전자 디바이스의 인간 터치로부터 기인하는 ± 1 킬로볼트의 ESD 이벤트들로부터의 손상에 대한 디바이스들의 감수율을 특성화하도록 의도된다. CDM은 직접 접촉 충전 또는 필드 유도 충전을 통해 IC 칩 또는 패키지에 축적된 에너지의 급작스러운 방전들에 관련되는 ± 250 볼트의 ESD 이벤트들로부터의 손상에 대한 디바이스들의 감수율을 특성화하도록 의도된다.
프로세스 최소 특징부 크기의 감소들을 포함한, 대규모 IC 설계들 및 반도체 제조 프로세스들의 소정의 양태들의 변화들이 ESD 이벤트들에 대한 IC 디바이스들의 새로운 또는 상이한 감수율들을 생성할 수 있다. 따라서, IC 인터페이스 회로들에 대한 ESD 보호의 개선들이 계속 필요하다.
본 개시내용의 소정의 양태들은 다수의 전압 도메인들을 채용하는 IC 디바이스들을 포함한 소정의 IC 디바이스들에서 향상된 ESD 보호 회로들을 제공할 수 있는 시스템들, 장치, 방법들 및 기법들에 관한 것이다. 본 명세서에 개시된 일부 예들은 고속의 저전력 동기식 동적 랜덤 액세스 메모리 내를 포함한 IC 내의 인터페이스 회로들에 적용가능하다. 본 명세서에 개시된 일부 예들은 IC 디바이스의 소정의 코어 특징부들을 구현하는 데 사용되는 저전압 도메인과 디바이스 입력 및 출력(입출력 또는 I/O)에 사용되는 고전압 도메인 사이의 경계에서 회로들의 보호에 적용가능하다.
본 개시내용의 하나의 양태에서, 인터페이스 회로 내의 ESD 보호 회로는 IC 디바이스의 제1 전원과 IC 디바이스의 I/O 패드 사이에 커플링되는 제1 다이오드, IC 디바이스의 제2 전원과 I/O 패드 사이에 커플링되는 제2 다이오드, 및 제2 다이오드를 제1 다이오드 및 I/O 패드에 커플링하는 저항성 엘리먼트를 갖는다. 전원은 I/O 패드에 커플링된 드라이버 회로에 공급할 수 있다. 제2 전원은 IC 디바이스의 하나 이상의 코어 회로들에 공급할 수 있다.
본 개시내용의 하나의 양태에서, 장치는, IC 디바이스의 I/O 패드를 구동하기 위한 수단, 인터페이스 회로 내의 제1 다이오드를 포함하는, I/O 패드를 통해 전도되는 ESD 전류의 제1 부분을 전환하기 위한 수단으로서, 제1 다이오드는 IC 디바이스의 제1 전원과 I/O 패드 사이에 커플링되는, 상기 ESD 전류의 제 1 부분을 전환하기 위한 수단, 및 인터페이스 회로 내의 제2 다이오드를 포함하는, ESD 전류의 제2 부분을 전환하기 위한 수단으로서, 제2 다이오드는 집적 회로 디바이스의 제2 전원과 I/O 패드 사이에 커플링되는, ESD 전류의 제2 부분을 전환하기 위한 수단을 갖는다. 제1 전원은 I/O 패드를 구동하기 위한 수단에 공급할 수 있다. 제2 전원은 IC 디바이스의 하나 이상의 코어 회로들에 공급할 수 있다. 제2 다이오드의 단자는 제1 다이오드의 대응하는 단자에 커플링된 저항성 엘리먼트를 통해 I/O 패드에 커플링될 수 있다.
본 개시내용의 하나의 양태에서, ESD 보호를 제공하기 위한 방법은, IC 디바이스의 제1 전원과 IC 디바이스의 I/O 패드 사이에 제1 다이오드를 커플링하는 단계로서, 제1 다이오드는 I/O 패드를 통해 전도되는 ESD 전류의 제1 부분을 전환하도록 구성되는, 상기 제1 다이오드를 커플링하는 단계, 제2 다이오드를 IC 디바이스의 제2 전원과 I/O 패드 사이에 커플링하는 단계로서, 제2 다이오드는 ESD 전류의 제2 부분을 전환하도록 구성되는, 상기 제 2 다이오드를 커플링하는 단계, 및 저항성 엘리먼트를 통해 제2 다이오드를 제1 다이오드에 커플링하는 단계로서, 제2 다이오드는 저항성 엘리먼트를 통해 I/O 패드에 커플링되는, 상기 제2 다이오드를 제1 다이오드에 커플링하는 단계를 포함한다. 제1 전원은 I/O 패드에 커플링된 드라이버 회로에 공급할 수 있다. 제2 전원은 IC 디바이스의 하나 이상의 코어 회로들에 공급할 수 있다.
소정의 예들에서, 저항성 엘리먼트는 상호연결부를 포함하고, 상호연결부는 제2 다이오드의 단자를 제1 다이오드의 단자에 커플링하고, ESD 이벤트 동안 제2 다이오드의 단자와 제1 다이오드의 대응하는 단자 사이에 전압차(voltage differential)를 생성하는 저항을 갖는다. 저항성 엘리먼트는 기생 저항을 포함할 수 있다.
소정의 예들에서, 드라이버 회로는 하나 이상의 코어 회로들로부터 제어 입력을 수신하도록 구성된다. 하나의 예에서, 드라이버 회로는 제2 전원으로부터 전력을 수신하는 전치 드라이버 회로의 출력에 커플링되는 게이트를 갖는 트랜지스터를 포함할 수 있다. 트랜지스터의 드레인이 I/O 패드에 커플링될 수 있다.
하나의 예에서, ESD 전류가 ESD 이벤트 동안 I/O 패드를 통해 집적 회로 디바이스에 진입한다. 제1 다이오드 및 제2 다이오드는 ESD 전류가 집적 회로 디바이스에 진입하기 전에 역방향 바이어싱될 수 있다.
하나의 예에서, 드라이버 회로는 하나 이상의 코어 회로들이 동작하는 전압 레벨보다 더 큰 전압 레벨에서 동작한다.
하나의 예에서, 제1 클램핑 회로가 IC 디바이스의 제1 전원과 접지 기준 사이에 커플링되고, 제2 클램핑 회로가 제2 전원과 접지 기준 사이에 커플링된다. 제1 클램핑 회로는 제1 전원과 접지 기준 사이의 전압 차이의 변동들을 제한하도록 구성될 수 있다. 제2 클램핑 회로는 제2 전원과 접지 기준 사이의 전압 차이의 변동들을 제한하도록 구성될 수 있다. 하나의 예에서, 인터페이스 회로는 저전력 이중 데이터 레이트 동기식 동적 랜덤 액세스 메모리(Low-Power Double Data Rate Synchronous Dynamic Random Access Memory, LPDDR SDRAM) 인터페이스 회로를 포함한다.
소정의 예들에서, 드라이버 회로는 제1 전원과 I/O 패드 사이에 직렬로 커플링되는 2개의 PMOS 풀업 트랜지스터들을 갖는다. 일부 예들에서, 드라이버 회로는 I/O 패드에 커플링되는 복수의 직렬 커플링된 NMOS 트랜지스터들을 갖는다.
일부 예들에서, 제1 다이오드는 제3 다이오드를 통해 IC 디바이스의 접지 기준에 커플링된다. 제3 다이오드는 접지 기준에 커플링되는 제1 단자 및 I/O 패드에 커플링되는 제2 단자를 갖는다. 제2 다이오드는 제4 다이오드를 통해 접지 기준에 커플링될 수 있다. 제4 다이오드는 접지 기준에 커플링되는 제1 단자, 및 제3 다이오드의 대응하는 단자에 커플링되는 저항성 엘리먼트를 통해 I/O 패드에 커플링되는 제2 단자를 가질 수 있다.
도 1은 ESD 이벤트의 일례를 도시한다.
도 2는 IC 디바이스에서 ESD 보호를 제공하는 인터페이스 회로의 일례를 도시한다.
도 3은 다수의 전압 레벨들에서 전력을 제공하는 IC 디바이스 내의 인터페이스 회로를 도시한다.
도 4는 ESD 보호 회로들을 포함하는 IC 디바이스 내의 인터페이스 회로의 일례를 도시한다.
도 5는 ESD 보호 회로들을 포함하는 IC 디바이스 내의 인터페이스 회로에 대한 ESD 이벤트의 효과를 도시한다.
도 6은 본 개시내용의 소정의 양태들에 따른, 다수의 전압 레일들과 연관된 인터페이스 회로 내의 ESD 보호 회로의 일례를 도시한다.
도 7은 본 명세서에 개시된 소정의 양태들에 따른, ESD 보호를 제공하기 위한 방법의 일례를 도시하는 흐름도이다.
첨부된 도면들과 관련하여 아래에 기재된 상세한 설명은 다양한 구성들의 설명으로서 의도되며, 본 명세서에서 설명된 개념들이 실시될 수 있는 유일한 구성들을 나타내도록 의도되지 않는다. 상세한 설명은 다양한 개념들의 완전한 이해를 제공할 목적으로 특정 세부사항들을 포함한다. 그러나, 이런 개념들이 이런 특정 세부사항들 없이도 실시될 수 있다는 것이 당업자들에게는 자명할 것이다. 일부 예시들에서, 잘 알려진 구조들 및 컴포넌트들은 그러한 개념들을 불명료하게 하는 것을 회피하기 위해 블록도 형태로 도시된다.
이제 도면들을 참조하여, 본 개시내용의 여러 예시적인 양태들이 설명된다. 단어 "예시적인"은 예, 예증, 또는 예시로서 기능함을 의미하도록 본 명세서에서 사용된다. "예시적인" 것으로서 본 명세서에서 설명된 임의의 양태는 다른 양태들에 비해 반드시 바람직하다거나 이로운 것으로서 해석되지는 않아야 한다.
용어들 "컴퓨팅 디바이스" 및 "모바일 디바이스"는 본 명세서에서 서버들, 개인용 컴퓨터들, 스마트폰들, 셀룰러폰들, 태블릿 컴퓨터들, 랩톱 컴퓨터들, 넷북들, 울트라북들, 팜탑 컴퓨터들, 개인 정보 단말기(PDA)들, 무선 전자 메일 수신기들, 멀티미디어 인터넷-인에이블드 셀룰러폰들, 글로벌 포지셔닝 시스템(Global Positioning System, GPS) 수신기들, 무선 게임 제어기들, 및 프로그래밍가능 프로세서를 포함하는 유사한 개인 전자 디바이스들 중 임의의 하나 또는 전부를 지칭하기 위해 상호교환가능하게 사용된다. 다양한 양태들이 제한된 리소스들(예컨대, 프로세싱 전력, 배터리, 크기 등)을 갖는 모바일 디바이스들(예컨대, 스마트폰들, 랩톱 컴퓨터들 등)에서 특히 유용하지만, 양태들은 대체적으로, 개선된 프로세서 성능 및 감소된 에너지 소비로부터 이익을 얻을 수 있는 임의의 컴퓨팅 디바이스에 유용하다.
"멀티코어 프로세서"라는 용어는 본 명세서에서 프로그램 명령들을 판독 및 실행하도록 구성된 2개 이상의 독립적인 프로세싱 유닛들 또는 코어들(예컨대, CPU 코어들 등)을 포함하는 단일 집적회로(IC) 칩 또는 칩 패키지를 지칭하기 위해 사용된다. 용어 "멀티프로세서"는 본 명세서에서 프로그램 명령들을 판독 및 실행하도록 구성된 2개 이상의 프로세싱 유닛들을 포함하는 시스템 또는 디바이스를 지칭하기 위해 사용된다.
용어 "시스템-온-칩(system on chip, SOC)"은 본 명세서에서 단일 기판 상에 집적된 다수의 리소스들 및/또는 프로세서들을 포함하는 단일 집적회로(IC) 칩을 지칭하기 위해 사용된다. 단일 SoC는 디지털, 아날로그, 혼합 신호, 및 무선-주파수 기능들을 위한 회로부를 포함할 수 있다. 단일 SoC는 또한, 임의의 수의 범용 및/또는 특수 프로세서들(디지털 신호 프로세서(DSP)들, 모뎀 프로세서들, 비디오 프로세서들 등), 메모리 블록들(예컨대, ROM, RAM, 플래시 등), 및 리소스들(예컨대, 타이머들, 전압 조절기들, 발진기들 등)을 포함할 수 있는데, 이들 중 임의의 것 또는 이들 전부는 하나 이상의 코어들에 포함될 수 있다.
본 명세서에 설명된 메모리 기술들은 컴퓨터 또는 다른 디지털 전자 디바이스에서의 또는 그에 의한 사용을 위해 명령들, 프로그램들, 제어 신호들, 및/또는 데이터를 저장하기에 적합할 수 있다. 개별 타입의 메모리, 인터페이스, 표준 또는 메모리 기술에 관련된 용어 및/또는 기술적 상세들에 대한 임의의 언급들은 오직 예시적인 목적일 뿐이며, 청구항 언어로 명확하게 인용되지 않으면 청구항들의 범주를 특정 메모리 시스템 또는 기술로 한정하도록 의도되지 않는다. 모바일 컴퓨팅 디바이스 아키텍처들은 복잡해졌고, 이제 통상적으로, 다수의 프로세서 코어들, SoC들, 코-프로세서들, 전용 프로세서들(예컨대, 통신 모뎀 칩들, GPS 수신기들 등)을 포함하는 기능 모듈들, 복합 메모리 시스템들, 복잡한 전기 상호연결부들(예컨대, 버스들 및/또는 패브릭들), 및 복잡하고 전력 집약적인 소프트웨어 애플리케이션들(예컨대, 비디오 스트리밍 애플리케이션들 등)을 실행하는 다수의 다른 리소스들을 포함한다.
IC 디바이스들을 포함한 반도체 디바이스들을 제조하기 위해 채용되는 프로세스 기술은 계속 개선되고 있다. 프로세스 기술은 IC 디바이스들을 제조하는 데 사용되는 제조 방법들을 포함하고, 트랜지스터 크기, 동작 전압들 및 동작 주파수들을 정의한다. IC 디바이스 내의 회로들의 구성 엘리먼트들인 특징부들은 기술 노드들 및/또는 프로세스 노드들로 지칭될 수 있다. 용어들 기술 노드, 프로세스 노드, 프로세스 기술은 특정 반도체 제조 프로세스 및 대응하는 설계 규칙들을 특성화하는 데 사용될 수 있다. 더 높은 밀도의 IC들의 제조를 가능하게 하는 더 작은 트랜지스터들을 생성하기 위해 더 작은 특징부 크기의 사용을 통해 더 빠르고 더 전력 효율적인 기술 노드들이 지속적으로 개발되고 있다.
많은 구현 예들에서, IC 디바이스는 내부 코어 회로들과 주변 또는 I/O 회로들을 포함할 수 있고/있거나 그들 사이를 구별할 수 있다. 내부 코어 회로들은, 데이터(메모리)를 저장하는 것, 저장된 데이터를 관리하는 것, 소정의 로직 기능들, 프로세싱 특정적 기능들, 암호화, 이미지 프로세싱 등을 수행하는 것을 포함하는 소정의 기능들을 수행하는 "코어"로 간단히 지칭될 수 있는 IC의 섹션에 포함될 수 있다. IC의 하나 초과의 섹션은 코어로서 정의될 수 있다. 많은 예들에서, 코어 내의 디바이스들 및/또는 회로들은 프로세스 기술에 의해 인에이블되는 최고 가능 동작 주파수에서 동작하도록 구성가능할 수 있다. 많은 예들에서, 코어 내의 회로들의 동작 주파수는 전력 예산(budget)에 의해 제약될 수 있고, 일부 코어 회로들의 동작 주파수는 전력 예산 내에서 가장 빠른 동작을 획득하도록 구성될 수 있다. 고속 회로들에서의 더 낮은 전력 소비는 코어의 동작 전압을 감소시킴으로써 달성될 수 있고, 프로세스 기술들은 더욱 더 낮은 코어 동작 전압들을 지원하기 위해 발달하고 있다.
IC 내의 주변 또는 I/O 회로들의 기능들은, 코어 디바이스들 및 회로들을 동작시키는 데 사용되는 전압 레벨보다 더 높은 전압 레벨들에서 데이터 통신 및 범용 I/O(general purpose I/O, GPIO) 신호들의 제어 및 구동을 포함한다. 주변 및/또는 I/O 회로들은 IC 디바이스 내로의 그리고 그 외부로의 더 높은 암페어 전류 흐름들을 지원하기 위해 요구될 수 있다. 일부 예들에서, 동작 전압들, 전류들 및 동작 주파수들은 산업 또는 독점적 표준들에 의해 주변 또는 I/O 회로들에 대해 강제된다. 코어와 주변 또는 I/O 회로들의 동작 특성들 사이의 차이들은 프로세스 기술의 세대마다 증가할 수 있다.
IC 디바이스는 전형적으로 외부 전력 공급부로부터 전력을 수신한다. 외부 전력 공급부들의 예들은 배터리들, 태양 전지들 또는 태양광 패널들, 스위칭 전력 공급부들 및 다른 유형들의 전력 컨버터들을 포함한다. 외부 전력 공급부는 상이한 전압 레벨들에서 전력을 제공할 수 있으며, 여기서 전압 레벨들은 접지 기준에 대해 측정된다. 하나의 예에서, 접지 기준은 0-볼트 레벨인 것으로 지정될 수 있다. 전력 공급부로 또는 그로부터 전류를 전달하기 위해 다수의 레일들이 제공될 수 있다. 각각의 레일은 전류 흐름들에 대한 낮은 저항 경로를 제공하고, 각각의 레일은 하나 이상의 와이어들, 커넥터들, 상호연결부들, 회로 기판 상의 트레이스들 등을 사용하여 구현될 수 있다. IC 디바이스는 레일들 중 2개 이상에 커플링될 수 있고, 저-임피던스 상호연결부들 또는 IC 구조체를 갖는 전도성 평면들을 사용하여 이러한 커플링된 레일들을 내부적으로 연장시킬 수 있다. 내부 레일들은 전류를 정의된 전압 레벨에서 IC 디바이스의 다양한 섹션들로 전도시킨다.
일부 예들에서, 내부 레일들은 내부 전원들 또는 전원들로 지칭될 수 있지만, 레일들은 외부 전원들을 위한 도관들로서의 역할을 할 수 있다. 일부 예들에서, 내부 전원들은 전력 컨디셔닝 회로들, 전력 컨버전 회로들, 또는 IC 디바이스 내에서 사용하기 위한 전압 레벨들을 스텝업 또는 스텝다운하는 회로들에 의해 구동되는 내부 레일들을 포함할 수 있다.
일부 예들에서, 내부 레일들은 사용량에 따라 라벨링될 수 있다. 일부 예들에서, IC 디바이스 또는 IC 디바이스의 일정 섹션의 접지 기준은 전압-소스-소스(Vss)로 라벨링될 수 있고, 비-제로(non-zero) 전압 레일들은 전압-드레인-드레인(Vdd)으로 라벨링될 수 있다. 많은 예들에서, IC는 Vdd1, Vdd2, Vdd3, … VddX 등으로 라벨링된 다수의 Vdd 레일들을 제공할 수 있다. 접지 기준은 IC 디바이스를 통해 흐르는 전류들에 대한 복귀 경로를 제공할 수 있다.
일부 경우들에서, 상이한 전압 도메인들이 IC 디바이스에서 식별될 수 있다. 각각의 전압 도메인은 공통 전압 레벨에서 전력을 수신하는 다수의 디바이스들 또는 회로들을 포함할 수 있다. 하나의 예에서, 제1 전압 도메인은 Vss와 Vdd1 사이에 커플링되는 디바이스들을 포함할 수 있고, 제2 전압 도메인은 Vss와 Vdd2 사이에 커플링되는 디바이스들을 포함할 수 있고, 제3 전압 도메인은 Vss와 Vdd3 사이에 커플링되는 디바이스들을 포함할 수 있고, 등등이다. 전압 도메인은 전력 도메인으로도 지칭될 수 있다. 프로세스 기술의 발전 및 트랜지스터 기술의 대응하는 발전은 일부 유형들의 회로들에서 감소된 게이트 산화물 두께 및 더 낮은 동작 전압들로 이어졌다.
본 개시내용의 소정의 양태들은 코어 회로들과 주변기기들 사이의 인터페이스를 제공하는 회로들에 포함되거나 그들에 의해 제어되는 I/O 회로들을 포함한, IC 디바이스들 내의 입출력(I/O) 회로들에 관한 것이다. 주변기기들 및 코어 회로들은 동일한 또는 상이한 프로세스 기술들을 사용하여 구현될 수 있고, 동일한 또는 상이한 전압들에서 동작할 수 있다. 일부 예들에서, 인터페이스는 저속의 더 높은 고전압 주변기기들을 지원할 수 있다. 일부 예들에서, 인터페이스는 고속의 더 낮은 저전압 주변기기들을 지원할 수 있다. 일부 예들에서, 인터페이스는, 산업 표준들에 의해 정의되는 주파수들 및 전압들에서 동작하고 I/O 회로들에 대한 전류 및 전력 요건들을 부과하는 통신 버스에 연결될 수 있다.
하나의 예에서, 본 개시내용의 소정의 양태들은 코어 회로들과 메모리 디바이스들 사이의 인터페이스를 제공하는 I/O 회로들에 적용가능하다. 많은 모바일 디바이스들은 저전력 이중 데이터 레이트 SDRAM을 포함한 동기식 동적 랜덤 액세스 메모리(SDRAM)를 채용하는데, 이는 저전력 DDR SDRAM, 즉 LPDDR SDRAM, 또는 일부 경우들에서 LPDDRx로 지칭될 수 있으며, 여기서 x는 LPDDR SDRAM의 기술 세대를 설명한다. 더 높은 동작 주파수들에서 동작하도록 설계된 LPDDR SDRAM의 이후의 세대들은 더 높은 동작 주파수들과 연관된 증가된 전력을 완화하기 위해 SoC 또는 메모리 디바이스의 코어에서 더 낮은 전압 레벨들을 채용할 수 있다. 입출력(I/O) 신호들에 대한 전압 레벨들은 코어 또는 메모리 전압 레벨들보다 더 높을 수 있고, 적층된 트랜지스터들이 코어 또는 메모리 전압 레벨들과 I/O 패드들의 전압 레벨들 사이의 차이에 걸쳐 있을 수 있는 출력 드라이버들을 제공하기 위해 I/O 인터페이스 회로들에 채용될 수 있다.
일부 모바일, 배터리-동력식 응용들에서, 전력을 보존하고 열 생성을 감소시키기 위해 다수의 전압 레일들이 사용될 수 있다. 하나의 예에서, SoC 출력 드라이버는 출력 드라이버와 하나 이상의 주변 디바이스들 또는 회로들 사이에서 공유되는 전압 레일을 포함할 수 있고, 코어 회로들에 의해 또는 주변 디바이스들 또는 회로들에 의해서만 사용되는 전압 레일들을 포함할 수 있다.
전력 소비 및 소산을 최소화하면서 더 높은 동작 주파수들을 지원하기 위해 구현된 소정의 설계 향상들은 ESD 이벤트들에 대한 감수율을 증가시킬 수 있다. 하나의 예에서, 게이트 산화물 두께의 감소는 ESD 이벤트 동안 디바이스가 견딜 수 있는 최대 게이트-드레인, 게이트-소스 전압을 감소시킨다. 다른 예에서, 절전 목적들을 위한 다수의 전압 레일들 또는 도메인들의 사용은 디바이스를 ESD에 의해 발생되는 손상에 민감한 상태로 두어, 더 높은 전압들이 외부 디바이스들과 인터페이싱하기 위해 사용되고 더 낮은 전압들이 코어 회로들을 동작시키기 위해 제공될 때 전압 게이트들을 낮출 수 있다. 후자의 예에서, 낮은 임계 전압 트랜지스터들의 스택은 코어 전압 범위들보다 더 큰 전압 범위들 내에서 스위칭하는 I/O 드라이버들을 제공하는 데 사용될 수 있다.
정전 방전(ESD) 이벤트들은 정격 동작 전압을 포함한 정격 동작 파라미터들을 초과하는 전압들 또는 전류들을 IC 디바이스 내에 생성할 수 있다. 정격 동작 전압은 소정의 디바이스들, 회로들 또는 인터페이스 패드들에 대해 정의된 전압 레벨들의 공칭 동작 범위 내에 있을 수 있다. 적절한 보호가 없다면, 회로들은 I/O 또는 ESD 이벤트들의 다른 소스들 또는 진입 지점들을 가능하게 하는 인터페이스 패드들 근처에서 손상될 수 있다. ESD 이벤트들은, 접지 실패들, IC 디바이스 근처의 표면 또는 접촉 지점에서의 정전하의 핸들링 및 축적의 일부 조합으로 인해 발생할 수 있다. I/O 드라이버 회로들의 고속 성능 양태들을 손상시키지 않고서 구현될 수 있는 ESD 보호 회로들의 향상이 필요하다.
본 개시내용의 소정의 양태들은 ESD 이벤트들의 충전된 디바이스 모델(CDM) 특성화와 관련하여 설명된다. CDM은 IC 디바이스를 포함하는 칩, 칩 캐리어 또는 패키지가 저임피던스 전기 경로와 접촉할 때 발생하는 ESD 이벤트와 관련된다. 칩, 칩 캐리어 또는 패키지가 축적된 정전 전하를 전달하고 있는 경우에 에너지의 급작스러운 방전이 발생하여, IC 디바이스의 I/O 패드들에 고전압 펄스 또는 스파이크를 야기할 수 있다. 하나 이상의 I/O 패드들에서 관찰가능한 전압은 IC 디바이스 내의 트랜지스터들에 대한 정격 공차들을 초과할 수 있고, 적절한 ESD 보호가 제공되지 않는 경우에 IC 디바이스의 트랜지스터 게이트들 및 다른 특징부들에 대한 항복(breakdown) 또는 다른 손상을 야기할 수 있다.
도 1은 CDM에 의해 특징지어질 수 있는 ESD 이벤트(100)의 일례를 도시한다. ESD 이벤트(100)는 IC 디바이스(102)가 금속 또는 다른 전도성 표면(104) 상에 배치됨에 따라 발생한다. 일부 예들에서, 이러한 유형의 ESD 이벤트(100)는 칩들, 칩 캐리어들 또는 패키지들 상의 IC 디바이스들이 회로 기판에 배치되고 접합 또는 솔더링되기 전에 축적, 조립, 또는 분류될 때 제조 또는 조립 설비에서 발생할 수 있다. 일부 예들에서, 이러한 유형의 ESD 이벤트(100)는 IC 디바이스들(102)이 로봇에 의해 픽업되고 회로 기판 상에 또는 선적 패키지 내에 배치될 때 제조 설비에서 발생할 수 있으며, 여기서 로봇은 전도성 표면(104)으로서의 역할을 할 수 있다. IC 디바이스(102)가 전도성 표면(104) 상에 배치됨에 따라, IC 디바이스(102) 내의 축적된 전하는 하나 이상의 전위 기울기들(106, 108)을 통해 전도성 표면(104)으로 방전될 수 있다. 방전은 I/O 핀들 또는 패드들이 전도성 표면(104)에 직접 커플링되기 전에 또는 그 후에 발생할 수 있다.
그래프(120)는 CDM에 의해 특징지어지는 바와 같은 ESD 이벤트(100)의 유형의 일례를 예시한다. 이러한 예에서, IC 디바이스(102) 내에 축적된 높은 백분율의 정전 에너지가 초기 펄스 또는 스파이크(130)에서 짧은 기간(122)에 걸쳐 방전된다. 하나의 예에서, ESD 이벤트(100)는 대략 5 나노초 동안 지속되는 지속기간(124)을 가질 수 있으며, 이때 초기 스파이크(130)는 대략 1 나노초 후에 끝난다. 일부 경우들에서, 방전은 4.7 암페어 이상의 현재 레벨(128)에서 제1 피크(126)를 초래할 수 있다. IC 디바이스(102)의 I/O 패드를 통해 흐르는 전류 스파이크는 IC 디바이스(102)의 인터페이스 회로들에 전압의 대응하는 스파이크를 야기할 수 있다.
출력 드라이버들을 보호하기 위해 채용되는 현재의 ESD 보호 스킴들은 전형적으로, 인터페이스 패드와 출력 전력 공급부 레일들 사이에 연결되는 다이오드들을 포함하고, ESD 이벤트 동안 ESD 전류를 전달할 수 있는 방전 경로를 갖는 클램핑 회로를 포함할 수 있다.
도 2는 IC 디바이스에서 ESD 보호를 제공하는 인터페이스 회로(200)의 일례를 도시한다. 하나의 예에서, 인터페이스 회로(200)는 LPDDR SDRAM에 통신가능하게 커플링된 IC, SoC 또는 다른 디바이스에 통합될 수 있다. 인터페이스 회로(200)는 IC 디바이스의 I/O 패드(202)를 통해 신호들을 송신하는 데 사용될 수 있는 드라이버(204)를 포함한다. 드라이버(204)는 전력 레일(VDDX)(210)과 접지 기준(VSSX)(212) 사이에서 스위칭하는 출력을 제공하도록 구성될 수 있다. ESD 보호는 한 쌍의 다이오드들(206, 208)에 의해 제공된다. 제1 다이오드(206)는 VDDX(210) 및 I/O 패드(202)에 커플링되고, I/O 패드(202)의 전압이 VDDX(210) 미만으로 유지될 때 역방향 바이어싱된다. 제2 다이오드(208)는 VSSX(212) 및 I/O 패드(202)에 커플링되고, I/O 패드(202)의 전압이 VSSX(212) 이상으로 유지될 때 역방향 바이어싱된다. ESD 이벤트는 I/O 패드(202)를 통해, 그리고 I/O 패드(202) 및 드라이버(204)를 커플링하는 상호연결부들을 포함한, I/O 패드(202)에 커플링된 하나 이상의 상호연결부들을 통해 전도되는 전류 서지(current surge)를 야기할 수 있다. 상호연결부들이 낮은 저항을 갖지만, VDDX(210) 및/또는 VSSX(212)에 대한 I/O 패드(202)의 전압은 다중-암페어 ESD 서지 전류를 전도시킬 때 상당히 변화할 수 있다. 전압의 변화는 다이오드들(206, 208) 중 하나를 순방향 바이어싱하기에 충분하여, 그에 의해, ESD 서지 전류가 IC 디바이스의 드라이버(204) 및 다른 회로들로부터 떨어져 VDDX(210) 또는 VSSX(212)로 전환되는 것을 가능하게 할 수 있다.
VDDX(210) 또는 VSSX(212)로의 ESD 서지 전류의 전환은 VDDX(210)와 VSSX(212) 사이의 전압 차이를 증가시킬 수 있는데, 이는 체크되지 않은 상태로 남겨진 경우에 인터페이스 회로(200) 내의 디바이스들에 스트레스를 주거나 그들을 손상시킬 수 있다. 도시된 인터페이스 회로(200)는 VDDX(210)와 VSSX(212) 사이에 커플링되는 전력 레일 클램핑 회로(220)를 포함한다. 전력 레일 클램핑 회로(220)는 직렬 RC 네트워크(224)에 의해 바이어싱되는 N형 금속 산화물 반도체(N-type metal-oxide-semiconductor, NMOS) 트랜지스터(222)를 포함한다. RC 네트워크(224)는 저항기(234)와 직렬로 커플링되는 커패시터(232)를 갖는다. 도시된 예에서, 직렬 RC 네트워크(224)는 전력 공급부(VDDX)(210)와 접지 기준(VSSX)(212) 사이에 커플링된다. 커패시터(232) 및 저항기(234)를 커플링하는 노드(230)는 제1 및 제2 직렬 연결된 인버터들(226, 228)을 포함하는 버퍼 증폭기 배열을 통해 트랜지스터(222)의 게이트에 커플링된다. 전력 레일 클램핑 회로(220)는 I/O 패드(202)에 인가된 ESD 펄스가 VDDX(210)와 VSSX(212) 사이의 전압 차이를 증가시키게 할 때 VDDX(210)로부터 VSSX(212)로의 저임피던스 경로를 보장한다.
하나의 예에서, VDDX(210) 상의 상승 전압이 커패시터(232)를 통해 제1 인버터(226)의 입력에 커플링되어, 그의 출력을 로우(low)로 되게 한다. 이에 응답하여, 제2 인버터(228)의 출력은 하이(high)가 되어, 트랜지스터(222)를 턴온시킨다. 트랜지스터(222)가 턴온될 때, ESD 방전 전류는 VDDX(210)와 VSSX(212) 사이에서 흐르기 시작할 수 있다.
도 3은 모바일, 배터리-동력식 동작들에서 전력을 보존하고 열 생성을 감소시키기 위해 다수의 전압 레일들의 사용을 예시하는 LPDDR SDRAM 인터페이스 회로 내의 인터페이스 회로(300)의 일례를 도시한다. 전압 레일들은 IC 디바이스 내에서 전력을 분배하는 데 사용되고, 각각의 레일은, 프로세스 기술에 의해 정의되고 산업 표준들을 준수하도록 구성될 수 있는 전압 레벨을 제공할 수 있다. 하나 이상의 전압 레일들은 IC 디바이스 내에서 전력 소비 및 동작 주파수를 최적화할 수 있는 내부 스케일러블 동작 전압에서 전력을 제공할 수 있다.
도시된 예에서, 인터페이스 회로(300)는 LPDDR5 디바이스에 제공되고, 출력 드라이버들이 더 높은 동작 주파수들을 지원하도록 하기 위해 얇은 게이트 트랜지스터들을 사용한다. 인터페이스 회로(300)는 I/O 패드(302)를 제1 전압 레일(VDD1)(310)로 구동하도록 구성된 드라이버 회로(312)를 포함한다. 드라이버 회로(312)는 2개의 P형 금속 산화물 반도체(P-type metal-oxide-semiconductor, PMOS) 트랜지스터들(304, 306)을 갖는다. 제1 PMOS 트랜지스터(304)는 더 낮은 저전압 도메인에서 생성되는 데이터 신호(314)를 수신할 수 있다. 도시된 예에서, 데이터 신호(314)는 VDD1(310)보다 더 낮은 전압에서 제공되는 제2 전압 레일(VDD2)(320)에 의해 동력을 공급받는 전압 도메인 내의 회로에 의해 생성된다. 제2 PMOS 트랜지스터(306)는 제1 PMOS 트랜지스터(304)를 가로지르는 소스-드레인 전압이 특정된 한도들 내에서 유지된다는 것을 보장하기 위해 제공된다. 제2 PMOS 트랜지스터(306)의 게이트는 VDD1(310)과 연관된 전압 도메인에서 동작되는 전치 드라이버(pre-driver)(308)에 의해 구동된다. 적층된 저전압 트랜지스터들(322)은 단일 전압 도메인에서 동작될 수 있고, 예를 들어, I/O 패드(302)를 VDD2(320)와 접지 기준(VSS)(330) 사이에서 구동하도록 구성될 수 있다. 일부 예들에서, 적층된 저전압 트랜지스터들(322)은 복수의 NMOS 트랜지스터들, 또는 PMOS 및 NMOS 트랜지스터들의 조합(도시되지 않음)을 포함한다.
도 4는 ESD 보호 회로들을 포함하는 IC 디바이스 내의 인터페이스 회로(400)의 일례를 도시한다. 도시된 예에서, 인터페이스 회로(400)는 I/O 패드(402)를 제1 전압 레일(VDD1)(410)로 구동하도록 구성된 드라이버 회로(412)를 포함한다. 드라이버 회로(412)는 VDD1- VSS 미만의 전압들에서의 동작에 대해 개별적으로 정격화될 수 있는 2개의 PMOS 트랜지스터들(PMOS 트랜지스터들(404, 414))을 포함한다. PMOS 트랜지스터들(404, 414)은 더 낮은 저전압 도메인에서 생성된 하나 이상의 신호들에 의해 스위칭될 수 있는 각자의 전치 드라이버들(408, 418)에 의해 구동될 수 있다. 도시된 예에서, 하나의 전치 드라이버(408)는 VDD1(410)보다 더 낮은 전압에서 제공되는 제2 전압 레일(VDD2)(420)에 의해 전력을 공급받는다. VDD1(410)에 의해 전력을 공급받는 4개의 NMOS 트랜지스터들(424)은 I/O 패드(402)를 구동하도록 구성된다.
I/O 패드(402)에 커플링된 디바이스들의 ESD 보호는 공칭적으로 ESD 서지 전류들을 각각 VDD1(410) 또는 VSS(430)로 션트(shunt)시키도록 구성된 한 쌍의 다이오드들(406a, 406b)에 의해 제공된다. 제1 다이오드(406a)가 VDD1(410) 및 I/O 패드(402)에 커플링되고, I/O 패드(402)의 전압이 VDD1(410) 미만으로 유지될 때 역방향 바이어싱된다. 제2 다이오드(406b)는 VSS(430) 및 I/O 패드(402)에 커플링되고, I/O 패드(402)의 전압이 VSS(430) 이상으로 유지될 때 역방향 바이어싱된다. ESD 이벤트는 I/O 패드(402) 및 I/O 패드(402)와 다이오드들(406a, 406b) 사이의 하나 이상의 상호연결부들을 통해 전류 서지를 야기할 수 있다. 상호연결부들은 다중-암페어 ESD 서지 전류를 전도시킬 때 I/O 패드(402)의 전압을 상당히 변화시킬 수 있는 낮은 저항을 갖는다. 전압의 변화는 다이오드들(406a, 406b) 중 하나를 순방향 바이어싱하기에 충분하여, 그에 의해 ESD 서지 전류가 IC 디바이스의 PMOS 트랜지스터들(404, 414), NMOS 트랜지스터들(424) 및 다른 회로들로부터 떨어져 VDD1(410) 또는 VSS(430)로 전환되는 것을 가능하게 할 수 있다.
I/O 패드(402)에 커플링된 PMOS 트랜지스터(404)의 게이트는 VDD2(420)로부터 전력을 수신하는 저전압 전치 드라이버(408)에 의해 제공되는 크로스 도메인 신호에 의해 구동된다. 저전압 NMOS 트랜지스터들(424)은 VDD1(410)로부터 전력을 수신하고, 그들의 대응하는 전치 드라이버들(422)은 VDD2(420)로부터 전력을 수신한다. 제1 ESD 레일 클램프(416)는 서지들 동안 VDD1(410)과 VSS(430) 사이의 전압차들을 제한한다. 제2 ESD 레일 클램프(426)는 서지들 동안 VDD2(420)와 VSS(430) 사이의 전압차들을 제한한다. 일부 예들에서, VDD1(410)은 3.3 볼트 또는 1.8 볼트 공급부를 표현할 수 있다. 일부 예들에서, VDD2(420)는 1.8 볼트 또는 1.2 볼트 공급부를 표현할 수 있다. 일부 경우들에서, VDD2(420)는 동작 주파수 및 전력 소비를 최적화하도록 구성된 전압 레벨에서 소정의 회로들로 전력을 공급하는 스케일러블 내부 레일을 표현한다.
일부 예들에서, I/O 패드(402)에서의 위로의 전압의 증가들은 다이오드(406a)의 동작에 의해 제한될 수 있다. 따라서, PMOS 트랜지스터(404)의 드레인에서의 전압 증가들은 VDD1 + V f 를 유의하게 초과하지 않는 전압으로 제한될 수 있으며, 여기서 V f 는 다이오드(406a)의 순방향 바이어스 전압을 표현한다. 유사하게, PMOS 트랜지스터(404)의 드레인들에서의 전압의 예상된 강하는 다이오드(406b)의 동작으로 인해 VSS - V f 로 제한될 수 있다.
도 5는 ESD 보호 회로들을 포함하는 IC 디바이스 내의 인터페이스 회로(500)에 대한 ESD 이벤트(532)의 효과를 도시한다. I/O 패드(502)에 커플링된 디바이스들의 ESD 보호는 공칭적으로 ESD 서지 전류들을 각각 VDD1(510) 또는 VSS(530)로 션트시키도록 구성된 ESD 보호 다이오드들(506a, 506b)에 의해 제공된다. ESD 전류들은 ESD 보호 다이오드(506a 또는 506b)가 ESD 이벤트(532) 동안 순방향 바이어싱될 때 ESD 보호 다이오드(506a 또는 506b) 중 하나를 통해 VDD1(510) 또는 VSS(530)로 전환될 것으로 예상된다. ESD 이벤트(532)는 네거티브 CDM 스트레스 테스트를 사용하여 시뮬레이션될 수 있으며, 여기서 ESD 전류(534)가 I/O 패드(502)에 진입한다. I/O 패드(502)를 통해 흐르는 ESD 전류(534)는 도 1에 도시된 ESD 이벤트(100)의 전압 파형에 대응하는 전압 파형을 생성할 수 있으며, 여기서 제1 피크(126)는 포지티브이고, I/O 패드(502)의 전압을 IC 디바이스의 VDD1(510) 전압 레일의 레벨 위로 증가시킨다. ESD 전류(534)는 I/O 패드(502)에 대한 네거티브 CDM 테스트들 동안 ESD 보호 다이오드(506a)를 통해 VDD1(510) 전압 레일로 전환될 것으로 예상된다.
인터페이스 회로(500)는 소정의 측면들에서 도 3에 도시된 인터페이스 회로(300)와 유사할 수 있다. 인터페이스 회로(500)는 I/O 패드(502)를 제1 전압 레일(VDD1)(510)로 구동하도록 구성된 드라이버 회로(512)를 포함한다. 드라이버 회로(512)는 VDD1- VSS 미만의 전압들에서의 동작에 대해 개별적으로 정격화될 수 있는 2개의 PMOS 트랜지스터들(504, 514)을 갖는다. PMOS 트랜지스터들(504, 514)은 더 낮은 저전압 도메인에서 생성된 하나 이상의 신호들에 의해 스위칭될 수 있는 각자의 전치 드라이버들(508, 518)에 의해 구동될 수 있다. 도시된 예에서, 하나의 전치 드라이버(508)는 VDD1(510)보다 더 낮은 전압 레벨에서 제공되는 제2 전압 레일(VDD2)(520)에 의해 전력을 공급받는다. 4개의 NMOS 트랜지스터들(524)은 VDD1(510)로부터 전력을 수신하고, 저전압 도메인으로부터 수신된 신호들에 응답하여 I/O 패드(502)를 구동하도록 구성된다. 4개의 NMOS 트랜지스터들(524)의 게이트들은 VDD2(520)로부터 전력을 수신하는 각자의 전치 드라이버들(522)에 의해 구동된다.
ESD 전류를 VDD1(510)(또는 VSS(530))에 션트시킴으로써 야기되는 VDD1(510)의 전압 레벨의 증가들은 ESD 레일 클램핑 회로(516)를 통해 완화될 수 있다. 하나의 예에서, ESD 이벤트(532)의 시뮬레이션은 I/O 패드(502)에서 250 볼트 피크 전압을 생성하도록 구성될 수 있다. VDD1(510)에 커플링된 ESD 보호 다이오드(506a)는 I/O 패드(502)에서의 전압이 VDD1 + V f 를 초과할 때 순방향 바이어싱되며, 여기서 V f 는 ESD 보호 다이오드(506a)의 순방향 바이어스 전압을 표현한다. 순방향 바이어싱된 ESD 보호 다이오드(506a)는 ESD 이벤트(532)에 의해 생성된 ESD 전류(534)를 VDD1(510)로 전환한다.
ESD 레일 클램핑 회로(516)는 고전압 레일과 접지 사이의 차이(즉, VDD1 - VSS)의 변동들을 제한하도록 구성된다. 따라서, PMOS 트랜지스터(504)의 드레인에서의 전압의 상승은 VSS(530)에 대해 VDD1 + V f 를 유의하게 초과하지 않는 전압으로 제한될 것으로 예상될 수 있다. 저전압 도메인에서, ESD 레일 클램핑 회로(528)는 저전압 레일과 접지 사이의 차이(즉, VDD2 - VSS)의 변동들을 제한하도록 구성될 수 있다.
종래의 ESD 보호 회로들은 더 높은 전압 도메인들에서 동작하는 I/O 디바이스들을 보호할 수 있지만, 저전압 도메인과 고전압 도메인 사이의 인터페이스를 ESD 관련 손상에 민감한 상태로 둘 수 있다. 예를 들어, 손상은, 크로스 전압 도메인 신호들에 의해 구동되는 게이트를 갖는 PMOS 트랜지스터(504)에 대해 발생할 수 있다. 도시된 예에서, I/O 패드(502)에 커플링된 PMOS 트랜지스터(504)의 게이트는 VDD2(520)로부터 전력을 수신하는 저전압 전치 드라이버(508)에 의해 제공되는 크로스 도메인 신호에 의해 구동된다. 일부 경우들에서, ESD 이벤트(532) 동안 PMOS 트랜지스터(504)의 드레인과 게이트 사이에서 발생하는 과전압 상태들은 PMOS 트랜지스터(504)를 손상시킬 수 있다. PMOS 트랜지스터(504)의 드레인과 게이트 사이의 충분히 높은 차이 전압(536)(|Vgd|)은 트랜지스터 게이트의 물리적 항복을 야기할 수 있다.
차이 전압(536)은 PMOS 트랜지스터(504)의 게이트를 구동하는 크로스 도메인 신호(538)의 소정의 양태들로 인해 ESD 이벤트(532) 동안 손상을 주는 과전압 레벨에 도달할 수 있다. 예를 들어, ESD 이벤트(532)는 PMOS 트랜지스터(504)의 전압 도메인을 정의하는 전력 공급 레일(VDD1)(510)의 전압의 급작스러운 증가를 야기할 수 있다. VDD1(510)의 전압의 증가는 PMOS 트랜지스터(504)의 게이트에 크로스 도메인 신호(538)를 제공하는 전치 드라이버(508)의 전압 도메인을 정의하는 전력 공급부 레일(VDD2)(520)의 변화들에 의해 밀접하게 추적되지 않을 수 있다. VDD1(510)과 VDD2(520) 사이의 결과적인 증가된 전압 차이(544)는 PMOS 트랜지스터(504)의 게이트와 드레인 사이의 상대 전압의 증가로서 전파될 수 있다. 하나의 예에서, 크로스 도메인 신호(538)의 절대 전압은 짧은 기간 동안 일정하게 유지될 수 있는 반면, PMOS 트랜지스터(504)의 드레인에서의 전압은 ESD 이벤트(532) 동안 I/O 패드(502)의 전압을 추종하여, 그에 의해 PMOS 트랜지스터(504)를 손상시키기에 충분한 차이 전압(536)의 변화를 야기한다. ESD 레일 클램핑 회로들(516, 528)의 동작에서의 지연들은 VDD1(510)과 VDD2(520) 사이의 증가된 전압 차이(544)를 야기할 수 있다.
하나의 예에서, I/O 패드(502)에 대한 250 볼트 ESD 피크 전압의 인가는 VDD1(510)과 VDD2(520) 사이의 전압 차이의 크기 및 극성에 관계없이 PMOS 트랜지스터(504)의 드레인과 게이트 사이에 과전압 상태를 야기할 수 있다. 과전압 상태는 VDD1 > VDD2이든, VDD1 < VDD2이든, 또는 VDD1 = VDD2이든 발생할 수 있다. 일부 경우들에서, 과전압 상태는 IC 디바이스의 섹션들 사이에서 AC 디커플링되는 하나 이상의 전력 또는 접지 레일들의 AC 디커플링으로 인해 발생할 수 있다. ESD 이벤트(532)는 이중 적층된 PMOS 트랜지스터들로부터 구성되는 인터페이스 회로와 관련하여 설명되지만, ESD-유도 과전압 상태들은 NMOS 트랜지스터들로부터 구성된, 또는 트랜지스터들의 단일, 삼중 또는 더 많은 스택들을 사용하는 인터페이스 회로에 영향을 미칠 수 있다.
본 개시내용의 소정의 양태들은 ESD 이벤트와 다수의 전압 도메인들 또는 전압 레일들 사이의 상호작용들로부터 기인한 과전압 상태들을 감소시키거나 제거할 수 있는 ESD 보호 회로들을 제공한다. 일부 예들에서, 추가적인 ESD 보호 다이오드들이 추가적인 또는 저전압 레일들과 I/O 패드 사이에 배치될 수 있다. 추가적인 ESD 보호 다이오드들은 ESD 이벤트들이 인터페이스 회로들에 의해 사용되는 고전압 레일들에서의 전압 증가들과 크기가 유사한 저전압 레일들에서의 전압 증가들을 야기하도록 구성될 수 있다.
도 6은 다수의 전압 레일들에 대한 ESD 보호 다이오드들을 포함하는 IC 디바이스 내의 인터페이스 회로(600)의 일례를 도시한다. 하나의 예에서, 1차 ESD 보호 다이오드(604)가 I/O 패드(602)와 I/O 드라이버 공급 레일(VDD1)(610) 사이에 커플링되고, 2차 ESD 보호 다이오드(634)가 I/O 패드(602)와 전치 드라이버 공급 레일(VDD2)(630) 사이에 커플링된다. 일부 구현들에서, 1차 ESD 보호 다이오드(604)는 1차 노드(642)를 통해 I/O 패드(602)에 커플링된다. 2차 ESD 보호 다이오드(634)는 2차 ESD 보호 다이오드(634)와 I/O 패드(602) 사이의 커플링을 제공하기 위해 1차 노드(642)와 상호연결되는 2차 노드(640)에 커플링될 수 있다.
인터페이스 회로(600)는 소정의 측면들에서 도 3에 도시된 인터페이스 회로(300) 및/또는 도 4에 도시된 인터페이스 회로(400)와 유사할 수 있다. 도시된 예에서, 인터페이스 회로(600)는 I/O 패드(602)를 제1 전압 레일(VDD1)(610)로 구동하도록 구성된 드라이버 회로(622)를 포함한다. 드라이버 회로(622)는 VDD1- VSS 미만의 전압들에서의 동작에 대해 개별적으로 정격화될 수 있는 2개의 PMOS 트랜지스터들(612, 614)을 가지며, 여기서 VSS는 접지 기준의 전압(여기서는 VSS(620))에 대응한다. PMOS 트랜지스터들(612, 614)은 더 낮은 저전압 도메인에서 생성된 하나 이상의 신호들에 의해 스위칭될 수 있는 각자의 전치 드라이버들(616, 618)에 의해 구동될 수 있다. 도시된 예에서, 하나의 전치 드라이버(618)는 VDD1(610)보다 더 낮은 전압 레벨에서 제공되는 VDD2(630)에 의해 전력을 공급받는다. 일부 예들에서, 인터페이스 회로(600)는 저전압 도메인으로부터 I/O 패드(602)를 구동하도록 구성되는 직렬 커플링된 NMOS 트랜지스터들의 하나 이상의 세트들을 포함한다. 도시된 예에서, 4개의 트랜지스터들이 직렬 커플링된 NMOS 트랜지스터들(624)의 세트에 제공된다. 직렬 커플링된 NMOS 트랜지스터들(624)의 세트에 제공된 트랜지스터들의 수는 트랜지스터들의 동작 전압, 및 VSS(620)에 대한 VDD1(610) 및 VDD2(630)의 전압 레벨들에 의해 결정될 수 있다.
1차 ESD 보호 다이오드들(604, 606)은 I/O 패드(602)에서 커플링되고, VDD1(610)에 의해 전력이 공급되는 트랜지스터들 및 회로들에 대한 보호를 제공한다. 하나의 ESD 보호 다이오드(604)가 VDD1(610)에 커플링되고, 다른 ESD 보호 다이오드(606)가 VSS(620)에 커플링된다. 1차 ESD 보호 다이오드들(604, 606)은 ESD 서지 전류들을 각각 VDD1(610) 또는 VSS(620)로 션트시키도록 구성된다.
2차 ESD 보호 다이오드들(634, 636)은 I/O 패드(602)에 커플링되고, VDD2(630)에 의해 전력이 공급되는 또는 크로스 도메인 신호들에 커플링되는 트랜지스터들 및 회로들에 대한 보호를 제공한다. 하나의 ESD 보호 다이오드(634)가 VDD2(630)에 커플링되고, 다른 ESD 보호 다이오드(636)가 VSS(620)에 커플링된다. 2차 ESD 보호 다이오드들(634, 636)은 ESD 서지 전류들을 각각 VDD2(630) 또는 VSS(620)로 션트시키도록 구성된다.
일부 예들에서, 2차 ESD 보호 다이오드들(634, 636)은 1차 ESD 보호 다이오드들(604, 606)보다 물리적으로 더 작을 수 있거나, 순방향 바이어싱될 때 더 낮은 최대 전류 흐름을 위해 구성될 수 있다. 상호연결부 라우팅이 사용되어, I/O 패드(602)와 1차 ESD 보호 다이오드들(604, 606) 사이의 커플링의 저항에 비해, I/O 패드(602)와 2차 ESD 보호 다이오드들(634, 636) 사이에 더 큰 저항을 구현할 수 있다. 저항의 차이는 도 6에서 ESD 보호 다이오드들(604, 606, 634, 636)을 연결하는 직렬 저항기(ESD 저항기(632))로서 표현되어 있다. I/O 패드(602)를 ESD 보호 다이오드들(604, 606, 634, 636)에 커플링하는 물리적 상호연결부들은 상호연결부들의 구조(단면), 저항률, 상호연결부들의 길이, 기생 저항, 및 표피 효과(skin effect)들과 같은 다른 인자들에 의해 결정되는 유한 저항을 갖는다. 표피 효과는 전류 밀도가 도체 또는 상호연결부의 표면에서 집중될 때 고주파 신호들에서 발생한다.
일부 예들에서, ESD 저항기(632)는 1차 ESD 보호 다이오드들(604, 606)을 커플링하는 1차 노드(642)와 2차 ESD 보호 다이오드들(634, 636)을 커플링하는 2차 노드(640) 사이의 물리적 상호연결부의 저항을 표현한다. 도시된 예에서, 2차 ESD 보호 다이오드들(634, 636)은 2차 노드(640), ESD 저항기(632), 및 1차 노드(642)를 통해 I/O 패드(602)에 커플링될 수 있다. 큰 저항을 갖는 ESD 저항기(632)는 물리적으로 더 작은 2차 ESD 보호 다이오드들(634, 636)의 사용을 가능하게 할 수 있고, 다른 이점들을 제공할 수 있다. ESD 저항기(632)는 ESD 서지 전류가 ESD 저항기(632)를 통과할 때 상당한 전압 강하를 도입할 수 있고, ESD 저항기(632)는 VDD1(610)에서 야기된 전압 증가와 관련하여 ESD 이벤트들 동안 PMOS 트랜지스터(614)의 드레인 전압에서 전압 서지를 감소시킬 수 있다. 일부 예들에서, 상호연결부들의 구조 및 길이는 ESD 저항기(632)의 저항을 최대화하도록 구성될 수 있다. ESD 저항기(632)는 금속 또는 폴리실리콘 상호연결부들의 기생 저항의 합으로서 표현되거나 제공될 수 있다.
I/O 패드(602)를 통과하는 ESD 전류의 적어도 일부분은 제1 ESD 보호 다이오드들(604 또는 606) 중 하나를 통해 VDD1(610) 또는 VSS(620)로 전환될 수 있다. I/O 패드(602)를 통과하는 ESD 전류의 일부분은 ESD 보호 다이오드(634 또는 636)가 ESD 이벤트 동안 순방향 바이어싱될 때 2차 ESD 보호 다이오드들(634 또는 636) 중 하나를 통해 VDD2(630) 또는 VSS(620)로 전환될 수 있다. 하나의 예에서, ESD 이벤트는 I/O 패드(602)에 250 볼트 피크 전압을 생성할 수 있다. VDD1(610)에 커플링된 ESD 보호 다이오드(604)는 I/O 패드(602)에서의 전압이 VDD1 + V f 를 초과할 때 순방향 바이어싱되며, 여기서 V f 는 ESD 보호 다이오드(604)의 순방향 바이어스 전압을 표현한다. 순방향 바이어싱된 ESD 보호 다이오드(604)는 ESD 이벤트에 의해 생성된 ESD 전류를 VDD1(610)로 전환한다. VDD2(630)에 커플링된 ESD 보호 다이오드(634)는 I/O 패드(602)에서의 전압이 VDD2 + VResd + V f 를 초과할 때 순방향 바이어싱되며, 여기서 VResd는 ESD 저항기(632)를 가로지르는 전압 강하를 표현하고, V f 는 ESD 보호 다이오드(634)의 순방향 바이어스 전압을 표현한다. 순방향 바이어싱된 ESD 보호 다이오드(634)는 ESD 이벤트에 의해 생성된 ESD 전류를 VDD2(630)로 전환한다.
ESD 전류를 VDD1(610)(또는 VSS(620))에 션트시킴으로써 야기되는 VDD1(610)의 전압 레벨의 증가들은 제1 ESD 레일 클램핑 회로(608)를 통해 완화될 수 있다. 제1 ESD 레일 클램핑 회로(608)는 고전압 레일과 접지 사이의 차이(즉, VDD1 - VSS)의 변동들을 제한하도록 구성된다. ESD 전류를 VDD2(630)(또는 VSS(620))에 션트시킴으로써 야기되는 VDD2(630)의 전압 레벨의 증가들은 제2 ESD 레일 클램핑 회로(628)를 통해 완화될 수 있다. 제2 ESD 레일 클램핑 회로(628)는 고전압 레일과 접지 사이의 차이(즉, VDD2 - VSS)의 변동들을 제한하도록 구성된다.
본 개시내용의 하나의 양태에서, 장치는 제1 전원, 제2 전원 및 하나 이상의 코어 회로들을 제공하는 IC 디바이스를 갖는다. 일부 예들에서, 제1 전원은 제2 전원의 전압 레벨보다 더 큰 전압 레벨을 갖는다. 하나의 예에서, 제1 전원은 IC 디바이스가 외부 디바이스들과 통신하는 것을 가능하게 하도록 구성될 수 있는 인터페이스 회로에 전력을 공급한다. 하나의 예에서, 인터페이스 회로는 I/O 패드들을 통해 외부 신호 와이어들 또는 도체들에 커플링된 하나 이상의 드라이버들을 포함한다. IC 디바이스는 하나 이상의 ESD 보호 회로들에 의해 ESD 전류 서지들로부터 보호될 수 있다.
일부 구현들에서, ESD 보호 회로가 인터페이스 회로에 제공될 수 있고, 본 개시내용의 소정의 양태들에 따라 구성될 수 있다. ESD 보호 회로는 IC 디바이스의 제1 전원과 IC 디바이스의 I/O 패드 사이에 커플링되는 제1 다이오드를 가질 수 있다. 하나의 예에서, 제1 전원은 I/O 패드에 커플링된 드라이버 회로에 공급한다. ESD 보호 회로는 IC 디바이스의 제2 전원과 I/O 패드 사이에 커플링되는 제2 다이오드를 가질 수 있다. 제2 전원은 IC 디바이스의 하나 이상의 코어 회로들에 공급한다.
소정의 예들에서, ESD 보호 회로의 저항성 엘리먼트는 제2 다이오드의 단자를 제1 다이오드의 단자에 커플링하는 상호연결부를 포함하거나 이를 사용하여 구현될 수 있다. 이러한 예들 중 일부에서, 상호연결부는 ESD 이벤트 동안 제2 다이오드의 단자와 제1 다이오드의 대응하는 단자 사이에 전압차를 생성하는 저항을 갖는다. 상호연결부의 구조, 길이 및 경로는 원하는 전압차를 생성하는 저항을 생성하도록 선택될 수 있다. 일부 예들에서, 저항성 엘리먼트는 기생 저항을 포함한다.
일부 예들에서, 드라이버 회로는 하나 이상의 코어 회로들로부터 제어 입력을 수신하도록 구성된다. 하나의 예에서, 드라이버 회로는 제2 전원으로부터 전력을 수신하는 전치 드라이버 회로의 출력에 커플링되는 게이트를 갖는 트랜지스터를 가질 수 있다. 트랜지스터의 드레인이 I/O 패드에 커플링될 수 있다. 하나의 예에서, ESD 전류가 ESD 이벤트 동안 I/O 패드를 통해 IC 디바이스에 진입한다. 제1 다이오드 및 제2 다이오드는 정전 방전 전류가 집적 회로 디바이스에 진입하기 전에 역방향 바이어싱될 수 있다.
일부 예들에서, 드라이버 회로는 하나 이상의 코어 회로들이 동작하는 전압 레벨보다 더 큰 전압 레벨에서 동작한다. 소정의 예들에서, 제1 다이오드는 제3 다이오드를 통해 IC 디바이스의 접지 기준에 커플링된다. 제3 다이오드는 접지 기준에 커플링되는 제1 단자 및 I/O 패드에 커플링되는 제2 단자를 가질 수 있다. 제2 다이오드는 제4 다이오드를 통해 접지 기준에 커플링될 수 있다. 제4 다이오드는 접지 기준에 커플링되는 제1 단자, 및 제3 다이오드의 대응하는 단자에 커플링되는 저항성 엘리먼트를 통해 I/O 패드에 커플링되는 제2 단자를 가질 수 있다.
일부 예들에서, ESD 보호 회로는 제1 전원과 IC 디바이스의 접지 기준 사이에 커플링되는 제1 클램핑 회로 및 제2 전원과 접지 기준 사이에 커플링되는 제2 클램핑 회로를 갖는다. 제1 클램핑 회로는 제1 전원과 접지 기준 사이의 전압 차이의 변동들을 제한하도록 구성될 수 있다. 제2 클램핑 회로는 제2 전원과 접지 기준 사이의 전압 차이의 변동들을 제한하도록 구성될 수 있다. 하나의 예에서, 인터페이스 회로는 LPDDR SDRAM 인터페이스 회로로서 동작하도록 구성될 수 있다.
소정의 예들에서, 드라이버 회로는 제1 전원과 I/O 패드 사이에 직렬로 커플링되는 2개의 PMOS 풀업 트랜지스터들을 갖는다. 일부 예들에서, 드라이버 회로는 I/O 패드에 커플링되는 복수의 직렬 커플링된 NMOS 트랜지스터들을 갖는다.
도 7은 본 명세서에 개시된 소정의 양태들에 따른, ESD 보호를 제공하기 위한 방법(700)의 일례를 도시하는 흐름도이다. 방법은 도 6에 도시된 ESD 보호 회로의 다양한 특징부들 및 양태들에 관한 것일 수 있다. 블록(702)에서, 제1 다이오드는 IC 디바이스의 제1 전원과 IC 디바이스의 I/O 패드 사이에 커플링된다. 제1 다이오드는 I/O 패드를 통해 전도되는 ESD 전류의 제1 부분을 전환하도록 구성될 수 있다. 제1 전원은 I/O 패드에 커플링된 드라이버 회로에 공급하는 데 사용될 수 있다. 블록(704)에서, 제2 다이오드는 IC 디바이스의 제2 전원과 I/O 패드 사이에 커플링된다. 제2 다이오드는 ESD 전류의 제2 부분을 전환하도록 구성될 수 있다. 제2 전원은 IC 디바이스의 하나 이상의 코어 회로들에 공급할 수 있다. 블록(706)에서, 제2 다이오드는 저항성 엘리먼트를 통해 제1 다이오드에 커플링된다. 제2 다이오드는 저항성 엘리먼트를 통해 I/O 패드에 커플링될 수 있다.
일부 예들에서, 저항성 엘리먼트는 상호연결부를 포함하고, 상호연결부는 제2 다이오드의 단자를 제1 다이오드의 단자에 커플링하고, ESD 이벤트 동안 제2 다이오드의 단자와 제1 다이오드의 대응하는 단자 사이에 전압차를 생성하는 저항을 갖는다. 저항성 엘리먼트는 기생 저항을 포함할 수 있다.
일부 예들에서, 드라이버 회로는 하나 이상의 코어 회로들로부터 입력을 수신하도록 구성된다. 하나의 예에서, 드라이버 회로는 제2 전원으로부터 전력을 수신하는 전치 드라이버 회로의 출력에 커플링되는 게이트를 갖는 트랜지스터를 포함할 수 있다. 트랜지스터의 드레인이 I/O 패드에 커플링된다.
하나의 예에서, ESD 전류가 ESD 이벤트 동안 I/O 패드를 통해 IC 디바이스에 진입한다. 제1 다이오드 및 제2 다이오드는 ESD 전류가 IC 디바이스에 진입하기 전에 역방향 바이어싱될 수 있다.
소정의 예들에서, 제1 다이오드는 제3 다이오드를 통해 IC 디바이스의 접지 기준에 커플링된다. 제3 다이오드는 접지 기준에 커플링되는 제1 단자 및 I/O 패드에 커플링되는 제2 단자를 가질 수 있다. 제2 다이오드는 제4 다이오드를 통해 접지 기준에 커플링될 수 있다. 제4 다이오드는 접지 기준에 커플링되는 제1 단자, 및 제3 다이오드의 대응하는 단자에 커플링되는 저항성 엘리먼트를 통해 I/O 패드에 커플링되는 제2 단자를 가질 수 있다.
하나의 예에서, 드라이버 회로는 하나 이상의 코어 회로들이 동작하는 전압 레벨보다 더 큰 전압 레벨에서 동작한다.
일부 예들에서, 제1 클램핑 회로가 IC 디바이스의 제1 전원과 접지 기준 사이에 커플링되고, 제2 클램핑 회로가 제2 전원 사이에 커플링된다. 제1 클램핑 회로는 제1 전원과 접지 기준 사이의 전압 차이의 변동들을 제한하도록 구성될 수 있다. 제2 클램핑 회로는 제2 전원과 접지 기준 사이의 전압 차이의 변동들을 제한하도록 구성될 수 있다. 소정의 예들에서, 인터페이스 회로는 LPDDR SDRAM 인터페이스 회로로서 동작하도록 구성된다.
일부 예들에서, 2개의 PMOS 풀업 트랜지스터들이 제1 전원과 I/O 패드 사이에 직렬로 커플링된다. 소정의 예들에서, 복수의 직렬 커플링된 NMOS 트랜지스터들이 I/O 패드에 커플링된다.
본 명세서의 예시적인 양태들 중 임의의 것에 설명된 동작 단계들은 예들을 제공하기 위해 설명됨에 유의한다. 설명된 동작들은 예시된 시퀀스들 이외의 다수의 상이한 시퀀스들에서 수행될 수 있다. 더욱이, 단일의 동작 단계에서 설명된 동작들은 실제로 다수의 상이한 단계들에서 수행될 수 있다. 추가로, 예시적인 양태들에서 논의된 하나 이상의 동작 단계들이 조합될 수 있다. 흐름도들에 도시된 동작 단계들은, 당업자에게 용이하게 자명할 것과 같은 다수의 상이한 수정들을 겪을 수 있음이 이해되어야 한다. 당업자는 또한, 정보 및 신호들이 다양한 상이한 기술들 및 기법들 중 임의의 것을 사용하여 표현될 수 있음을 이해할 것이다. 예컨대, 위의 설명 전반에 걸쳐 참조될 수 있는 데이터, 명령들, 커맨드들, 정보, 신호들, 비트들, 심볼들, 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 자기 입자들, 광학 필드들 또는 광학 입자들, 또는 이것들의 임의의 조합에 의해 표현될 수 있다.
위에서 설명된 방법들의 다양한 동작들은 대응하는 기능들을 수행할 수 있는 임의의 적합한 수단에 의해 수행될 수 있다. 수단은, 회로, ASIC(application-specific integrated circuit), 또는 프로세서를 포함하는(그러나 이에 제한되지 않음) 다양한 하드웨어 및/또는 소프트웨어 컴포넌트(들) 및/또는 모듈(들)을 포함할 수 있다. 일반적으로, 도면들에 예시된 동작들이 존재하는 경우, 이런 동작들은 유사한 넘버링을 갖는 대응하는 대응부 수단-플러스-기능 컴포넌트들을 가질 수 있다. 소정의 양태들에서, 본 명세서에 개시된 소정의 기능들을 수행하는 장치는, IC 디바이스의 I/O 패드를 구동하기 위한 수단, 인터페이스 회로 내의 제1 다이오드를 포함하는, I/O 패드를 통해 전도되는 ESD 전류의 제1 부분을 전환하기 위한 수단으로서, 제1 다이오드는 IC 디바이스의 제1 전원과 I/O 패드 사이에 커플링되는, 상기 ESD 전류의 제1 부분을 전환하기 위한 수단, 및 인터페이스 회로 내의 제2 다이오드를 포함하는, ESD 전류의 제2 부분을 전환하기 위한 수단으로서, 제2 다이오드는 IC 디바이스의 제2 전원과 I/O 패드 사이에 커플링되는, 상기 ESD 전류의 제2 부분을 전환하기 위한 수단을 포함할 수 있다. 제1 전원은 I/O 패드를 구동하기 위한 수단에 공급할 수 있다. 제2 전원은 IC 디바이스의 하나 이상의 코어 회로들에 공급할 수 있다. 제2 다이오드의 단자는 제1 다이오드의 대응하는 단자에 커플링된 저항성 엘리먼트를 통해 I/O 패드에 커플링될 수 있다.
일부 예들에서, 저항성 엘리먼트는 상호연결부와 연관되는 저항을 포함할 수 있고, 제2 다이오드의 단자와 제1 다이오드의 대응하는 단자 사이의 전압차를 생성하도록 구성된다. 저항성 엘리먼트는 하나 이상의 기생 저항들을 포함할 수 있다.
소정의 예들에서, I/O 패드를 구동하기 위한 수단은 하나 이상의 코어 회로들로부터 제어 입력을 수신하도록 구성된다. I/O 패드를 구동하기 위한 수단은 제2 전원으로부터 전력을 수신하는 전치 드라이버 회로의 출력에 커플링되는 게이트를 갖는 트랜지스터를 포함할 수 있다. 트랜지스터의 드레인이 I/O 패드에 커플링될 수 있다.
하나의 예에서, ESD 전류가 ESD 이벤트 동안 I/O 패드를 통해 IC 디바이스에 진입한다. 제1 다이오드 및 제2 다이오드는 정전 방전 전류가 집적 회로 디바이스에 진입하기 전에 역방향 바이어싱될 수 있다.
하나의 예에서, I/O 패드를 구동하기 위한 수단은 하나 이상의 코어 회로들이 동작하는 전압 레벨보다 더 큰 전압 레벨에서 동작한다.
소정의 예들에서, 장치는, 제1 전원을 접지 기준으로 클램핑하기 위한 수단, 및 제2 전원을 접지 기준으로 클램핑하기 위한 수단을 포함한다. 제1 전원을 클램핑하기 위한 수단은 제1 전원과 접지 기준 사이의 전압 차이의 변동들을 제한하도록 구성될 수 있다. 제2 전원을 클램핑하기 위한 수단은 제2 전원과 접지 기준 사이의 전압 차이의 변동들을 제한하도록 구성될 수 있다.
일부 예들에서, ESD 전류의 제1 부분을 전환하기 위한 수단은 제3 다이오드를 포함하고, 제3 다이오드는 제1 다이오드를 접지 기준에 커플링하도록 구성되고, 접지 기준에 커플링되는 제1 단자 및 I/O 패드에 커플링되는 제2 단자를 가지며, ESD 전류의 제2 부분을 전환하기 위한 수단은 제4 다이오드를 포함하고, 제4 다이오드는 제2 다이오드를 접지 기준에 커플링하도록 구성되고, 접지 기준에 커플링되는 제1 단자 및 저항성 엘리먼트를 통해 I/O 패드에 커플링되는 제2 단자를 갖는다. 저항성 엘리먼트는 제3 다이오드의 대응하는 단자에 커플링될 수 있다.
소정의 예들에서, 인터페이스 회로는 LPDDR SDRAM 인터페이스 회로를 포함한다. LPDDR SDRAM 인터페이스 회로는 I/O 패드를 구동하기 위한 수단을 포함할 수 있다. 일부 예들에서, I/O 패드를 구동하기 위한 수단은 제1 전원과 I/O 패드 사이에 직렬로 커플링되는 2개의 PMOS 풀업 트랜지스터들을 포함한다. 일부 예들에서, IC 디바이스의 I/O 패드를 구동하기 위한 수단은 I/O 패드에 커플링되는 복수의 직렬 커플링된 NMOS 트랜지스터들을 포함한다.
일부 구현 예들은 다음의 넘버링된 조항들에서 설명된다.
1. 정전 방전 보호 회로로서, 인터페이스 회로 내의 제1 다이오드로서, 제1 다이오드는 집적 회로 디바이스의 제1 전원과 입출력 패드 사이에 커플링되고, 제1 전원은 입출력 패드에 커플링된 드라이버 회로에 공급하는, 상기 제 1 다이오드; 인터페이스 회로 내의 제2 다이오드로서, 제2 다이오드는 집적 회로 디바이스의 제2 전원과 입출력 패드 사이에 커플링되는, 상기 제 2 다이오드; 및 제2 다이오드를 제1 다이오드 및 입출력 패드에 커플링하는 저항성 엘리먼트를 포함하는, 정전 방전 보호 회로.
2. 조항 1에 있어서, 저항성 엘리먼트는 상호연결부를 포함하고, 상호연결부는 제2 다이오드의 단자를 제1 다이오드의 대응하는 단자에 커플링하고, 정전 방전 이벤트 동안 제2 다이오드의 단자와 제1 다이오드의 대응하는 단자 사이의 전압차를 생성하는 저항을 갖는, 정전 방전 보호 회로.
3. 조항 1 또는 조항 2에 있어서, 저항성 엘리먼트는 기생 저항을 포함하는, 정전 방전 보호 회로.
4. 조항 1 내지 조항 3 중 어느 한 조항에 있어서, 드라이버 회로는 하나 이상의 코어 회로들로부터 제어 입력을 수신하도록 구성되는, 정전 방전 보호 회로.
5. 조항 1 내지 조항 4 중 어느 한 조항에 있어서, 드라이버 회로는 제2 전원으로부터 전력을 수신하는 전치 드라이버 회로의 출력에 커플링되는 게이트를 갖는 트랜지스터를 포함하는, 정전 방전 보호 회로.
6. 조항 5에 있어서, 트랜지스터의 드레인은 입출력 패드에 커플링되는, 정전 방전 보호 회로.
7. 조항 1 내지 조항 6 중 어느 한 조항에 있어서, 정전 방전 전류가 정전 방전 이벤트 동안 입출력 패드를 통해 집적 회로 디바이스에 진입하는, 정전 방전 보호 회로.
8. 조항 7에 있어서, 제1 다이오드 및 제2 다이오드는 정전 방전 전류가 집적 회로 디바이스에 진입하기 전에 역방향 바이어싱되는, 정전 방전 보호 회로.
9. 조항 1 내지 조항 8 중 어느 한 조항에 있어서, 드라이버 회로는 하나 이상의 코어 회로들이 동작하는 전압 레벨보다 더 큰 전압 레벨에서 동작하는, 정전 방전 보호 회로.
10. 조항 1 내지 조항 9 중 어느 한 조항에 있어서, 집적 회로 디바이스의 제1 전원과 접지 기준 사이에 커플링되는 제1 클램핑 회로; 및 제2 전원과 접지 기준 사이에 커플링되는 제2 클램핑 회로를 추가로 포함하는, 정전 방전 보호 회로.
11. 조항 1 내지 조항 10 중 어느 한 조항에 있어서, 제1 다이오드는 접지 기준에 커플링되는 제1 단자 및 입출력 패드에 커플링되는 제2 단자를 갖는 제3 다이오드를 통해 접지 기준에 커플링되고, 제2 다이오드는 접지 기준에 커플링되는 제1 단자 및 저항성 엘리먼트를 통해 입출력 패드에 커플링되는 제2 단자를 갖는 제4 다이오드를 통해 접지 기준에 커플링되고, 저항성 엘리먼트는 제3 다이오드의 대응하는 단자에 커플링되는, 정전 방전 보호 회로.
12. 조항 1 내지 조항 11 중 어느 한 조항에 있어서, 인터페이스 회로는 저전력 이중 데이터 레이트 동기식 동적 랜덤 액세스 메모리(LPDDR SDRAM) 인터페이스 회로를 포함하는, 정전 방전 보호 회로.
13. 조항 1 내지 조항 12 중 어느 한 조항에 있어서, 드라이버 회로는, 제1 전원과 입출력 패드 사이에 직렬로 커플링되는 2개의 P형 금속 산화물 반도체(PMOS) 풀업 트랜지스터들을 포함하는, 정전 방전 보호 회로.
14. 조항 1 내지 조항 13 중 어느 한 조항에 있어서, 드라이버 회로는, 입출력 패드에 커플링되는 복수의 직렬 커플링된 N형 금속 산화물 반도체(NMOS) 트랜지스터들을 포함하는, 정전 방전 보호 회로.
15. 장치로서, 집적 회로 디바이스의 입출력 패드를 구동하기 위한 수단; 인터페이스 회로 내의 제1 다이오드를 포함하는, 입출력 패드를 통해 전도되는 정전 방전 전류의 제1 부분을 전환하기 위한 수단으로서, 제1 다이오드는 집적 회로 디바이스의 제1 전원과 입출력 패드 사이에 커플링되고, 제1 전원은 입출력 패드를 구동하기 위한 수단에 공급하는, 상기 정전 방전 전류의 제1 부분을 전환하기 위한 수단; 및 인터페이스 회로 내의 제2 다이오드를 포함하는, 정전 방전 전류의 제2 부분을 전환하기 위한 수단으로서, 제2 다이오드는 집적 회로 디바이스의 제2 전원과 입출력 패드 사이에 커플링되고, 제2 전원은 집적 회로 디바이스의 하나 이상의 코어 회로들에 공급하고, 제2 다이오드의 단자는 제1 다이오드의 대응하는 단자에 커플링된 저항성 엘리먼트를 통해 입출력 패드에 커플링되는, 상기 정전 방전 전류의 제2 부분을 전환하기 위한 수단을 포함하는, 장치.
16. 조항 15에 있어서, 저항성 엘리먼트는 상호연결부와 연관되는 저항을 포함하고, 제2 다이오드의 단자와 제1 다이오드의 대응하는 단자 사이의 전압차를 생성하도록 구성되는, 장치.
17. 조항 16 또는 조항 17에 있어서, 저항성 엘리먼트는 기생 저항을 포함하는, 장치.
18. 조항 15 내지 조항 17 중 어느 한 조항에 있어서, 입출력 패드를 구동하기 위한 수단은 하나 이상의 코어 회로들로부터 제어 입력을 수신하도록 구성되는, 장치.
19. 조항 15 내지 조항 18 중 어느 한 조항에 있어서, 입출력 패드를 구동하기 위한 수단은 제2 전원으로부터 전력을 수신하는 전치 드라이버 회로의 출력에 커플링되는 게이트를 갖는 트랜지스터를 포함하는, 장치.
20. 조항 15 내지 조항 19 중 어느 한 조항에 있어서, 트랜지스터의 드레인은 입출력 패드에 커플링되는, 장치.
21. 조항 15 내지 조항 20 중 어느 한 조항에 있어서, 정전 방전 전류가 정전 방전 이벤트 동안 입출력 패드를 통해 집적 회로 디바이스에 진입하는, 장치.
22. 조항 15 내지 조항 21 중 어느 한 조항에 있어서, 제1 다이오드 및 제2 다이오드는 정전 방전 전류가 집적 회로 디바이스에 진입하기 전에 역방향 바이어싱되는, 장치.
23. 조항 15 내지 조항 22 중 어느 한 조항에 있어서, 입출력 패드를 구동하기 위한 수단은 하나 이상의 코어 회로들이 동작하는 전압 레벨보다 더 큰 전압 레벨에서 동작하는, 장치.
24. 조항 15 내지 조항 23 중 어느 한 조항에 있어서, 제1 전원을 집적 회로 디바이스의 접지 기준으로 클램핑하기 위한 수단; 및 제2 전원과 접지 기준을 클램핑하기 위한 수단을 추가로 포함하는, 장치.
25. 조항 15 내지 조항 24 중 어느 한 조항에 있어서, 정전 방전 전류의 제1 부분을 전환하기 위한 수단은 제3 다이오드를 포함하고, 제3 다이오드는 제1 다이오드를 접지 기준에 커플링하도록 구성되고, 접지 기준에 커플링되는 제1 단자 및 입출력 패드에 커플링되는 제2 단자를 가지며, 정전 방전 전류의 제2 부분을 전환하기 위한 수단은 제4 다이오드를 포함하고, 제4 다이오드는 제2 다이오드를 접지 기준에 커플링하도록 구성되고, 접지 기준에 커플링되는 제1 단자 및 저항성 엘리먼트를 통해 입출력 패드에 커플링되는 제2 단자를 가지며, 저항성 엘리먼트는 제3 다이오드의 대응하는 단자에 커플링되는, 장치.
26. 조항 15 내지 조항 25 중 어느 한 조항에 있어서, 인터페이스 회로는 입출력 패드를 구동하기 위한 수단을 포함하는 저전력 이중 데이터 레이트 동기식 동적 랜덤 액세스 메모리(LPDDR SDRAM) 인터페이스 회로를 포함하는, 정전 방전 보호 회로.
27. 조항 15 내지 조항 26 중 어느 한 조항에 있어서, 집적 회로 디바이스의 입출력 패드를 구동하기 위한 수단은, 제1 전원과 입출력 패드 사이에 직렬로 커플링되는 2개의 P형 금속 산화물 반도체(PMOS) 풀업 트랜지스터들을 포함하는, 정전 방전 보호 회로.
28. 조항 15 내지 조항 27 중 어느 한 조항에 있어서, 집적 회로 디바이스의 입출력 패드를 구동하기 위한 수단은, 입출력 패드에 커플링되는 복수의 직렬 커플링된 N형 금속 산화물 반도체(NMOS) 트랜지스터들을 포함하는, 정전 방전 보호 회로.
29. 정전 방전 보호를 제공하기 위한 방법으로서, 제1 다이오드를 집적 회로 디바이스의 제1 전원과 집적 회로 디바이스의 입출력 패드 사이에 커플링하는 단계로서, 제1 다이오드는 입출력 패드를 통해 전도되는 정전 방전 전류의 제1 부분을 전환하도록 구성되고, 제1 전원은 입출력 패드에 커플링된 드라이버 회로에 공급하는, 상기 제 1 다이오드를 커플링하는 단계; 제2 다이오드를 집적 회로 디바이스의 제2 전원과 입출력 패드 사이에 커플링하는 단계로서, 제2 다이오드는 정전 방전 전류의 제2 부분을 전환하도록 구성되고, 제2 전원은 집적 회로 디바이스의 하나 이상의 코어 회로들에 공급하는, 상기 제 2 다이오드를 커플링하는 단계; 및 저항성 엘리먼트를 통해 제2 다이오드를 제1 다이오드에 커플링하는 단계를 포함하고, 제2 다이오드는 저항성 엘리먼트를 통해 입출력 패드에 커플링되는, 방법.
30. 조항 29에 있어서, 제2 다이오드의 단자가 제1 다이오드의 대응하는 단자에 커플링된 저항성 엘리먼트를 통해 입출력 패드에 커플링되고, 저항성 엘리먼트는 상호연결부와 연관되는 저항을 포함하고, 제2 다이오드의 단자와 제1 다이오드의 대응하는 단자 사이의 전압차를 생성하도록 구성되는, 방법.
31. 조항 29 또는 조항 30에 있어서, 저항성 엘리먼트는 기생 저항을 포함하는, 방법.
32. 조항 29 내지 조항 31 중 어느 한 조항에 있어서, 드라이버 회로는 하나 이상의 코어 회로들로부터 입력을 수신하도록 구성되는, 방법.
33. 조항 29 내지 조항 32 중 어느 한 조항에 있어서, 드라이버 회로는 제2 전원으로부터 전력을 수신하는 전치 드라이버 회로의 출력에 커플링되는 게이트를 갖는 트랜지스터를 포함하는, 방법.
34. 조항 33에 있어서, 트랜지스터의 드레인은 입출력 패드에 커플링되는, 방법.
35. 조항 29 내지 조항 34 중 어느 한 조항에 있어서, 정전 방전 전류가 정전 방전 이벤트 동안 입출력 패드를 통해 집적 회로 디바이스에 진입하는, 방법.
36. 조항 29 내지 조항 35 중 어느 한 조항에 있어서, 제1 다이오드 및 제2 다이오드는 정전 방전 전류가 집적 회로 디바이스에 진입하기 전에 역방향 바이어싱되는, 방법.
37. 조항 29 내지 조항 36 중 어느 한 조항에 있어서, 드라이버 회로는 하나 이상의 코어 회로들이 동작하는 전압 레벨보다 더 큰 전압 레벨에서 동작하는, 방법.
38. 조항 29 내지 조항 37 중 어느 한 조항에 있어서, 제1 클램핑 회로를 집적 회로 디바이스의 제1 전원과 접지 기준 사이에 커플링하는 단계; 및 제2 클램핑 회로를 제2 전원과 접지 기준 사이에 커플링하는 단계를 추가로 포함하는, 방법.
39. 조항 29 내지 조항 38 중 어느 한 조항에 있어서, 제1 다이오드는 접지 기준에 커플링되는 제1 단자 및 입출력 패드에 커플링되는 제2 단자를 갖는 제3 다이오드를 통해 접지 기준에 커플링되고, 제2 다이오드는 접지 기준에 커플링되는 제1 단자 및 저항성 엘리먼트를 통해 입출력 패드에 커플링되는 제2 단자를 갖는 제4 다이오드를 통해 접지 기준에 커플링되고, 저항성 엘리먼트는 제3 다이오드의 대응하는 단자에 커플링되는, 방법.
40. 조항 29 내지 조항 39 중 어느 한 조항에 있어서, 인터페이스 회로는 드라이버 회로를 포함하는 저전력 이중 데이터 레이트 동기식 동적 랜덤 액세스 메모리(LPDDR SDRAM) 인터페이스 회로를 포함하는, 방법.
41. 조항 29 내지 조항 40 중 어느 한 조항에 있어서, 집적 회로 디바이스의 입출력 패드를 구동하기 위한 수단은, 제1 전원과 입출력 패드 사이에 직렬로 커플링되는 2개의 P형 금속 산화물 반도체(PMOS) 풀업 트랜지스터들을 포함하는, 방법.
42. 조항 29 내지 조항 41 중 어느 한 조항에 있어서, 집적 회로 디바이스의 입출력 패드를 구동하기 위한 수단은, 입출력 패드에 커플링되는 복수의 직렬 커플링된 N형 금속 산화물 반도체(NMOS) 트랜지스터들을 포함하는, 방법.
본 명세서에서 사용된 바와 같이, 아이템들의 리스트 "중 적어도 하나"를 지칭하는 어구는 단일 멤버들을 포함한, 그 아이템들의 임의의 조합을 지칭한다. 예를 들어, "a, b 또는 c 중 적어도 하나"는 a, b, c, a-b, a-c, b-c, 및 a-b-c 뿐만 아니라 다수의 동일한 엘리먼트의 임의의 결합(예를 들어, a-a, a-a-a, a-a-b, a-a-c, a-b-b, a-c-c, b-b, b-b-b, b-b-c, c-c, 및 c-c-c 또는 a, b, 및 c의 임의의 다른 순서화)을 커버하는 것으로 의도된다.
본 개시내용은 당업자가 본 개시내용의 양태들을 제조하거나 사용하는 것을 가능하게 하도록 제공된다. 본 개시내용에 대한 다양한 수정들이 당업자들에게 용이하게 자명할 것이며, 본 명세서에서 정의된 일반적인 원리들은 본 개시내용의 사상 또는 범위를 벗어나지 않으면서 다른 변형들에 적용될 수 있다. 따라서, 본 개시내용은 본 명세서에서 설명된 예들 및 설계들로 한정되도록 의도되지 않으며, 본 명세서에 개시된 원리들 및 신규한 특징들과 부합하는 최광의 범위를 부여받아야 한다.

Claims (42)

  1. 인터페이스 회로 내의 정전 방전 보호 회로로서,
    집적 회로 디바이스의 입출력 패드를 구동하도록 구성된 제1 트랜지스터를 포함하는 드라이버 회로로서, 상기 제1 트랜지스터는 상기 집적 회로 디바이스의 제1 전원에 의해 전력을 공급받는, 상기 드라이버 회로;
    상기 제1 트랜지스터의 게이트를 구동하도록 구성된 제2 트랜지스터를 포함하는 전치 드라이버 회로로서, 상기 제2 트랜지스터는 상기 제1 전원이 전력을 상기 제1 트랜지스터에 공급하는 제1 전압보다 더 낮은 제2 전압에서 전력을 공급하는 상기 집적 회로의 제2 전원에 의해 전력을 공급받는, 상기 전치 드라이버 회로;
    상기 제1 전원과 상기 입출력 패드 사이에 커플링되는 제1 다이오드;
    상기 제2 전원과 상기 입출력 패드 사이에 커플링되는 제2 다이오드; 및
    상기 제2 다이오드를 상기 제1 다이오드 및 상기 입출력 패드에 커플링하는 저항성 엘리먼트를 포함하는, 인터페이스 회로 내의 정전 방전 보호 회로.
  2. 제1항에 있어서, 상기 저항성 엘리먼트는 상호연결부를 포함하고, 상기 상호연결부는 상기 제2 다이오드의 단자를 상기 제1 다이오드의 대응하는 단자에 커플링하고, 정전 방전 이벤트 동안 상기 제2 다이오드의 단자와 상기 제1 다이오드의 대응하는 단자 사이의 전압차(voltage differential)를 생성하는 저항을 갖는, 인터페이스 회로 내의 정전 방전 보호 회로.
  3. 제1항에 있어서, 상기 저항성 엘리먼트는 기생 저항을 포함하는, 인터페이스 회로 내의 정전 방전 보호 회로.
  4. 제1항에 있어서, 상기 제1 트랜지스터의 출력은 상기 집적 회로 디바이스의 상기 제1 전압과 접지 기준 사이에서 스위칭하도록 구성되는, 인터페이스 회로 내의 정전 방전 보호 회로.
  5. 제4항에 있어서, 상기 제2 트랜지스터의 출력은 상기 집적 회로 디바이스의 상기 제2 전압과 상기 접지 기준 사이에서 스위칭하도록 구성되는, 인터페이스 회로 내의 정전 방전 보호 회로.
  6. 제4항에 있어서, 상기 제1 트랜지스터의 드레인은 상기 입출력 패드에 커플링되는, 인터페이스 회로 내의 정전 방전 보호 회로.
  7. 제1항에 있어서, 정전 방전 전류가 정전 방전 이벤트 동안 상기 입출력 패드를 통해 상기 집적 회로 디바이스에 진입하는, 인터페이스 회로 내의 정전 방전 보호 회로.
  8. 제7항에 있어서, 상기 제1 다이오드 및 상기 제2 다이오드는 상기 정전 방전 전류가 상기 집적 회로 디바이스에 진입하기 전에 역방향 바이어싱되는, 인터페이스 회로 내의 정전 방전 보호 회로.
  9. 삭제
  10. 제1항에 있어서,
    상기 집적 회로 디바이스의 상기 제1 전원과 접지 기준 사이에 커플링되는 제1 클램핑 회로; 및
    상기 제2 전원과 상기 접지 기준 사이에 커플링되는 제2 클램핑 회로를 추가로 포함하는, 인터페이스 회로 내의 정전 방전 보호 회로.
  11. 제1항에 있어서, 상기 제1 다이오드는 접지 기준에 커플링되는 제1 단자 및 상기 입출력 패드에 커플링되는 제2 단자를 갖는 제3 다이오드를 통해 상기 집적 회로 디바이스의 상기 접지 기준에 커플링되고, 상기 제2 다이오드는 상기 접지 기준에 커플링되는 제1 단자 및 상기 저항성 엘리먼트를 통해 상기 입출력 패드에 커플링되는 제2 단자를 갖는 제4 다이오드를 통해 상기 접지 기준에 커플링되고, 상기 저항성 엘리먼트는 상기 제3 다이오드의 대응하는 단자에 커플링되는, 인터페이스 회로 내의 정전 방전 보호 회로.
  12. 제1항에 있어서, 상기 인터페이스 회로는 저전력 이중 데이터 레이트 동기식 동적 랜덤 액세스 메모리(Low-Power Double Data Rate Synchronous Dynamic Random Access Memory, LPDDR SDRAM) 인터페이스 회로를 포함하는, 인터페이스 회로 내의 정전 방전 보호 회로.
  13. 제1항에 있어서, 상기 드라이버 회로는,
    상기 제1 전원과 상기 입출력 패드 사이에 직렬로 커플링되는 2개의 P형 금속 산화물 반도체(P-type metal-oxide-semiconductor, PMOS) 풀업 트랜지스터들을 포함하는, 인터페이스 회로 내의 정전 방전 보호 회로.
  14. 제1항에 있어서, 상기 드라이버 회로는,
    상기 입출력 패드에 커플링되는 복수의 직렬 커플링된 N형 금속 산화물 반도체(N-type metal-oxide-semiconductor, NMOS) 트랜지스터들을 포함하는, 인터페이스 회로 내의 정전 방전 보호 회로.
  15. 장치로서,
    집적 회로 디바이스의 입출력 패드를 구동하도록 구성된 제1 트랜지스터를 포함하는 드라이버 회로를 포함하는, 집적 회로 디바이스의 입출력 패드를 구동하기 위한 수단으로서, 상기 제1 트랜지스터는 상기 집적 회로 디바이스의 제1 전원에 의해 전력을 공급받는, 상기 입출력 패드를 구동하기 위한 수단;
    상기 제1 트랜지스터의 게이트를 구동하도록 구성된 제2 트랜지스터를 포함하는 전치 드라이버 회로를 포함하는, 상기 제1 트랜지스터의 게이트를 구동하기 위한 수단으로서, 상기 제2 트랜지스터는 상기 제1 전원이 전력을 상기 제1 트랜지스터에 공급하는 제1 전압보다 더 낮은 제2 전압에서 전력을 공급하는 상기 집적 회로의 제2 전원에 의해 전력을 공급받는, 상기 제1 트랜지스터의 게이트를 구동하기 위한 수단;
    상기 제1 전원과 상기 입출력 패드 사이에 커플링되는 제1 다이오드를 포함하는, 상기 입출력 패드를 통해 전도되는 정전 방전 전류의 제1 부분을 전환하기 위한 수단; 및
    상기 제2 전원과 상기 입출력 패드 사이에 커플링되는 제2 다이오드를 포함하는, 상기 정전 방전 전류의 제2 부분을 전환하기 위한 수단으로서, 상기 제2 다이오드의 단자는 상기 제1 다이오드의 대응하는 단자에 커플링된 저항성 엘리먼트를 통해 상기 입출력 패드에 커플링되는, 상기 정전 방전 전류의 제2 부분을 전환하기 위한 수단을 포함하는, 장치.
  16. 제15항에 있어서, 상기 저항성 엘리먼트는 상호연결부와 연관되는 저항을 포함하고, 상기 제2 다이오드의 단자와 상기 제1 다이오드의 대응하는 단자 사이의 전압차를 생성하도록 구성되는, 장치.
  17. 제15항에 있어서, 상기 저항성 엘리먼트는 기생 저항을 포함하는, 장치.
  18. 제15항에 있어서, 상기 제1 트랜지스터의 출력은 상기 집적 회로 디바이스의 상기 제1 전압과 접지 기준 사이에서 스위칭하도록 구성되는, 장치.
  19. 제15항에 있어서, 상기 제2 트랜지스터의 출력은 상기 집적 회로 디바이스의 상기 제2 전압과 접지 기준 사이에서 스위칭하도록 구성되는, 장치.
  20. 제18항에 있어서, 상기 제1 트랜지스터의 드레인은 상기 입출력 패드에 커플링되는, 장치.
  21. 제15항에 있어서, 상기 정전 방전 전류가 정전 방전 이벤트 동안 상기 입출력 패드를 통해 상기 집적 회로 디바이스에 진입하는, 장치.
  22. 제21항에 있어서, 상기 제1 다이오드 및 상기 제2 다이오드는 상기 정전 방전 전류가 상기 집적 회로 디바이스에 진입하기 전에 역방향 바이어싱되는, 장치.
  23. 삭제
  24. 제15항에 있어서,
    상기 제1 전원을 상기 집적 회로 디바이스의 접지 기준으로 클램핑하기 위한 수단; 및
    상기 제2 전원을 상기 접지 기준으로 클램핑하기 위한 수단을 추가로 포함하는, 장치.
  25. 제15항에 있어서,
    상기 정전 방전 전류의 제1 부분을 전환하기 위한 상기 수단은 제3 다이오드를 포함하고, 상기 제3 다이오드는 상기 제1 다이오드를 상기 집적 회로 디바이스의 접지 기준에 커플링하도록 구성되고, 상기 접지 기준에 커플링되는 제1 단자 및 상기 입출력 패드에 커플링되는 제2 단자를 가지며,
    상기 정전 방전 전류의 제2 부분을 전환하기 위한 상기 수단은 제4 다이오드를 포함하고, 상기 제4 다이오드는 상기 제2 다이오드를 상기 접지 기준에 커플링하도록 구성되고, 상기 접지 기준에 커플링되는 제1 단자 및 상기 저항성 엘리먼트를 통해 상기 입출력 패드에 커플링되는 제2 단자를 가지며, 상기 저항성 엘리먼트는 상기 제3 다이오드의 대응하는 단자에 커플링되는, 장치.
  26. 제15항에 있어서, 상기 장치는 입출력 패드를 구동하기 위한 상기 수단을 포함하는 저전력 이중 데이터 레이트 동기식 동적 랜덤 액세스 메모리(LPDDR SDRAM) 인터페이스 회로를 포함하는, 장치.
  27. 제15항에 있어서, 상기 집적 회로 디바이스의 입출력 패드를 구동하기 위한 상기 수단은,
    상기 제1 전원과 상기 입출력 패드 사이에 직렬로 커플링되는 2개의 P형 금속 산화물 반도체(PMOS) 풀업 트랜지스터들을 포함하는, 장치.
  28. 제15항에 있어서, 상기 집적 회로 디바이스의 입출력 패드를 구동하기 위한 상기 수단은,
    상기 입출력 패드에 커플링되는 복수의 직렬 커플링된 N형 금속 산화물 반도체(NMOS) 트랜지스터들을 포함하는, 장치.
  29. 정전 방전으로부터 인터페이스 회로를 보호하기 위한 방법으로서,
    집적 회로 디바이스의 입출력 패드를 구동하도록 제1 트랜지스터를 포함하는 드라이버 회로를 구성하는 단계로서, 상기 제1 트랜지스터는 상기 집적 회로 디바이스의 제1 전원에 의해 전력을 공급받는, 상기 드라이버 회로를 구성하는 단계;
    상기 제1 트랜지스터의 게이트를 구동하도록 제2 트랜지스터를 포함하는 전치 드라이버 회로를 구성하는 단계로서, 상기 제2 트랜지스터는 상기 제1 전원이 전력을 상기 제1 트랜지스터에 공급하는 제1 전압보다 더 낮은 제2 전압에서 전력을 공급하는 상기 집적 회로의 제2 전원에 의해 전력을 공급받는, 상기 전치 드라이버 회로를 구성하는 단계;
    제1 다이오드를 상기 제1 전원과 상기 입출력 패드 사이에 커플링하는 단계로서, 상기 제1 다이오드는 상기 입출력 패드를 통해 전도되는 정전 방전 전류의 제1 부분을 전환하도록 구성되는, 상기 제 1 다이오드를 커플링하는 단계;
    제2 다이오드를 상기 제2 전원과 상기 입출력 패드 사이에 커플링하는 단계로서, 상기 제2 다이오드는 상기 정전 방전 전류의 제2 부분을 전환하도록 구성되는, 상기 제 2 다이오드를 커플링하는 단계; 및
    저항성 엘리먼트를 통해 상기 제2 다이오드를 상기 제1 다이오드에 커플링하는 단계를 포함하고,
    상기 제2 다이오드는 상기 저항성 엘리먼트를 통해 상기 입출력 패드에 커플링되는, 정전 방전으로부터 인터페이스 회로를 보호하기 위한 방법.
  30. 제29항에 있어서, 상기 저항성 엘리먼트는 상호연결부를 포함하고, 상기 상호연결부는 상기 제2 다이오드의 단자를 상기 제1 다이오드의 대응하는 단자에 커플링하고, 정전 방전 이벤트 동안 상기 제2 다이오드의 단자와 상기 제1 다이오드의 대응하는 단자 사이의 전압차를 생성하는 저항을 갖는, 정전 방전으로부터 인터페이스 회로를 보호하기 위한 방법.
  31. 제29항에 있어서, 상기 저항성 엘리먼트는 기생 저항을 포함하는, 정전 방전으로부터 인터페이스 회로를 보호하기 위한 방법.
  32. 제29항에 있어서,
    상기 집적 회로 디바이스의 상기 제1 전압과 접지 기준 사이에서 스위칭하도록 상기 제1 트랜지스터를 구성하는 단계를 추가로 포함하는, 정전 방전으로부터 인터페이스 회로를 보호하기 위한 방법.
  33. 제29항에 있어서,
    상기 집적 회로 디바이스의 상기 제2 전압과 접지 기준 사이에서 스위칭하도록 상기 제2 트랜지스터의 출력을 구성하는 단계를 추가로 포함하는, 정전 방전으로부터 인터페이스 회로를 보호하기 위한 방법.
  34. 제32항에 있어서,
    상기 드라이버 회로 내의 상기 제1 트랜지스터의 드레인을 상기 입출력 패드에 커플링하는 단계를 추가로 포함하는, 정전 방전으로부터 인터페이스 회로를 보호하기 위한 방법.
  35. 제29항에 있어서, 상기 정전 방전 전류가 정전 방전 이벤트 동안 상기 입출력 패드를 통해 상기 집적 회로 디바이스에 진입하는, 정전 방전으로부터 인터페이스 회로를 보호하기 위한 방법.
  36. 제29항에 있어서, 상기 제1 다이오드 및 상기 제2 다이오드는 상기 정전 방전 전류가 상기 집적 회로 디바이스에 진입하기 전에 역방향 바이어싱되는, 정전 방전으로부터 인터페이스 회로를 보호하기 위한 방법.
  37. 삭제
  38. 제29항에 있어서,
    제1 클램핑 회로를 상기 집적 회로 디바이스의 상기 제1 전원과 접지 기준 사이에 커플링하는 단계; 및
    제2 클램핑 회로를 상기 제2 전원과 상기 접지 기준 사이에 커플링하는 단계를 추가로 포함하는, 정전 방전으로부터 인터페이스 회로를 보호하기 위한 방법.
  39. 제29항에 있어서, 상기 제1 다이오드는 접지 기준에 커플링되는 제1 단자 및 상기 입출력 패드에 커플링되는 제2 단자를 갖는 제3 다이오드를 통해 상기 집적 회로 디바이스의 상기 접지 기준에 커플링되고, 상기 제2 다이오드는 상기 접지 기준에 커플링되는 제1 단자 및 상기 저항성 엘리먼트를 통해 상기 입출력 패드에 커플링되는 제2 단자를 갖는 제4 다이오드를 통해 상기 접지 기준에 커플링되고, 상기 저항성 엘리먼트는 상기 제3 다이오드의 대응하는 단자에 커플링되는, 정전 방전으로부터 인터페이스 회로를 보호하기 위한 방법.
  40. 제29항에 있어서, 상기 인터페이스 회로는 상기 드라이버 회로를 포함하는 저전력 이중 데이터 레이트 동기식 동적 랜덤 액세스 메모리(LPDDR SDRAM) 인터페이스 회로를 포함하는, 정전 방전으로부터 인터페이스 회로를 보호하기 위한 방법.
  41. 제29항에 있어서,
    2개의 P형 금속 산화물 반도체(PMOS) 풀업 트랜지스터들을 상기 제1 전원과 상기 입출력 패드 사이에 직렬로 커플링하는 단계를 추가로 포함하는, 정전 방전으로부터 인터페이스 회로를 보호하기 위한 방법.
  42. 제29항에 있어서,
    복수의 직렬 커플링된 N형 금속 산화물 반도체(NMOS) 트랜지스터들을 상기 입출력 패드에 커플링하는 단계를 추가로 포함하는, 정전 방전으로부터 인터페이스 회로를 보호하기 위한 방법.
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