CN103795396B - 用于消除短路电流的电路结构 - Google Patents

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Abstract

本发明提出用于消除短路电流的电路结构，其特征在于：至少包括第一级驱动电路，其至少设有第一输入端、第一输出端与第二输出端；以及设于所述第一输出端与第二输出端之间第一时延单元，其包括第一晶体管与第二晶体管，通过一个短暂的时延来错开互补型电路中开关开合的时刻，从根本上消除了引起电路不稳定的短路电流Is，保护整体电路的安全、稳定。同时，由于其第一、第二输出端的电信号输出已不同步，错开后续级联的互补型电路中开关开合的时刻，起到消除了引起电路不稳定的短路电流的效果。本发明的电路具有安全、稳定、零短路损耗节能、低成本等特点，适合作为标准单元库的革新性改进。

Description

用于消除短路电流的电路结构
技术领域
本发明涉及标准单元电路，具体涉及一种用于消除短路电流的电路结构。
背景技术
在互补型驱动电路中,特别是标准单元电路常用到的结构，其一般由两个MOS管构成(参考附图1，包括有晶体管11、12组成的第一级电路，由晶体管21、22组成的第二级电路)，实现对后续电路输出高或低电平信号。然而，每当互补型驱动电路输入端的电平在高、低值切变时，由于MOS管开关在同步时钟下进行开合动作，出现了在某一时刻值时两个MOS管开关同时导通的情况(参考附图3，当输入电压VIN于上升时刻t2至t4或下降时刻t7至t9时，MOS管出现同时导通)，这致使从电源与信号地之间产生短路，短路电流Is瞬间涌向信号地。上述情况广泛存在于标准单元电路当中，如逻辑“与”电路(参考附图2，包括由晶体管81、82、83、84组成的第一级电路，由晶体管91、92组成的第二级电路)，当晶体管91与92由同步的电平信号驱动其开合时，就会产生同时导通的情况，产生从电源到信号地的短路电路Is。由于该短路电流Is的存在，逻辑“与”电路的运行将因时钟噪声而极不稳定，增大出现随时错误的机率。同时，在集成电路当中，如逻辑“与”电路等标准单元电路的数量是相当庞大的，故该短路电流Is造成的影响将被几何级放大，其中包括：1、最直接的是造成电能的耗损，增大了电路的耗电量与发热量；2、在信号地端产生大量的随机噪声，从而导致整体电路的时序混乱、运算出现不可预见性错误，影响电路的稳定性以及产生信号的延误；3、瞬时电涌易引发电路中电感的反向电动势，损坏内部电路。
为此，如何消除互补型驱动电路中的短路电流Is成为一个有待攻克的技术难题。现有设计者希望通过对互补型驱动电路的两MOS管以不同步信号进行驱动，以避免两MOS管在同一时刻导通的情况(参考附图4，在输入端I N与MOS管S4、S5之间增设有用于时延的电路元件S1、S2和S3，使得MOS管S4与MOS管S5的输入电压不同步)。这种方式虽然可消除短路电流Is，但其需增加多个逻辑电路元件，这无疑会增加电路的功耗与成本。而且当有多级互补型电路级联时，则需在每级电路前增设相应的电路元件，甚为不便，在大规模集成电路应用中功耗与成本的增加将更为明显。
发明内容
有鉴于此，本发明之目的在于提出一种用于消除短路电流的电路结构，该电路具有安全、稳定、零短路损耗、节能、低成本等特点。
其技术方案如下：
一种用于消除短路电流的电路结构，其具有第一输入端、第二输入端和第一输出端，其特征在于：包括
第一级驱动电路，其具有输出端一和输出端二，其包括第一晶体管、第二晶体管、第三晶体管和第四晶体管，该些晶体管设有其开关通路两端的第一电极、第二电极以及控制其导通或截止的第三电极；该第一晶体管的第一电极接VDD源，第二电极接该输出端一，第三电极连接该第一输入端；该第二晶体管的第一电极接VDD源，第二电极接该输出端一，第三电极连接该第二输入端；该第三晶体管的第一电极接该输出端二，第二电极连接第四晶体管的第一电极，第三电极连接该第一输入端；该第四晶体管的第二电极接地端，第三电极连接该第二输入端；
第二级驱动电路，其包括第五晶体管和第六晶体管，该第五晶体管和第六晶体管设有其开关通路两端的第一电极、第二电极以及控制其导通或截止的第三电极，该第五晶体管与第六晶体管串联接于VDD源与地端之间，该第五晶体管的第三电极连接该输出端一，该第六晶体管的第三电极连接该输出端二，该第五晶体管与第六晶体管的串联连接点连接至该第一输出端；
以及连接于输出端一和输出端二之间的第七晶体管、第八晶体管、第九晶体管和第十晶体管，该第七晶体管、第八晶体管、第九晶体管和第十晶体管设有其开关通路两端的第一电极、第二电极以及控制其导通或截止的第三电极，该第七晶体管的第一电极连接输出端一，其第二电极连接输出端二；该第八晶体管的第一电极输接输出端一，其第二电极连接输出端二；该第七晶体管和第八晶体管各自的第三电极共同连接至该第一输入端；该第九晶体管的第一电极连接输出端一，其第二电极连接输出端二；该第十晶体管的第一电极输接输出端一，其第二电极连接输出端二；该第九晶体管和第十晶体管各自的第三电极共同连接至该第二输入端。
进一步的，该第一晶体管、第二晶体管、第五晶体管、第七晶体管和第九晶体管为P型MOS管，该第三晶体管、第四晶体管、第六晶体管、第八晶体管和第十晶体管为N型MOS管。。
本发明的优点与有益效果是：
1、由于从根本上消除了引起电路不稳定的短路电流Is，使得电路的电耗与发热量大为降低，既保护整体电路的安全、稳定，又起到较明显的节能效果。
2、十分巧妙地利用不同步的电压输出，错开后续级联的互补型电路中开关开合的时刻，起到消除了引起电路不稳定的短路电流的效果；同时免除了设置逻辑电路元件所造成的电耗与成本的增加。
4、本发明的电路结构消除了短路电流Is的影响，使得整体电路系统信号的响应速度有效地加快。
5、本发明的电路结构具有结构简单、体积小、成本与功耗低、提高标准单元电路稳定性与响应速度等优点，适合大规模集成电路的广泛使用，对于标准单元库的革新尤显重要。
附图说明
图1为互补型驱动电路的结构示意图。
图2为逻辑“与”电路的结构示意图。
图3为图1电路结构的输入电压与短路电流对照示意图。
图4为互补型电路的改进结构示意图。
图5为本发明的电路结构示意图一。
图6为采用本发明电路结构的互补型驱动电路示意图。
图7为本发明的电路结构示意图二。
图8为采用本发明电路结构的逻辑“与”电路示意图。
图9为图5电路结构的输入\输出电压对照示意图。
具体实施方式
如下结合附图，对本发明的技术方案进行描述。
如图8所示，本发明的实施例：
一种用于消除短路电流的电路结构，其具有第一输入端101、第二输入端102和第一输出端201，其包括由若干晶管管构成的电路，该些晶体管设有其开关通路两端的第一电极、第二电极以及控制其导通或截止的第三电极，具体包括有
第一级驱动电路，其具有输出端一103和输出端二104，其包括第一晶体管81、第二晶体管82、第三晶体管83和第四晶体管84；该第一晶体管81的第一电极接VDD源，第二电极接该输出端一103，第三电极连接该第一输入端101；该第二晶体管82的第一电极接VDD源，第二电极接该输出端一103，第三电极连接该第二输入端102；该第三晶体管83的第一电极接该输出端二104，其第二电极连接第四晶体管的第一电极，其第三电极连接该第一输入端101；该第四晶体管84的第二电极接地端，第三电极连接该第二输入端102；其中，该第一晶体管81、第二晶体管82为P型MOS管，该第三晶体管、第四晶体管为N型MOS管；
第二级驱动电路，其包括第五晶体管91和第六晶体管92，该第五晶体管91与第六晶体管92串联接于VDD源与地端之间，即第五晶体管91的第一电极连接VDD源，第二电极与第六晶体管92的第一电极连接，该六晶体管92的第二电极连接地端，该第五晶体管91的第三电极连接该输出端一103，该第六晶体管92的第三电极连接该输出端二104，该第五晶体管91与第六晶体管92的串联连接点连接至该第一输出端201；其中，该第五晶体管91为P型MOS管，该第六晶体管92为N型MOS管；
以及连接于输出端一103和输出端二104之间的第七晶体管61、第八晶体管62、第九晶体管71和第十晶体管72，该第七晶体管61的第一电极连接输出端一103，其第二电极连接输出端二104；该第八晶体管62的第一电极输接输出端一103，其第二电极连接输出端二104；该第七晶体管61和第八晶体管62各自的第三电极共同连接至该第一输入端101；该第九晶体管71的第一电极连接输出端一103，其第二电极连接输出端二104；该第十晶体管72的第一电极输接输出端一103，其第二电极连接输出端二104；该第九晶体管71和第十晶体管72各自的第三电极共同连接至该第二输入端102；其中，该第七晶体管61和第九晶体管71为P型MOS管，该第八晶体管62和第十晶体管72为N型MOS管。
以上述方案实施后，该第七晶体管61和第八晶体管62、该第九晶体管71和第十晶体管72分别组成时延单元，令第一晶体管81和第三晶体管83、第二晶体管82和第四晶体管84的开合动作不再同步，使第一级驱动电路内部避免了如背景技术中所提及的短路电流的产生，同时令该第一级驱动电路的输出端一、输出端二也不同步，继而影响该第五晶体管91与第六晶体管92，同样避免产生短路电流。
参照附图5至7、9来解释本发明的工作原理，由于时延单元的作用，当输入电压V101在时T1发生跳变时，第二输出端的电压V104同时跳变拉低，而第一输出端的电压V103在时刻T2才被拉低；当输入电压V101在时刻T3发生跳变时，第一输出端的电压V103同时跳变拉高，而第二输出端的电压V104在时刻T4才被拉高。由上述方案中的短暂时延，令晶体管的开关操作不同步，继而就不会发生同时导通的情况，从根本上消除了短路电流。
上述优选实施方式应视为本发明实施方式的举例说明，凡与本发明方案雷同、近似或以此为基础作出的技术推演、替换、改进等，均应视为本发明的保护范围。

Claims (2)

1.一种用于消除短路电流的电路结构，其具有第一输入端、第二输入端和第一输出端，其特征在于：包括
第一级驱动电路，其具有输出端一和输出端二，其包括第一晶体管、第二晶体管、第三晶体管和第四晶体管，该些晶体管设有其开关通路两端的第一电极、第二电极以及控制其导通或截止的第三电极；该第一晶体管的第一电极接VDD源，第二电极接该输出端一，第三电极连接该第一输入端；该第二晶体管的第一电极接VDD源，第二电极接该输出端一，第三电极连接该第二输入端；该第三晶体管的第一电极接该输出端二，第二电极连接第四晶体管的第一电极，第三电极连接该第一输入端；该第四晶体管的第二电极接地端，第三电极连接该第二输入端；
第二级驱动电路，其包括第五晶体管和第六晶体管，该第五晶体管和第六晶体管设有其开关通路两端的第一电极、第二电极以及控制其导通或截止的第三电极，该第五晶体管与第六晶体管串联接于VDD源与地端之间，该第五晶体管的第三电极连接该输出端一，该第六晶体管的第三电极连接该输出端二，该第五晶体管与第六晶体管的串联连接点连接至该第一输出端；
以及连接于输出端一和输出端二之间的第七晶体管、第八晶体管、第九晶体管和第十晶体管，该第七晶体管、第八晶体管、第九晶体管和第十晶体管设有其开关通路两端的第一电极、第二电极以及控制其导通或截止的第三电极，该第七晶体管的第一电极连接输出端一，其第二电极连接输出端二；该第八晶体管的第一电极 连接输出端一，其第二电极连接输出端二；该第七晶体管和第八晶体管各自的第三电极共同连接至该第一输入端；该第九晶体管的第一电极连接输出端一，其第二电极连接输出端二；该第十晶体管的第 一电极 连接输出端一，其第二电极连接输出端二；该第九晶体管和第十晶体管各自的第三电极共同连接至该第二输入端。
2.根据权利要求1所述的用于消除短路电流的电路结构，其特征在于：该第一晶体管、第二晶体管、第五晶体管、第七晶体管和第九晶体管为P型MOS管，该第三晶体管、第四晶体管、第六晶体管、第八晶体管和第十晶体管为N型MOS管。
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