JP2000209084A

JP2000209084A - 半導体集積回路装置

Info

Publication number: JP2000209084A
Application number: JP11007743A
Authority: JP
Inventors: Toshiro Tsukada; 敏郎塚田; Keiko Fukuda; 恵子福田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-01-14
Filing date: 1999-01-14
Publication date: 2000-07-28

Abstract

(57)【要約】【課題】ＣＭＯＳドライバのスイッチ動作時に２つの
トランジスタが同時にオンすることを確実に防止し、短
絡電流を大幅に低減させる。【解決手段】半導体集積回路装置に設けられたドライ
バ１は、ドライバ制御部７と、ドライバ部８とによって
構成されている。ドライバ制御部７の電源６は、所定の
電圧Ｖｅを発生し、ドライバ１に入力信号Ｖｉｎが入力
されると、ドライバ部８のトランジスタ４，５のいずれ
か一方が電圧Ｖｅ分だけ遅れてＯＮすることになり、ト
ランジスタ４，５の同時ＯＮを防止し、ドライバ部８に
発生する貫通電流の発生を抑制し、貫通電流を低減する
ことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置の低消費電力化に関し、特に、ＣＭＯＳ（Ｃｏｍｐｌ
ｅｍｅｎｔａｒｙＭｅｔａｌＯｘｉｄｅＳｅｍｉ
ｃｏｎｄｕｃｔｏｒ）構成におけるドライバの貫通電流
の防止に適用して有効な技術に関するものである。

【０００２】

【従来の技術】本発明者が検討したところによれば、半
導体集積回路装置においては、バスインタフェ−スや外
部出力部などに負荷駆動能力のある駆動回路が必要であ
り、通常は大きなチャネル電流を流しうるドライバ、た
とえば、大サイズのＣＭＯＳインバ−タが用いられてい
る。

【０００３】このＣＭＯＳインバータは、一方の接続部
が電源電圧に接続されたＰチャネルＭＯＳトランジスタ
と、他方の接続部が基準電位に接続されたＮチャネルＭ
ＯＳトランジスタとが直列接続され、これらトランジス
タのそれぞれのゲートに入力信号が入力され、直列接続
されたトランジスタの接続部が出力部となる構成となっ
ている。

【０００４】なお、この種のＣＭＯＳ構成のドライバに
ついて詳しく述べてある例としては、昭和６２年９月２
９日、日刊工業新聞社発行、ＣＭＯＳデバイスハンドブ
ック編集委員会（編）、「ＣＭＯＳデバイスハンドブッ
ク」Ｐ１４〜Ｐ１６があり、この文献には、ＣＭＯＳイ
ンバータの構造ならびに動作などが記載されている。

【０００５】

【発明が解決しようとする課題】ところが、上記のよう
なドライバでは、次のような問題点があることが本発明
者により見い出された。

【０００６】すなわち、ＣＭＯＳインバ−タなどでは、
入力信号がＬｏｗレベルとＨｉｇｈレベルとの中間レベ
ル付近で、ＰチャネルＭＯＳトランジスタとＮチャネル
ＭＯＳトランジスタとの双方がＯＮ状態になり、電源電
圧から基準電位への短絡電流、いわゆる、貫通電流が流
れてしまうという問題がある。

【０００７】この貫通電流は、ＣＭＯＳインバータの本
質的な動作には寄与せず、雑音電流として電源線( 電源
電圧−基準電位) にスパイク状の雑音電圧変動を発生し
たり、消費電力を増大させるなどの影響を及ぼす。近年
の微細化CMOSプロセスにおいては、低消費電力化や低雑
音化の要求から、大電流を流す必要のある駆動回路等の
貫通電流を防ぐことが大きな課題になっている。

【０００８】本発明の目的は、入力信号によりＣＭＯＳ
ドライバのスイッチ動作時に２つのトランジスタが同時
にオンすることを確実に防止し、短絡電流を大幅に低減
させることのできる半導体集積回路装置を提供すること
にある。

【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１１】すなわち、本発明の半導体集積回路装置
は、ＰチャネルＭＩＳトランジスタと、ＮチャネルＭＩ
Ｓトランジスタとが直列接続されたインバータ構成から
なるドライバ部と、入力信号に基づいて、該Ｐチャネル
ＭＩＳトランジスタとＮチャネルＭＩＳトランジスタと
を個別に動作させるドライバ制御部とよりなるドライバ
を備えたものである。

【００１２】また、本発明の半導体集積回路装置は、前
記ドライバ制御部が、一方の接続部が電源電圧に接続さ
れ、他方の接続部がＰチャネルＭＩＳトランジスタのゲ
ートに接続され、ゲートに入力信号が入力されるＰチャ
ネルＭＩＳからなる第１のトランジスタと、一方の接続
部に第１のトランジスタの他方の接続部が接続され、他
方の接続部にＮチャネルＭＩＳトランジスタのゲートが
接続され、一方の接続部と他方の接続部との間に電位差
を発生する電位差発生部と、一方の接続部が電位差発生
部における他方の接続部と接続され、他方の接続部が基
準電位に接続され、ゲートに入力信号が入力されるＮチ
ャネルＭＩＳからなる第２のトランジスタとよりなるも
のである。

【００１３】さらに、本発明の半導体集積回路装置は、
前記電位差発生部がダイオードよりなるものである。

【００１４】また、本発明の半導体集積回路装置は、前
記ドライバ制御部が、一方の接続部が電源電圧に接続さ
れ、他方の接続部がＰチャネルＭＩＳトランジスタのゲ
ートに接続され、ゲートに入力信号が入力されるＰチャ
ネルＭＩＳからなる第１のトランジスタと、一方の接続
部が第１のトランジスタの他方の接続部に接続され、他
方の接続部がＮチャネルＭＩＳトランジスタのゲートが
接続され、ゲートに入力信号が入力されるＮチャネルＭ
ＩＳからなる第３のトランジスタと、一方の接続部が第
１のトランジスタの他方の接続部に接続され、他方の接
続部がＮチャネルＭＩＳトランジスタのゲートに接続さ
れ、ゲートに入力信号が入力されるＰチャネルＭＩＳか
らなる第４のトランジスタと、一方の接続部が第３、第
４のトランジスタにおける他方の接続部に接続され、他
方の接続部が基準電位に接続され、ゲートに入力信号が
入力されるＮチャネルＭＩＳからなる第２のトランジス
タとよりなるものである。

【００１５】さらに、本発明の半導体集積回路装置は、
前記ドライバ制御部が、一方の接続部が電源電圧に接続
され、他方の接続部がＰチャネルＭＩＳトランジスタの
ゲートに接続され、ゲートに入力信号が入力されるＰチ
ャネルＭＩＳからなる第１のトランジスタと、一方の接
続部が第１のトランジスタの他方の接続部に接続され、
他方の接続部がＮチャネルＭＩＳトランジスタのゲート
が接続され、ゲートに出力信号が入力されるＮチャネル
ＭＩＳからなる第３のトランジスタと、一方の接続部が
第１のトランジスタの他方の接続部に接続され、他方の
接続部がＮチャネルＭＩＳトランジスタのゲートに接続
され、ゲートに出力信号が入力されるＰチャネルＭＩＳ
からなる第４のトランジスタと、一方の接続部が第３、
第４のトランジスタにおける他方の接続部に接続され、
他方の接続部が基準電位に接続され、ゲートに入力信号
が入力されるＮチャネルＭＩＳからなる第２のトランジ
スタとよりなるものである。

【００１６】また、本発明の半導体集積回路装置は、前
記ドライバ制御部が、アノードに入力信号が入力され、
カソードにＰチャネルＭＩＳトランジスタのゲートが接
続される第１のダイオードと、アノードが第１のダイオ
ードのカソードに接続され、カソードがＮチャネルＭＩ
Ｓトランジスタのゲートに接続される第２のダイオード
と、アノードがＮチャネルＭＩＳトランジスタのゲート
に接続され、カソードに入力信号が入力される第３のダ
イオードとよりなるものである。

【００１７】さらに、本発明の半導体集積回路装置は、
前記第２のダイオードに並列接続された抵抗を設けたも
のである。

【００１８】以上のことにより、ドライバ制御部によっ
てドライバ部のＰチャネルＭＩＳトランジスタ、Ｎチャ
ネルＭＩＳトランジスタを同時に動作させないように制
御できるのでドライバ部における貫通電流を防止するこ
とがき、半導体集積回路装置の消費電力を低減させるこ
とができる。

【００１９】また、ドライバ部の貫通電流の防止に伴
い、雑音発生も大幅に低減することができ、半導体集積
回路装置の信頼性を向上することができる。

【００２０】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００２１】（実施の形態１）図１は、本発明の実施の
形態１による半導体集積回路装置に設けられたドライバ
の回路図である。

【００２２】本実施の形態１において、半導体集積回路
装置には、ドライバ１が設けられている。このドライバ
１は、バスインタフェ−スや外部出力部などに設けられ
た負荷駆動能力のある駆動回路である。

【００２３】ドライバ１は、図１に示すように、トラン
ジスタ２〜５、ならびに電源（電位差発生部）６から構
成されている。トランジスタ２，４は、ＰチャネルＭＯ
Ｓであり、トランジスタ３，５は、ＮチャネルＭＯＳで
ある。電源６は、所定の電圧Ｖｅを発生する。

【００２４】トランジスタ（第１のトランジスタ）２の
一方の接続部には、半導体集積回路装置の動作電圧であ
る電源電圧Ｖ_CCが供給され、そのトランジスタ２の他方
の接続部には、トランジスタ（ＰチャネルＭＩＳトラン
ジスタ）４のゲート、および電源６の正電極部が接続さ
れている。

【００２５】また、トランジスタ（第２のトランジス
タ）３の一方の接続部には、電源６の負電極部、トラン
ジスタ（ＮチャネルＭＩＳトランジスタ）５のゲートが
接続されており、このトランジスタ３の他方の接続部に
は、基準電位Ｖ_SSが接続されている。

【００２６】トランジスタ２，３のゲートには、入力信
号Ｖｉｎが入力されるように接続されている。トランジ
スタ４の一方の接続部には、電源電圧Ｖ_CCが接続されて
いる。このトランジスタ４の他方の接続部には、トラン
ジスタ５の一方の接続部が接続され、この接続部が、ド
ライバ１の出力部となり、出力信号Ｖｏｕｔが出力され
る。トランジスタ５の他方の接続部には、基準電位Ｖ_SS
が接続されている。

【００２７】そして、トランジスタ２，３、および電源
６により、ドライバ制御部７が構成され、トランジスタ
４，５によってドライバ部８が構成されている。ドライ
バ制御部７は、ドライバ部８の動作制御を行い、ドライ
バ部８の貫通電流を防止する。ドライバ部８は、ドライ
バ１に入力された入力信号Ｖｉｎを増幅し、出力信号Ｖ
ｏｕｔとして出力する。

【００２８】このドライバ１は、前段のドライバ制御部
７、および後段のドライバ部８がインバータ構成となっ
ており、出力信号Ｖｏｕｔは、入力信号Ｖｉｎの非反転
出力信号が得られる。

【００２９】次に、本実施の形態の作用について説明す
る。

【００３０】まず、ドライバ１に入力される入力信号Ｖ
ｉｎがＬｏレベルのとき、トランジスタ３はＯＦＦ、ト
ランジスタ２はＯＮであり、トランジスタ４，５のゲー
トには、いずれもＨｉレベルが入力される。

【００３１】このとき、トランジスタ４のゲート電圧は
電源電圧Ｖ_CCのレベル、トランジスタ５のゲート端子電
圧は電源電圧Ｖ_CC−電圧Ｖｅのレベルである。この電源
電圧Ｖ_CC−電圧Ｖｅは、トランジスタ５をＯＮするのに
十分な電圧、すなわちＨｉレベルとなるように設定す
る。ここで、入力信号ＶｉｎがＨｉレベルに変化する
と、トランジスタ３はＯＦＦからＯＮ、トランジスタ２
はＯＮからＯＦＦにとなり、トランジスタ４，５のゲー
ト電圧は、ＨｉレベルからＬｏレベルになる。

【００３２】この間、トランジスタ４のゲート電圧は、
トランジスタ５のゲート電圧よりも常に電圧Ｖｅだけ高
い。この電圧Ｖｅの分だけ、トランジスタ４が、トラン
ジスタ５よりも遅れてＯＮすることになる。

【００３３】この遅れによってドライバ部８に発生する
貫通電流を発生を抑制し、かつ発生期間を減少させ、貫
通電流の低減に寄与する。

【００３４】逆に、ドライバ１の入力信号ＶｉｎがＨｉ
レベルのとき、トランジスタ３はＯＮ、トランジスタ２
はＯＦＦであり、トランジスタ４，５のゲート電圧はと
もにＬｏレベルにある。

【００３５】このとき、トランジスタ５のゲート電圧は
基準電位Ｖ_SSのレベルであり、トランジスタ４のゲート
電圧は基準電位Ｖ_SS＋電圧Ｖｅのレベルである。基準電
位Ｖ_SS+ 電圧Ｖｅはトランジスタ４をＯＮするのに十分
な電圧、すなわちＬｏレベルとなるように設定する。

【００３６】ここで、入力信号ＶｉｎがＬｏレベルに変
化すると、トランジスタ３はＯＮからＯＦＦ、トランジ
スタ２はＯＦＦからＯＮに変化し、トランジスタ４，５
のゲート電圧はともにＬｏレベルからＨｉレベルにな
る。

【００３７】この間、トランジスタ５のゲート電圧は、
トランジスタ４のゲート電圧よりも常に電圧Ｖｅだけ低
い。この電圧Ｖｅの分だけ、トランジスタ５がトランジ
スタ４よりも遅れてＯＮすることになる。

【００３８】この場合も、トランジスタ５の動作遅れが
ドライバ部８の貫通電流の発生を抑制し、また発生期間
を短縮して貫通電流の低減に寄与する。

【００３９】また、ドライバ１は、ドライバ部８の駆動
段として、負荷を駆動するために大きなサイズのトラン
ジスタが用いられる。一方、ドライバ制御部７は駆動段
のドライバ部８を駆動するだけであり、小さなサイズの
トランジスタでよい。

【００４０】よって、小サイズのトランジスタによって
構成されたドライバ制御部７には、レベル変化時に貫通
電流が発生するが、大サイズのトランジスタによって構
成されたドライバ部８に対してその電流値は小さい。

【００４１】それにより、本実施の形態１では、ドライ
バ制御部７が、ドライバ部８のトランジスタ４，５を同
時動作させないように制御することによってドライバ部
８の貫通電流を防止できるので、ドライバ１に発生する
大きな貫通電流を抑制、雑音の発生を低減できるので、
半導体集積回路装置の消費電力を低減させ、かつ信頼性
を向上させることができる。

【００４２】また、本実施の形態によれば、出力信号Ｖ
ｏｕｔが入力信号Ｖｉｎの非反転出力信号となるドライ
バ１について記載したが、出力信号Ｖｏｕｔが入力信号
Ｖｉｎの反転出力信号となるインバータ構成のドライバ
についても、貫通電流を大幅に抑制することができる。

【００４３】この場合、ドライバ１ａは、図２に示すよ
うに、ドライバ制御部７とドライバ部８との間に、ドラ
イバ制御部７と同じ構成のドライバ制御部９を設ければ
よい。これにより、３段のＣＭＯＳインバータ構成とな
り、入力信号Ｖｉｎの反転した出力信号Ｖｏｕｔが得ら
れることになる。

【００４４】（実施の形態２）図３は、本発明の実施の
形態２による半導体集積回路装置に設けられたドライバ
の回路図、図４は、本発明の実施の形態２によるドライ
バに設けられたダイオードをトランジスタを用いて構成
した場合の回路図である。

【００４５】本実施の形態２においては、ドライバ１ａ
が、図３に示すように、トランジスタ１０〜１３、なら
びにダイオード（電位差発生部）１４から構成されてい
る。トランジスタ１０，１２はＰチャネルＭＯＳであ
り、トランジスタ１１，１３はＮチャネルＭＯＳであ
る。

【００４６】トランジスタ（第１のトランジスタ）１０
の一方の接続部には、半導体集積回路装置の動作電圧で
ある電源電圧Ｖ_CCが供給され、そのトランジスタ１０の
他方の接続部には、トランジスタ（ＰチャネルＭＩＳト
ランジスタ）１２のゲート、およびダイオード１４のア
ノードが接続されている。

【００４７】また、トランジスタ（第２のトランジス
タ）１１の一方の接続部には、ダイオード１４のカソー
ド、トランジスタ（ＮチャネルＭＩＳトランジスタ）１
３のゲートが接続されており、このトランジスタ１１の
他方の接続部には基準電位Ｖ_SSが接続されている。

【００４８】トランジスタ１０，１１のゲートには、入
力信号Ｖｉｎが入力されるように接続されている。トラ
ンジスタ１２の一方の接続部には、電源電圧Ｖ_CCが接続
されている。このトランジスタ１２の他方の接続部に
は、トランジスタ１３の一方の接続部が接続され、この
接続部が、ドライバ１ａの出力部となり、出力信号Ｖｏ
ｕｔが出力される。トランジスタ１３の他方の接続部に
は、基準電位Ｖ_SSが接続されている。

【００４９】そして、トランジスタ１０，１１、および
ダイオード１４により、ドライバ制御部７ａが構成さ
れ、トランジスタ１２，１３によってドライバ部８ａが
構成されている。

【００５０】ドライバ１ａは、前段のドライバ制御部７
ａ、および後段のドライバ部８ａがインバータ構成とな
っており、出力信号Ｖｏｕｔは、入力信号Ｖｉｎの非反
転出力信号が得られる。

【００５１】また、図４にダイオード１４をトランジス
タにより構成したドライバ制御部７ａの説明図を示す。
ダイオード１４が構成されるトランジスタは、Ｎチャネ
ルＭＯＳからなり、一方の接続部およびゲートが、トラ
ンジスタ１０の他方の接続部に接続され、他方の接続部
がトランジスタ１１の一方の接続部に接続された構成と
なっている。

【００５２】次に、ドライバ１ａの動作について説明す
る。

【００５３】まず、ドライバ１ａに入力される入力信号
ＶｉｎがＬｏレベルのとき、トランジスタ１１はＯＦ
Ｆ、トランジスタ１０はＯＮであり、トランジスタ１
２，１３のゲートには、いずれもＨｉレベルが入力され
る。

【００５４】このとき、トランジスタ１２のゲート電圧
は電源電圧Ｖ_CCのレベル、トランジスタ１３のゲート端
子電圧は電源電圧Ｖ_CC−順方向電圧Ｖｆ（ダイオード１
４の順方向電圧）のレベルである。この電源電圧Ｖ_CC−
順方向電圧Ｖｆは、トランジスタ１３をＯＮするのに十
分な電圧、すなわちＨｉレベルとなるように設定する。

【００５５】よって、ダイオード１４は前記実施の形態
１における電源６と等価な役割を果たすことになる。こ
こで、入力信号ＶｉｎがＨｉレベルに変化すると、トラ
ンジスタ１１はＯＦＦからＯＮ、トランジスタ１０はＯ
ＮからＯＦＦとなり、トランジスタ１２，１３のゲート
電圧は、ＨｉレベルからＬｏレベルになる。

【００５６】この間、トランジスタ１２のゲート電圧
は、トランジスタ１３のゲート電圧よりも常に順方向電
圧Ｖｆだけ高く、この順方向電圧Ｖｆの分だけ、トラン
ジスタ１２が、トランジスタ１３よりも遅れてＯＮする
ことになる。この遅れによってドライバ部８に発生する
貫通電流を発生を抑制し、かつ発生期間を減少させ、貫
通電流の低減に寄与する。

【００５７】逆に、ドライバ１ａの入力信号ＶｉｎがＨ
ｉレベルのとき、トランジスタ１１はＯＮ、トランジス
タ１０はＯＦＦであり、トランジスタ１２，１３のゲー
ト電圧はともにＬｏレベルにある。

【００５８】このとき、トランジスタ１３のゲート電圧
は基準電位Ｖ_SSのレベルであり、トランジスタ１２のゲ
ート電圧は基準電位Ｖ_SS＋順方向電圧Ｖｆのレベルであ
る。基準電位Ｖ_SS+ 順方向電圧Ｖｆはトランジスタ１２
をＯＮするのに十分な電圧、すなわちＬｏレベルとなる
ように設定する。

【００５９】ここで、入力信号ＶｉｎがＬｏレベルに変
化すると、トランジスタ１１はＯＮからＯＦＦ、トラン
ジスタ１０はＯＦＦからＯＮに変化し、トランジスタ１
２，１３のゲート電圧はともにＬｏレベルからＨｉレベ
ルになる。

【００６０】この間、トランジスタ１３のゲート電圧
は、トランジスタ１２のゲート電圧よりも常に順方向電
圧Ｖｆだけ低い。この順方向電圧Ｖｆの分だけ、トラン
ジスタ１３がトランジスタ１２よりも遅れてＯＮするこ
とになる。この場合も、トランジスタ１３の動作遅れが
ドライバ部８の貫通電流の発生を抑制し、また発生期間
を短縮して貫通電流の低減に寄与する。

【００６１】また、ドライバ１ａにおいても、ドライバ
部８の駆動段として、負荷を駆動するために大きなサイ
ズのトランジスタが用いられる。一方、ドライバ制御部
７ａは駆動段のドライバ部８ａを駆動するだけであり、
小さなサイズのトランジスタでよい。

【００６２】よって、小サイズのトランジスタによって
構成されたドライバ制御部７ａには、レベル変化時に貫
通電流が発生するが、大サイズのトランジスタによって
構成されたドライバ部８ａに対してその電流値は小さ
い。

【００６３】それにより、本実施の形態２においては、
ドライバ制御部７ａが、ドライバ部８ａのトランジスタ
１２，１３を同時動作させないように制御することによ
ってドライバ部８ａの貫通電流を防止できるので、ドラ
イバ１に発生する大きな貫通電流を抑制、雑音の発生を
低減できるので、半導体集積回路装置の消費電力を低減
させ、かつ信頼性を向上させることができる。

【００６４】また、本実施の形態２では、出力信号Ｖｏ
ｕｔが入力信号Ｖｉｎの非反転出力信号となるドライバ
１ａについて記載したが、出力信号Ｖｏｕｔが入力信号
Ｖｉｎの反転出力信号となるインバータ構成のドライバ
についても、貫通電流を大幅に抑制することができる。

【００６５】この場合、ドライバ１ａは、図５に示すよ
うに、ドライバ制御部７ａとドライバ部８ａとの間に、
ドライバ制御部７ａと同じ構成のドライバ制御部９ａを
設ければよい。これにより、３段のＣＭＯＳインバータ
構成となり、入力信号Ｖｉｎの反転した出力信号Ｖｏｕ
ｔが得られることになる。

【００６６】さらに、本実施の形態２によれば、ドライ
バ制御部７ａにおけるトランジスタ１０，１１の間に１
つのダイオード１４を設けた構成であったが、たとえ
ば、２つまたはそれ以上のダイオードや、ダイオードと
並列とによって構成するようにしてもよい。

【００６７】たとえば、２つのダイオードを用いたドラ
イバ制御部７ａを構成する場合、図６に示すように、ト
ランジスタ１０とトランジスタ１１との間に２つのダイ
オード１４を直列接続させ、順方向電圧Ｖｆを大きくす
る。

【００６８】さらに、これら２つのダイオード１４をＰ
チャネルＭＯＳトランジスタ、ＮチャネルＭＯＳトラン
ジスタによって構成した場合のドライバ制御部７ａにお
ける説明図を図７に示す。

【００６９】ＰチャネルＭＯＳのトランジスタにおける
一方の接続部には、トランジスタ１０の他方の接続部が
接続され、ＰチャネルＭＯＳトランジスタの他方の接続
部には、ＰチャネルＭＯＳトランジスタのゲート、他方
の接続部、ＮチャネルＭＯＳトランジスタの一方の接続
部、ゲートが接続されており、このＮチャネルＭＯＳタ
の他方の接続部には、トランジスタ１１の一方の接続部
が接続された構成となっている。これにより、より確実
にトランジスタ１２，１３のＯＮタイミングをずらすこ
とができる。

【００７０】また、ダイオードと抵抗を用いる場合、図
８に示すように、ダイオード１４に並列に抵抗１５を接
続する構成とする。

【００７１】これによって、トランジスタ１０，１１の
ゲートに生じた順方向電圧Ｖｆおける電位差を素早く同
電位にすることができ、ドライバ部８ｃの動作をより安
定化することができる。また、このダイオード１４，抵
抗１５をトランジスタによって構成した場合のドライバ
制御部７ａの構成を図９に示す。

【００７２】（実施の形態３）図１０は、本発明の実施
の形態３による半導体集積回路装置に設けられたドライ
バの回路図である。

【００７３】本実施の形態３においては、ドライバ１ｂ
が、図１０に示すように、トランジスタ１６〜２１から
構成されている。トランジスタ１６，１８，２０はＰチ
ャネルＭＯＳであり、トランジスタ１７，１９，２１は
ＮチャネルＭＯＳである。

【００７４】トランジスタ１６，２０の一方の接続部に
は、電源電圧Ｖ_CCが供給され、トランジスタ（第１のト
ランジスタ）１６の他方の接続部には、トランジスタ
（第３のトランジスタ）１７、トランジスタ（第４のト
ランジスタ）１８の他方の接続部、トランジスタ（Ｐチ
ャネルＭＩＳトランジスタ）２０のゲートが接続されて
いる。

【００７５】また、トランジスタ１６〜１９のゲートに
は、入力信号Ｖｉｎがそれぞれ入力され、トランジスタ
（第２のトランジスタ）１９の他方の接続部には、基準
電位Ｖ_SSが接続されている。トランジスタ１７，１８の
他方の接続部には、トランジスタ１９の一方の接続部、
およびトランジスタ（ＮチャネルＭＩＳトランジスタ）
２１のゲートが接続されている。

【００７６】トランジスタ２０の他方の接続部には、ト
ランジスタ２１の一方の接続部が接続されており、トラ
ンジスタ２１の他方の接続部には、基準電位Ｖ_SSが接続
されている。

【００７７】また、トランジスタ２０の他方の接続部
と、トランジスタ２１の一方の接続部との接続部が、ド
ライバ１ｂの出力部となり、出力信号Ｖｏｕｔが出力さ
れる。そして、トランジスタ１６〜１９によってドライ
バ制御部７ｂが構成され、トランジスタ２０，２１によ
ってドライバ部８ｂが構成されている。

【００７８】次に、ドライバ１ｂの動作について説明す
る。

【００７９】まず、ドライバ１ｂに入力される入力信号
ＶｉｎがＬｏレベルのとき、トランジスタ１７，１９は
ＯＦＦ、トランジスタ１６，１８はＯＮであり、トラン
ジスタ２０，２１のゲートには、いずれもＨｉレベルが
入力される。

【００８０】ここで、入力信号ＶｉｎがＬｏレベルから
Ｈｉレベルに変化すると、トランジスタ１９はＯＦＦか
らＯＮ、トランジスタ１６はＯＮからＯＦＦとなり、ト
ランジスタ２０，２１のゲート電圧は、Ｈｉレベルから
Ｌｏレベルになる。

【００８１】また、トランジスタ１７もＯＦＦからＯ
Ｎ、トランジスタ１８もＯＮからＯＦＦとなる。これに
より、常に電源電圧Ｖ_CC側から基準電位Ｖ_SS側に電流が
流れて電圧降下Ｖｅが発生し、トランジスタ２０，２１
のゲートには電圧差Ｖｅのある２つの電圧信号が得られ
る。

【００８２】よって、トランジスタ２０が、トランジス
タ２１よりも遅れてＯＮすることになり、ドライバ部８
ｂに発生する貫通電流を発生を抑制し、かつ発生期間を
減少させ、貫通電流の低減に寄与する。

【００８３】逆に、ドライバ１ｂの入力信号ＶｉｎがＨ
ｉレベルのとき、トランジスタ１７，１９はＯＮ、トラ
ンジスタ１６，１８はＯＦＦであり、トランジスタ２
０，２１のゲート電圧はともにＬｏレベルにある。

【００８４】このとき、トランジスタ２１のゲート電圧
は基準電位Ｖ_SSのレベルであり、トランジスタ２０のゲ
ート電圧は基準電位Ｖ_SS＋降圧電圧Ｖｅのレベルであ
る。基準電位Ｖ_SS＋降圧電圧Ｖｅはトランジスタ２０を
ＯＮするのに十分な電圧、すなわちＬｏレベルとなるよ
うに設定する。

【００８５】ここで、入力信号ＶｉｎがＬｏレベルに変
化すると、トランジスタ１７，１９はＯＮからＯＦＦ、
トランジスタ１６，１８はＯＦＦからＯＮに変化し、ト
ランジスタ２０，２１のゲート電圧はともにＬｏレベル
からＨｉレベルになる。

【００８６】この間、トランジスタ２１のゲート電圧
は、トランジスタ２０のゲート電圧よりも常に降圧電圧
Ｖｅだけ低くなり、この降圧電圧Ｖｅの分だけ、トラン
ジスタ２１がトランジスタ２０よりも遅れてＯＮするこ
とになる。この場合も、トランジスタ２１の動作遅れが
ドライバ部８ｂの貫通電流の発生を抑制し、また発生期
間を短縮して貫通電流の低減に寄与する。

【００８７】また、ドライバ１ｂにおいても、ドライバ
部８ｂの駆動段として、負荷を駆動するために大きなサ
イズのトランジスタが用いられる。一方、ドライバ制御
部７ｂは駆動段のドライバ部８ｂを駆動するだけであ
り、小さなサイズのトランジスタでよい。

【００８８】よって、小サイズのトランジスタによって
構成されたドライバ制御部７ａには、レベル変化時に貫
通電流が発生するが、大サイズのトランジスタによって
構成されたドライバ部８ａに対してその電流値は小さ
い。

【００８９】それにより、本実施の形態３においても、
ドライバ制御部７ｂが、ドライバ部８ｂのトランジスタ
２０，２１を同時動作させないように制御することによ
ってドライバ部８ｂの貫通電流を防止できるので、ドラ
イバ１ｂに発生する大きな貫通電流を抑制、雑音の発生
を低減できるので、半導体集積回路装置の消費電力を低
減させ、かつ信頼性を向上させることができる。

【００９０】また、本実施の形態３では、出力信号Ｖｏ
ｕｔが入力信号Ｖｉｎの非反転出力信号となるドライバ
１ａについて記載したが、出力信号Ｖｏｕｔが入力信号
Ｖｉｎの反転出力信号となるインバータ構成のドライバ
についても、貫通電流を大幅に抑制することができる。

【００９１】さらに、本実施の形態３によれば、ドライ
バ１ｂのトランジスタ１７，１８がドライバ１ｂに入力
される入力信号Ｖｉｎによって制御される構成とした
が、たとえば、図１１に示すように、ドライバ１ｂの出
力である出力信号Ｖｏｕｔによってドライバ制御部７ｂ
のトランジスタ１７，１８を制御するようにしてもよ
い。

【００９２】この場合、ドライバ１ｂは、トランジスタ
１７，１８のゲートに出力信号Ｖｏｕｔが入力されるよ
うに接続する構成にすればよい。これによっても同様
に、貫通電流を大幅に抑制することができる。

【００９３】（実施の形態４）図１２は、本発明の実施
の形態４による半導体集積回路装置に設けられたドライ
バの回路図、図１３は、本発明の実施の形態４によるド
ライバに設けられたダイオードをトランジスタを用いて
構成した場合のドライバ制御部における回路図である。

【００９４】本実施の形態４においては、ドライバ１ｃ
が、図１２に示すように、ダイオード２２〜２４、トラ
ンジスタ２５，２６により構成されている。トランジス
タ（ＰチャネルＭＩＳトランジスタ）２５はＰチャネル
ＭＯＳであり、トランジスタ（ＮチャネルＭＩＳトラン
ジスタ）２６はＮチャネルＭＯＳである。

【００９５】ダイオード（第１のダイオード）２２のア
ノード、ダイオード（第３のダイオード）２４のカソー
ドには、ドライバ１ｃの入力信号Ｖｉｎが入力され、ダ
イオード２２のカソードには、ダイオード（第２のダイ
オード）２３のアノード、トランジスタ２５のゲートが
接続されている。

【００９６】ダイオード２３のカソードには、ダイオー
ド２４のアノード、トランジスタ２６のゲートがそれぞ
れ接続されている。トランジスタ２５の一方の接続部に
は、電源電圧Ｖ_CCが供給されている。

【００９７】トランジスタ２５の他方の接続部には、ト
ランジスタ２６の一方の接続部が接続され、トランジス
タ２６の他方の接続部には、基準電位Ｖ_SSが接続されて
いる。トランジスタ２５の他方の接続部と、トランジス
タ２６の一方の接続部とがドライバ１ｃの出力部とな
り、出力信号Ｖｏｕｔが出力される。そして、ダイオー
ド２２〜２４によってドライバ制御部７ｃが構成されて
おり、トランジスタ２５，２６によってドライバ部８ｃ
が構成されている。

【００９８】また、このドライバ１ｃは、入力電圧Ｖｉ
ｎがＨｉレベルに変化すると、ドライバ部８ｃのゲート
電圧もＨｉレベルになるから、出力電圧ＶｏｕｔはＬｏ
レベルに変化し、入力信号ＶｉｎがＬｏレベルに変化す
るときは、出力信号ＶｏｕｔはＨｉレベルに変化するの
で、反転信号を出力するドライバとなる。

【００９９】さらに、ドライバ制御部ｃにおけるダイオ
ード２２〜２３をＮチャネルＭＯＳトランジスタによっ
て構成した場合の説明図を図１３に示す。トランジスタ
は、それぞれ一方の接続部とゲートとが接続されてお
り、この一方の接続部とゲートとの接続側がダイオード
におけるアノードとなり、他方の接続部がダイオードに
おけるカソードとなる。

【０１００】入力信号ＶｉｎがＬｏレベルからＨｉレベ
ルに変化するとき、Ｌｏレベルにあったトランジスタ２
５，２６のゲートには、ダイオード２２，２３を通して
順方向電流が流れ込み、Ｈｉレベルに変化する。

【０１０１】トランジスタ２５のゲート電圧は、ダイオ
ード２３の順方向電圧Ｖｆだけ、トランジスタ２６のゲ
ート電圧よりも高くなる。同様に、入力信号ＶｉｎがＨ
ｉレベルからＬｏレベルに変化すると、Ｈｉレベルにあ
ったトランジスタ２５のゲートからは、ダイオード２
３，２４を通してＬｏレベルの順方向電流が流れ出し、
Ｌｏレベルに変化する。このとき、トランジスタ２５の
ゲート電圧はダイオード２３の順方向電圧Ｖｆだけ、ト
ランジスタ２６のゲート電圧よりも高く保たれる。

【０１０２】この電圧差Ｖｆにより、ドライバ部８ｃ一
方のトランジスタのオン動作の遅れを発生させ、トラン
ジスタ２５，２６が同時にＯＮとなる期間を防止する。

【０１０３】これにより、本実施の形態４でも、ドライ
バ制御部７ｃにより、トランジスタ２５，２６を介して
流れる貫通電流を抑制することができ、ドライバ１ｃに
発生する大きな貫通電流を抑制、雑音の発生を低減でき
るので、半導体集積回路装置の消費電力を低減させ、か
つ信頼性を向上させることができる。

【０１０４】また、本実施の形態４においては、ドライ
バ制御部８ｃを３つのダイオード２２〜２４によって構
成したが、たとえば、図１４に示すように、ドライバ制
御部８ｃにおける３つのダイオード２２〜２４のうち、
ダイオード２３と並列接続した抵抗２７を設けるように
してもよい。

【０１０５】これにより、トランジスタ２５，２６のゲ
ートに生じた順方向電圧Ｖｆおける電位差を素早く同電
位にすることができ、ドライバ部８ｃの動作をより安定
化することができる。

【０１０６】（実施の形態５）図１５は、本発明の実施
の形態５による半導体集積回路装置に設けられたドライ
バの回路図、図１６は、本発明の実施の形態５によるに
ドライバに設けられたダイオードをトランジスタを用い
て構成した場合のドライバの回路図である。

【０１０７】本実施の形態５においては、ドライバ１ｄ
が、図１５に示すように、ダイオード２８、およびトラ
ンジスタ２９〜３２によって構成されている。トランジ
スタ３０，３１はＰチャネルＭＯＳであり、トランジス
タ２９，３２はＮチャネルＭＯＳである。

【０１０８】トランジスタ２９，３０の一方の接続部に
は、ドライバ１ｄの入力信号Ｖｉｎがそれぞれ入力さ
れ、トランジスタ２９，３０のゲートには、ドライバ１
ｄの出力信号Ｖｏｕｔが入力される。

【０１０９】トランジスタ２９の他方の接続部には、ト
ランジスタ３１のゲート、ダイオード２８のアノードが
接続されている。トランジスタ３０の他方の接続部に
は、トランジスタ３２のゲート、ダイオード２８のカソ
ードが接続されている。

【０１１０】トランジスタ３１の一方の接続部には、電
源電圧Ｖ_CCが供給され、トランジスタ３２の他方の接続
部には、基準電位Ｖ_SSが接続されている。トランジスタ
３１の他方の接続部には、トランジスタ３２の一方の接
続部が接続され、この接続部がドライバ１ｄの信号出力
部となる。

【０１１１】また、ダイオード２８、トランジスタ２
９，３０によってドライバ制御部７ｄが構成されてお
り、トランジスタ３１，３２によってドライバ部８ｄが
構成されている。

【０１１２】また、このドライバ１ｄは、入力電圧Ｖｉ
ｎがＨｉレベルに変化すると、ドライバ部８ｄのゲート
電圧もＨｉレベルになるから、出力電圧ＶｏｕｔはＬｏ
レベルに変化し、入力信号ＶｉｎがＬｏレベルに変化す
るときは、出力信号ＶｏｕｔはＨｉレベルに変化するの
で、反転信号を出力するドライバとなる。

【０１１３】さらに、ダイオード２８をＰチャネルＭＯ
Ｓトランジスタによって構成した場合のドライバ１ｄを
図１６に示す。トランジスタは、それぞれ一方の接続部
とゲートとが接続されており、この一方の接続部とゲー
トとの接続側がダイオードにおけるカソードとなり、他
方の接続部がダイオードにおけるアノードとなる。

【０１１４】次に、ドライバ１ｄの動作について説明す
る。

【０１１５】ドライバ１ｄの出力信号ＶｏｕｔがＨｉレ
ベルにあるとき、トランジスタ２９はＯＮ状態にあり、
トランジスタ３０はＯＦＦ状態にある。また、入力信号
Ｖｉｎおよびトランジスタ３１，３２のゲートは、いず
れもＬｏレベルにあるとする。

【０１１６】この状態から、入力信号ＶｉｎがＬｏレベ
ルからＨｉレベルに変化するとＯＮ状態のトランジスタ
２９を通じてトランジスタ３１のゲート電圧もＨｉレベ
ルに変化する。

【０１１７】トランジスタ３２のゲート電圧もトランジ
スタ３１のゲート電圧からダイオード２８の順方向電流
が流れてＨｉレベルに変化する。このとき、トランジス
タ３２のゲート電圧は、トランジスタ３１のゲート電圧
よりもダイオード２８の順方向電圧Ｖｆだけ低くなる。

【０１１８】この順方向電圧Ｖｆは、相対的にトランジ
スタ３２のＯＮ動作の遅れを生み、トランジスタ３２お
よびトランジスタ３１が共にＯＮ状態にある期間を防止
あるいは短縮し、ドライバ部８ｄの貫通電流を抑制する
ことができる。

【０１１９】やがて、トランジスタ３１，３２のゲート
電圧が十分に高くなると、ドライバ部８ｄは反転して出
力信号ＶｏｕｔはＨｉレベルからＬｏレベルに至る。こ
れにより、トランジスタ２９はＯＦＦとなるが、ＯＦＦ
状態にあったトランジスタ３０がＯＮとなり、Ｈｉレベ
ルの入力信号Ｖｉｎがトランジスタ３０からトランジス
タ３２のゲートに印加されるようになる。

【０１２０】この結果、トランジスタ３２のゲート電圧
は、トランジスタ３１のゲート電圧と同じＨｉレベルの
電圧に至り、トランジスタ３２を十分ＯＮして駆動能力
を高めることができる。

【０１２１】次に、この状態から入力信号ＶｉｎがＨｉ
レベルからＬｏレベルに変化すると、ＯＮ状態のトラン
ジスタ３０を通じてトランジスタ３２のゲート電圧はＬ
ｏレベルに変化する。

【０１２２】トランジスタ３１のゲートも、トランジス
タ３２のゲート電圧へダイオード２８の順方向電流が流
れてＬｏレベルに変化する。このとき、トランジスタ３
１のゲート電圧はトランジスタ３２のゲート電圧より
も、ダイオード２８の順方向電圧Ｖｆだけ高くなる。こ
の順方向電圧Ｖｆは、相対的にトランジスタ３１のＯＮ
動作の遅れを生み、トランジスタ３１，３２が共にＯＮ
なる期間を防止あるいは短縮し、ドライバ部８ｄの貫通
電流を抑制することができる。

【０１２３】これにより、本実施の形態５でも、ドライ
バ制御部７ｄにより、トランジスタ３１，３２を介して
流れる貫通電流を抑制することができ、ドライバ１ｄに
発生する大きな貫通電流を抑制、雑音の発生を低減でき
るので、半導体集積回路装置の消費電力を低減させ、か
つ信頼性を向上させることができる。

【０１２４】また、本実施の形態５における図１６に示
したダイオード２８の代わりに、図１７に示すように、
直列に接続したＮチャネルＭＯＳの２つのトランジスタ
３３，３４とＰチャネルＭＯＳである２つのトランジス
タ３５，３６とを用いて、ドライバ部８ｄにおけるトラ
ンジスタ３１，３２のゲートに電圧差Ｖｅを発生させる
ようにしてもよい。

【０１２５】トランジスタ３３，３６のゲートには出力
電圧Ｖｏｕｔが接続され、アナログスイッチとして動作
させる。また、トランジスタ３４，３５のゲート端子と
ドレイン端子とは結合されておりダイオード接続とす
る。

【０１２６】出力電圧Ｖｏｕｔに応じてアナログスイッ
チであるトランジスタ３３，３６がＯＮし、直列接続の
トランジスタ３４あるいはトランジスタ３５に過渡電流
が流れ、ドライバ部８ｄのトランジスタ３１，３２のゲ
ート間に電圧差Ｖｅを発生することができる。

【０１２７】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【０１２８】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【０１２９】（１）本発明によれば、ドライバ制御部に
よってドライバ部のＰチャネルＭＩＳトランジスタ、Ｎ
チャネルＭＩＳトランジスタを同時に動作させないよう
に制御できるのでドライバ部における貫通電流を確実に
防止することがきる。

【０１３０】（２）また、本発明では、上記（１）によ
り、雑音発生も大幅に低減することができ、半導体集積
回路装置の信頼性を向上することができ、かつ半導体集
積回路装置の消費電力を低減させることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１による半導体集積回路装
置に設けられたドライバの回路図である。

【図２】本発明の他の実施の形態による半導体集積回路
装置に設けられたドライバの回路図である。

【図３】本発明の実施の形態２による半導体集積回路装
置に設けられたドライバの回路図である。

【図４】本発明の実施の形態２によるドライバに設けら
れたダイオードをトランジスタを用いて構成した場合の
回路図である。

【図５】本発明の他の実施の形態による半導体集積回路
装置に設けられたドライバの回路図である。

【図６】本発明の他の実施の形態によるドライバに設け
られたドライバ制御部の一例を示す回路図である。

【図７】本発明の他の実施の形態によるドライバに設け
られたドライバ制御部のその他の例を示す回路図であ
る。

【図８】本発明の他の実施の形態によるドライバに設け
られたドライバ制御部の一例を示す回路図である。

【図９】本発明の他の実施の形態によるドライバに設け
られたドライバ制御部のその他の例を示す回路図であ
る。

【図１０】本発明の実施の形態３による半導体集積回路
装置に設けられたドライバの回路図である。

【図１１】本発明の他の実施の形態による半導体集積回
路装置に設けられたドライバの回路図である。

【図１２】本発明の実施の形態４による半導体集積回路
装置に設けられたドライバの回路図である。

【図１３】本発明の実施の形態４によるドライバに設け
られたダイオードをトランジスタを用いて構成した場合
のドライバ制御部における回路図である。

【図１４】本発明の他の実施の形態による半導体集積回
路装置に設けられたドライバの回路図である。

【図１５】本発明の実施の形態５による半導体集積回路
装置に設けられたドライバの回路図である。

【図１６】本発明の実施の形態５によるにドライバに設
けられたダイオードをトランジスタを用いて構成した場
合のドライバの回路図である。

【図１７】本発明の他の実施の形態による半導体集積回
路装置に設けられたドライバの回路図である。

【符号の説明】

１ドライバ１ａ〜１ｄドライバ２トランジスタ（第１のトランジスタ）３トランジスタ（第２のトランジスタ）４トランジスタ（ＰチャネルＭＩＳトランジスタ）５トランジスタ（ＮチャネルＭＩＳトランジスタ）６電源（電位差発生部）７ドライバ制御部７ａ〜７ｄドライバ制御部８ドライバ部８ａ〜８ｄドライバ部９ドライバ制御部１０トランジスタ（第１のトランジスタ）１１トランジスタ（第２のトランジスタ）１２トランジスタ（ＰチャネルＭＩＳトランジスタ）１３トランジスタ（ＮチャネルＭＩＳトランジスタ）１４ダイオード（電位差発生部）１５抵抗１６トランジスタ（第１のトランジスタ）１７トランジスタ（第３のトランジスタ）１８トランジスタ（第４のトランジスタ）１９トランジスタ（第２のトランジスタ）２０トランジスタ（ＰチャネルＭＩＳトランジスタ）２１トランジスタ（ＮチャネルＭＩＳトランジスタ）２２ダイオード（第１のダイオード）２３ダイオード（第２のダイオード）２４ダイオード（第３のダイオード）２５トランジスタ（ＰチャネルＭＩＳトランジスタ）２６トランジスタ（ＮチャネルＭＩＳトランジスタ）２７抵抗２８ダイオード２９〜３３トランジスタ３４〜３７トランジスタＶ_CC 電源電圧Ｖ_SS 基準電位Ｖｉｎ入力信号Ｖｏｕｔ出力信号

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5J055 AX27 AX55 AX64 BX16 CX24 DX22 DX56 DX72 DX83 EX07 EX21 EY01 EY12 EY21 EZ07 FX12 FX17 FX35 GX01 5J056 AA05 BB19 DD13 DD28 DD55 EE03 EE07 FF08 GG04

Claims

【特許請求の範囲】

【請求項１】ＰチャネルＭＩＳトランジスタと、Ｎチ
ャネルＭＩＳトランジスタとが直列接続されたインバー
タ構成からなるドライバ部と、入力信号に基づいて、前記ＰチャネルＭＩＳトランジス
タと前記ＮチャネルＭＩＳトランジスタとを個別に動作
させるドライバ制御部とよりなるドライバを設けたこと
を特徴とする半導体集積回路装置。
【請求項２】請求項１記載の半導体集積回路装置にお
いて、前記ドライバ制御部が、一方の接続部が電源電圧に接続され、他方の接続部が前
記ＰチャネルＭＩＳトランジスタのゲートに接続され、
ゲートに入力信号が入力されるＰチャネルＭＩＳからな
る第１のトランジスタと、一方の接続部に前記第１のトランジスタの他方の接続部
が接続され、他方の接続部に前記ＮチャネルＭＩＳトラ
ンジスタのゲートが接続され、前記一方の接続部と前記
他方の接続部との間に電位差を発生する電位差発生部
と、一方の接続部が前記電位差発生部における他方の接続部
と接続され、他方の接続部が基準電位に接続され、ゲー
トに入力信号が入力されるＮチャネルＭＩＳからなる第
２のトランジスタとよりなることを特徴とする半導体集
積回路装置。
【請求項３】請求項２記載の半導体集積回路装置にお
いて、前記電位差発生部が、ダイオードであることを特
徴とする半導体集積回路装置。
【請求項４】請求項１記載の半導体集積回路装置にお
いて、前記ドライバ制御部が、一方の接続部が電源電圧に接続され、他方の接続部が前
記ＰチャネルＭＩＳトランジスタのゲートに接続され、
ゲートに入力信号が入力されるＰチャネルＭＩＳからな
る第１のトランジスタと、一方の接続部が前記第１のトランジスタの他方の接続部
に接続され、他方の接続部が前記ＮチャネルＭＩＳトラ
ンジスタのゲートが接続され、ゲートに入力信号が入力
されるＮチャネルＭＩＳからなる第３のトランジスタ
と、一方の接続部が前記第１のトランジスタの他方の接続部
に接続され、他方の接続部が前記ＮチャネルＭＩＳトラ
ンジスタのゲートに接続され、ゲートに入力信号が入力
されるＰチャネルＭＩＳからなる第４のトランジスタ
と、一方の接続部が、前記第３、第４のトランジスタにおけ
る他方の接続部に接続され、他方の接続部が基準電位に
接続され、ゲートに入力信号が入力されるＮチャネルＭ
ＩＳからなる第２のトランジスタとよりなることを特徴
とする半導体集積回路装置。
【請求項５】請求項１記載の半導体集積回路装置にお
いて、前記ドライバ制御部が、一方の接続部が電源電圧に接続され、他方の接続部が前
記ＰチャネルＭＩＳトランジスタのゲートに接続され、
ゲートに入力信号が入力されるＰチャネルＭＩＳからな
る第１のトランジスタと、一方の接続部が、前記第１のトランジスタの他方の接続
部に接続され、他方の接続部が前記ＮチャネルＭＩＳト
ランジスタのゲートが接続され、ゲートに出力信号が入
力されるＮチャネルＭＩＳからなる第３のトランジスタ
と、一方の接続部が前記第１のトランジスタの他方の接続部
に接続され、他方の接続部が、前記ＮチャネルＭＩＳト
ランジスタのゲートに接続され、ゲートに出力信号が入
力されるＰチャネルＭＩＳからなる第４のトランジスタ
と、一方の接続部が前記第３、第４のトランジスタにおける
他方の接続部に接続され、他方の接続部が基準電位に接
続され、ゲートに入力信号が入力されるＮチャネルＭＩ
Ｓからなる第２のトランジスタとよりなることを特徴と
する半導体集積回路装置。
【請求項６】請求項１記載の半導体集積回路装置にお
いて、前記ドライバ制御部が、アノードに入力信号が入力され、カソードに前記Ｐチャ
ネルＭＩＳトランジスタのゲートが接続される第１のダ
イオードと、アノードが前記第１のダイオードのカソードに接続さ
れ、カソードが、前記ＮチャネルＭＩＳトランジスタの
ゲートに接続される第２のダイオードと、アノードが、前記ＮチャネルＭＩＳトランジスタのゲー
トに接続され、カソードに入力信号が入力される第３の
ダイオードとよりなることを特徴とする半導体集積回路
装置。
【請求項７】請求項６記載の半導体集積回路装置にお
いて、前記第２のダイオードに並列接続された抵抗を設
けたことを特徴とする半導体集積回路装置。