JP2004127499A - スタティック・ランダム・アクセス・メモリの初期状態を決定する方法 - Google Patents

Abstract

【課題】　フリップフロップ型ランダム・アクセス・メモリの初期状態を決定する方法を提供する。
【解決手段】　メモリが予め決定された初期状態をパワーアップする場合、フリップフロップ型ランダム・アクセス・メモリのメモリ・セルの初期状態を予め決定する方法が達成される。前記初期状態は、前記メモリ・セルを含むＭＯＳＦＥＴＳの１つ以上の物理または動作パラメータを修正することによって予め決定される。
【選択図】　　　図１

Description

本発明は、スタティック・ランダム・アクセス・メモリに関し、具体的には、スタティック・ランダム・アクセス・メモリ・セルの初期状態を決定するための方法および装置に関する。

スタティック・ランダム・アクセス・メモリ（ｓｔａｔｉｃ　ｒａｎｄｏｍ　ａｃｃｅｓｓ　ｍｅｍｏｒｉｅｓ：ＳＲＡＭｓ）を含むランダム・アクセス・メモリ・アレイは、当該技術分野において良く知られている。そのようなアレイは、２進法の１または、２進法の０からできているシングル・ビットの情報を格納する各セルを持つ複数のメモリ・セルから構成される。各セルは、基本的に、行（ｒｏｗ）と列（ｃｏｌｕｍｎ）のアドレス線のアレイの交点に配置されたフリップフロップである。具体的には、各セルは、メモリ・アレイの行を選択するためのワード線と、アレイの列を選択するためのコンプリメンタリ・ビット線（例えば、ビット線および逆ビット線）のセットとの交点に配置される。これらのメモリは、行および列のアドレスデコーダに提供され、それに応答して行および列のアドレスラインの交点にある意図されるセルを選択するアドレスによって決定されるように、リードおよびライトの動作のためのアドレスを各セルが個々に計算するという意味でのランダム・アクセスを与える。一般的に、行またはワード線が最初に選択されることによって、選択された行上の全てのセルを選択可能にする。ビット線および逆ビット線は、選択されたセルの行の中から特定の列を選択し、ビット線および逆ビット線上の選択されたセルからビットを読みこむか、ビットを書き込むかする。

ＳＲＡＭｓは、コンピュータや他のプログラム命令を実行するプロセッサの下で動作するデバイスのような電子デバイス内にプログラム・メモリを格納するためにしばしば使用される。ＳＲＡＭｓは、揮発性メモリ・デバイスであるため、外部からの電力がデバイスへ供給されない場合に、スタートアップまたはブートアップ動作中に必要なプログラム命令およびデータ・アイテムは、不揮発性メモリ内に格納される。スタートアップ時に、命令およびデータは、ＳＲＡＭにダウンロードされる。ＳＲＡＭは、不揮発性メモリよりもより速いアクセス時間を提供するので、プロセッサは、デバイス動作中にＳＲＡＭ内に格納されている命令およびデータにアクセスし、出力データをＳＲＡＭに書き込む。しかしながら、デバイスの初期動作は、プログラム命令およびスタートアップ・データが不揮発性メモリからＳＲＡＭへロードされる間に遅延が生じる。実行可能なプログラムおよびスタートアップ・データを格納するための不揮発性メモリの種類に含まれているものは、リード・オンリー・メモリ（ｒｅａｄ　ｏｎｌｙ　ｍｅｍｏｒｉｅｓ：ＲＯＭ‘ｓ）、プログラム可能なリード・オンリー・メモリ（ｐｒｏｇｒａｍｍａｂｌｅ　ｒｅａｄ　ｏｎｌｙ　ｍｅｍｏｒｉｅｓ：ＰＲＯＭ‘ｓ）、消去可能でプログラム可能なリード・オンリー・メモリ（ｅｒａｓａｂｌｅ　ｐｒｏｇｒａｍｍａｂｌｅ　ｒｅａｄ　ｏｎｌｙ　ｍｅｍｏｒｉｅｓ：ＥＰＲＯＭ‘ｓ）、およびディスクドライブのような光メディアおよびフロッピーディスクドライブのような磁気メディアである。

メモリ・アレイは、複数のクロスコネクテッドＣＭＯＳインバータ・ペアを含み、それらの各々がメモリ・セルを形成する。各ＣＭＯＳインバータは、複数のＭＯＳＦＥＴ（ｍｅｔａｌ−ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ｆｉｅｌｄ−ｅｆｆｅｃｔ　ｔｒａｎｓｉｓｔｏｒｓ）デバイスを含む。アレイまたはアレイ内の個々のメモリ・セルの初期状態を予め決定するために、スタートアップまたはメモリ・セルのＭＯＳＦＥＴｓの１つ以上の初期状態に作用する物理パラメータが識別される。例えば、しきい値電圧がそのようなパラメータである。ＭＯＳＦＥＴｓの製造中または、その後に続いて、物理パラメータは制御され、メモリ・セルは、所定の初期状態へパワーアップする。他の実施例では、この処理は、メモリ・アレイの全てのメモリ・セルに対して拡張でき、メモリ・アレイのために所定の初期状態を提供する。

上述および他の本発明の特徴は、異なる図面の全てに渡り同じ部分を参照する参照文字のような図面の中で図示されたものによって、本発明のさらなる具体的な記述とともに明らかになる。図面にはスケールは必要ではなく、その代わりに、本発明の法則を例証することが重要である。

本発明に従ったＳＲＡＭの初期状態を定義するための具体的な方法について詳細に記述する前に、本発明が、主として新しいハードウェア要素および方法ステップの組み合わせから成り立つことを概観する。従って、要素およびステップは、図面中の伝統的要素によって表現され、本発明に関するそれらの詳細な具体的内容のみを示すことによって、この明細書に記載された利益を備えた当業者に対して容易に導くことができるであろう構成の詳細の開示が不明瞭でないことを示す。

図１は、本発明が適用可能なＳＲＡＭメモリ・アレイ１８を構成する４個のスタティック・ランダム・アクセス（ＳＲＡＭ）セル２０、２１、２２および２３の典型的な図である。このＳＲＡＭメモリ・アレイ１８は、ｎ個のワード線（ワード線０からワード線ｎまで）およびｎ個のビット線（ビット線０からビット線ｎまで）を備える。メモリ２０、２１、２２および２３の各々は、２つのクロスカップル相補型ＭＯＳＦＥＴ（例えばＣＭＯＳ）インバータとして配列されている金属酸化膜型電解効果トランジスタ（ＭＯＳＦＥＴＳ：ｓｉｘ　ｍｅｔａｌ―ｏｘｉｄｅ　ｆｉｅｌｄ―ｅｆｆｅｃｔ　ｔｒａｎｓｉｓｔｏｒｓ）を含む。セル２０、２１、２２および２３の各々は、同様の基礎的要素を含み、同様の方法で機能する。よって、セル２０についてのみ詳細に述べる。

このセル２０は、ゲート端子がワード線０に接続されているＮＭＯＳスイッチ・トランジスタ３０および３２を含む。トランジスタ３０のソースおよびドレイン端子は、ビット線０および接点３４との間で接続されている。トランジスタ２３のソースおよびドレイン端子は、逆ビット線０および接点３６との間で接続されている。ＮＭＯＳ（ｎチャネルのＭＯＳＦＥＴｓ）トランジスタ４０および４２の第１のソース／ドレイン端子は接地されている。ＰＭＯＳ（またはｐチャネルのＭＯＳＦＥＴｓ）トランジスタ４６および４８は、供給電源Ｖ_ＤＤに接続されている。トランジスタ４０および４２の第２のソース／ドレイン端子は、接点３４および３６において、トランジスタ４６および４８の第２のソース／ドレイン端子にそれぞれ接続されている。接点３４はさらに、各トランジスタ４２および４８のゲート端子に接続されている。接点３６はさらに、各トランジスタ４０および４６のゲート端子に接続されている。

動作に、２つのＣＭＯＳインバータ（第１のインバータは、出力端子として動作する接点３４を備えたトランジスタ４０および４６を含み、第２のインバータは、出力端子として動作する接点３６を備えたトランジスタ４２および４８を含む）の交差結合は、双安定素子を生成する。　第１のインバータの出力が高い場合（すなわち、トランジスタ４６がオンの状態で、トランジスタ４０がオフの状態で、そして、接点３４の電圧が高い場合）、接点３４におけるその高い電圧は、第２のインバータを含むトランジスタ４２および４８のゲート端子に入力される。高い電圧は、第２のインバータを低下させる（すなわち、トランジスタ１８をオフの状態にし、トランジスタ４２をオンの状態にし、接点３６の電圧を接地電位において低くなっている状態）。

接点３４が高い場合（例えば、第１のコンバータが高い場合）は、セル２０の状態は「１」の状態にあると考えられる。トランジスタ４０、４２、４６および４８が上記に述べた状態と反対の状態にある場合は、第１のインバータの出力は低く、第２のインバータの出力が高い。この状態は、セル２０が「０」の状態と考えられる。「０」状態における接点３４は低く、接点３６は高い。

セル２０にビットを書き込むために、ワード線０が選択され、トランジスタ３０および３２をオンの状態にする。ビット線０および逆ビット線０は、図示されていない書き込み装置によって反対の状態に荷電され、メモリ・セル２０のビット線０上にビットを格納する。ビット線０上に「１」が格納される場合、トランジスタ４８は、オフ状態になり、クロスカップリングは、トランジスタ４６をオンにする。従って、接点３４の電圧は、高くなり、「１」はセル２０に格納される。トランジスタ４８がオフ状態の場合に、接点３６が効果的に接地されるので、逆ビット線０は低くなる。

もう一つの方法としては、ビット線０を低電圧および逆ビット線０を高電圧にすることによって、「０」が格納される。これらの電圧は、トランジスタ４８を伝導の状態にし、トランジスタ４６をオフ状態にし、接点３４を接地して、接点３６を高くする。

メモリ・セル２０内に格納されたビットは、ワード線０の選択、ビット線０と逆ビット線０との間の電圧の差の決定によって読みとられる。センス増幅器（図２には示されていない）は、電圧差を測定し、格納されたビットの出力ビットの代表値を提供する。

設計および製造処理中に、典型的にＳＲＡＭセルを含む２つのＣＭＯＳコンバータの動作パラメータを整合させることは、それらの構成要素ＭＯＳＦＥＴＳを整合させることで行われる。従って、品質製造処理制御は、２つのｐチャネルＭＯＳＦＥＴｓ４６および４８と、２つのｎチャネルＭＯＳＦＥＴｓ４０および４２と、の整合を求める。

本発明の開示によれば、メモリ・セル２０のようなメモリ・セルを含むトランジスタにおいて、不整合および対応する非同一デバイス特性を構成するための１つ以上の処理ステップが採用される。具体的には、１つの実施例では、異なるしきい値電圧を備えるデバイスを生成することが望まれる。その結果として、メモリ・セル２０を含むＣＭＯＳインバータの１つが、他方がオンになる前にオンになり、従って、メモリ・セル２０は、予測可能な初期電源オン（またはパワーアップ）状態を仮定する。

第２の実施例では、異なる駆動電流を備えたデバイスを構成することが望まれる。結果として、ＭＯＳＦＥＴｓ４６および１８の両方が、同じしきい値電圧を持ち同時にオンにされても、その１つは高い駆動電流を持ち、メモリ・セル２０は、予測可能な初期パワーオン状態を仮定する。第３の実施例では、異なるしきい値電圧および駆動電流の両方を備えた装置を構成することが望まれる。再び、これはメモリ・セル２０に予測可能なパワーオン状態を仮定させる。

例として、２つのＭＯＳＦＥＴｓ４６および４８の内の１つが、他方のしきい値電圧よりも低いというように、２つのｐチャネルＭＯＳＦＥＴＳ４６および４８が正確に整合していない場合、電力が最初にメモリ・アレイ１８に投入されたとき、低いしきい値電圧を備えたＭＯＳＦＥＴが最初にオンとなる。従って、接点３４のＭＯＳＦＥＴ４８の電圧が高くなる前に、ＭＯＳＦＥＴ４６がオンにする場合、メモリ・セル２０の初期状態は「１」の状態にある。逆に、ＭＯＳＦＥＴ４８が低いしきい値電圧を持つ場合、メモリ・セル２０の初期状態は０である。

典型的なプロセスの不整合は、一方が他方よりも短いチャネル長を示すようなＭＯＳＦＥＴｓ４６および４８を形成するためのエッチングのプロセスステップ中に、わずかな幾何学的オフセットを含む。例として、この幾何学的オフセットは、ＭＯＳＦＥＴｓ４６および４８を形成するために使用されるリソグラフィック・マスクの１つまたはいくつかをわずかに修正することによって生成される。幾何学的オフセットは、ＭＯＳＦＥＴＳの１つに、他方よりも大きな駆動電流をもたらし、そのことによって、好ましいＣＭＯＳインバータの１つが、他方に先立って、オンになる。そのことによって、メモリ・セル２０のパワーアップ状態は、予め決定することができ、予期可能であることになる。

他の典型的なプロセス不整合は、ＭＯＳＦＥＴチャネル領域に合わせて調節する１つの注入物を含む。正確な多量の不純物が注入することができるので、処理はしきい値電圧を制御することが可能となる。例として、インプラントのピークが、チャネル領域の表面直下に生じるような、ボロン（ｐタイプの材料）が、ｐチャネルＭＯＳＦＥＴのゲート酸化膜によって注入されると、負の電荷を帯びたボロン・アクセプタは、チャネルの正のデプリーションチャージの影響を弱める。ｐチャネルＭＯＳＦＥＴのしきい値電圧が負の値であることを認識することによって、ボロン・アクセプタは、しきい値電圧を負にならないようにする。従って、２つのｐチャネルＭＯＳＦＥＴｓ４６および４８の内のひとつにおいて、実行される注入調整は、他方が行われる前に、調整されたＭＯＳＦＥＴをオンにする。注入量の慎重な選択は、ＳＲＡＭ１８の正常の動作に影響せずに、ＳＲＡＭ１８のセルの初期状態をセットすることができる。

しきい値電圧に影響をおよぼす多くの要素は、ソースおよびドレイン領域の添加レベル、酸化物静電容量、様々な酸化膜インターフェース捕獲電荷および隣接した層間の幾何学的オフセットがある。任意の１つ以上のこれらのパラメータは、製造処理中に変化することができ、メモリ・セル２０の電源投入状態を制御する。

さらに、２つのｎチャネルＭＯＳＦＥＴＳ４０および４２（正のしきい値電圧を持つ）の内の１つは、ｎタイプのインプラントを行うことによって、不純物調整を行い、それらのしきい値電圧を低くし、または、チャネル長さを調節して駆動電流に影響を与えることができる。

ＳＲＡＭの各メモリ・セルのパワーオン状態が制御可能なので、従来技術において不揮発性のメモリ内に格納された実行可能なプログラムは、デバイスがパワーアップした後に、ＳＲＡＭ１８内で実行可能なプログラムが即座に利用可能なようにＳＲＡＭ１８内に格納できる。プログラム・コードがＳＲＡＭ１８内に格納されることによって、個別の不揮発性メモリ・デバイスが必要ではなくなり、プログラム・コードを不揮発性メモリからＳＲＡＭ１８へ転送することに消費された初期化時間が回避される。さらに、メモリ要素に使われる回路基板のエリアが縮小される。

ＳＲＡＭ１８内にプログラム・コードを格納することに加えて、メモリ・セルにおける不整合は、格納された既知のデータとともにパワーアップすることをＳＲＡＭ１８に許可することがさらにでき、データを格納するための別の不揮発性メモリの必要性を回避する。再び、これらの個別メモリ・デバイスによって使用された回路基板のエリアおよびデバイス初期化時間が縮小できる。

本発明の開示によるＳＲＡＭ１８の初期状態をセットするためのフローチャートを図２に示す。ステップ５０において、パワーアップ時にＳＲＡＭ１８内に格納されるデータまたはプログラム・コードが決定され、コードまたはデータの２進法ビットは、ＳＲＡＭ１８内のメモリ・セルに割り当てられる。ステップ５２において、ＳＡＲＭ１８のメモリ・セルを含むＭＯＳＦＥＴｓのしきい値または駆動電流（またはその他のターンオン状態に影響する使用可能な特性）は、１つ以上のＭＯＳＦＥＴの物理特性を調整するための上記技術によって確立され、ＭＯＳＦＥＴのターンオン状態を交代で決定する要求された運用上の効果を産出する。典型的な調節可能な物理特性は、インプラント調整または上記したような幾何学的オフセットを含む。要求されたターンオン状態を達成することができる他の調節可能な物理特性は、当業者には既知のことである。従って、各メモリ・セル内の適切なＭＯＳＦＥＴをパワーアップするＳＲＡＭ１８が最初にターンオンすると、その結果、正確なビットはメモリ・セル内に現れる。ステップ５４において、ＳＲＡＭ１８を含むデバイスは、パワーアップされ、ＳＲＡＭ１８は、デバイスの正常の使用のために要求された初期状態値を仮定する。

本発明による他の実施例によれば、メモリ・セル２０を含むＭＯＳＦＥＴｓの物理的または、動作特性は、ＳＲＡＭ１８の製造後に変更される。１つ以上のそのような特性の変更は、動作特性に影響を与え、影響されたＭＯＳＦＥＴｓのターンオン状態、すなわち、影響されたＭＯＳＦＥＴを含むメモリ・セルのターンオン状態を仮定する。

この実施例では、ＳＲＡＭアレイ１８の各メモリ・セル２０、２１、２２および２３は、要求された状態の逆に配置される。すなわち、実行可能なコードまたはスタートアップ・データのビットを表示するために、メモリ・セル内に２進法の「１」を格納する要求がある場合、「１」の逆、すなわち「０」がメモリ・セル内に格納される。メモリ・セル２０は「０」状態に配置されると仮定する。ＭＯＳＦＥＴｓ４８および４０はオンの状態で、ＭＯＳＦＥＴｓ４２および４６はオフの状態である。例として、「オン」の状態のＭＯＳＦＥＴｓ４８および４０のチャネル内にホット・キャリアが形成されるまでに、供給電圧（Ｖ_ＤＤ）の上述の公称値を上げることによって、つづいて、ＭＯＳＦＥＴｓは、ストレスがかけられる。具体的には、ホット・キャリア・ホールは、ＭＯＳＦＥＴ４８のチャネル内に形成される。供給電圧が十分に高いレベルまで上げられた場合、ホールは、十分に多くの運動エネルギーを得て、チャネルとゲート酸化膜の間の電位障壁を乗り越える。これらのホット・ホールのうちの幾つかは、固定物としてゲート酸化膜内に閉じこめられ、ＭＯＳＦＥＴ１８のしきい値電圧が上がる。ＭＯＳＦＥＴ４８のしきい値電圧が増加するので、ＭＯＳＦＥＴ４６は、ＭＯＳＦＥＴ４８のパワーアップの前にオンにする。従って、メモリ・セルストレスがかけられた後、パワーアップ時にメモリ・アレイに要求プログラム・コードまたはデータが「ロードされる」ようにしてＭＯＳＦＥＴｓは不整合化される。

ホット・キャリアは、ｎチャネルＭＯＳＦＥＴｓ（ｎチャネルＭＯＳＦＥＴｓ４０および４２のような）のために生成されることができる。ｎチャネル・デバイスにおける電子のホット・キャリア効果は、ｐチャネル・デバイスにおけるホールのものよりもさらに顕著である。ホールの運動特性は、電子の運動特性の約半分であり、故に、Ｖ_ＤＤを上げることで生成された同じ電子領域では、ホット・ホールの数は、ホット・エレクトロンの数の約半分となる。さらに、ホールがゲート酸化膜に入るために乗り越えなければならない電位障壁は、エレクトロンの電位障壁よりも大きい。ホット・ホールおよびホット・エレクトロンの両方において、ホット・キャリアを生成するための供給電圧値の慎重な選択は、メモリ・アレイ１８の正常な動作に大きな影響を与えずに、しきい値電圧の変化を得ることができる。

さらに、ホット・キャリアの生成の結果、ストレスのかかったデバイスの出力電流が増加する。この電流の増加は、メモリ・セル２０において、パワーアップおよびそれによってメモリ・セル２０が予期可能な初期状態になる場合、不安定になる。

上述したようにＭＯＳＦＥＴｓにストレスをかけるためには、供給電圧は、例えば、正常値の３倍または４倍くらいに大きく増加させる必要がある。さらに、ＭＯＳＦＥＴ実行中におけるホット・キャリアの形成および影響は、ＭＯＳＦＥＴのタブ・バイアスの修正により影響を受ける。タブはＣＭＯＳインバータのために、ソース、ドレインおよびチャネル領域が形成されている、ドープ（添加）された半導体ウェル又は領域を関連する。ＮＭＯＳデバイスは、ｐタイプ・ウェル内で形成され、ＰＭＯＳデバイスは、ｎタイプ・ウェル内で形成される。ウェルはまた、相互に損傷しあう。

図３は、ＳＲＡＭ１８のパワーアップ状態を制御するためのステップについて開示している本発明の開示に基づいた他の実施例のフローチャートである。ステップ６０で、パワーアップのメモリ内に現れるプログラム・コードまたはデータの逆は、ＳＲＡＭ１８へロードされる。ステップ６２で、上述したようにプログラム・コードまたはデータを格納するメモリ・セルを含むＭＯＳＦＥＴデバイスはストレスを受ける。デバイスが後でパワーアップされた場合（ステップ６４）、ＳＲＡＭ１８のストレス・メモリ・セルは、要求された初期状態になる。

ＳＲＡＭ１８がサービスに配置された後、メモリ・セル２０、２１、２２および２３の初期状態を予め決定するために、ＳＲＡＭ１８にストレスを与えるプロセスが、さらに、実行される。従って、この方法によれば、サービス中に、ＳＲＡＭ１８は「再プログラム」することができる。ＳＲＡＭ１８がデバイスで作用する場合、この実施例は特に有用である。このデバイスは、スタートアップ・データおよび実行可能なプログラム・コードのための初期状態値を備えたサービスに配置されるものであるが、しかし、後には、スタートアップ・データおよびコードの変更のために要求される。初期サービスの後にＳＲＡＭ１８を再負荷することは、コードまたはスタートアップ・データが変更されることにより、デバイスが再プログラムされることを可能にする。

本発明の他の実施例では、図４、５および６に開示されているように、ＮＭＯＳ、ＰＭＯＳおよびバイポーラ・トランジスタ構造がそれらに関連した抵抗器を含み、メモリ・セル２０、２１および２２、ならびに２３を形成し、その複数のメモリ・セルがメモリ・アレイ１８を形成する。当業者に知られているように、これらの実施例の運用は、上述したクロスカップルＣＭＯＳに類似している。これらのデバイスは、上述したように、異なる物理パラメータによって製造され、ストレスされ、スタートアップ状態を制御する。

望ましい実施例によって本発明を説明してきたが、様々な変更が行われ、本発明の範囲から逸脱することなく、同様の要素は、実施例の要素を代用されることを当業者は理解する。本発明の範囲はさらに、本明細書に列記された様々な実施例の任意の組み合わせを含む。さらに、修正は、本質的な範囲から逸脱せずに、本発明の開示に対する特別な状況に適応するために行われる。従って、本発明は、この発明の実行を考慮した最善の実施態様としての詳細な実施例の記述に制限されることなく、しかし、本発明は、従属の請求項の範囲内にある全ての実施例を含むことが意図される。

典型的なスタティック・ランダム・アクセス・メモリ・アレイの概略図である。 本発明に従ったスタティック・ランダム・アクセス・メモリの要求された初期状態を達成するためのステップを示しているフローチャート図である。 本発明に従ったスタティック・ランダム・アクセス・メモリの要求された初期状態を達成するためのステップを示しているフローチャート図である。 スタティック・ランダム・アクセス・メモリのためのメモリ・セルの他の実施例の概略図である。 スタティック・ランダム・アクセス・メモリのためのメモリ・セルの他の実施例の概略図である。 スタティック・ランダム・アクセス・メモリのためのメモリ・セルの他の実施例の概略図である。

符号の説明

１８：ＳＲＡＭメモリ・アレイ
２０：メモリ・セル
２１：メモリ・セル
２２：メモリ・セル
２３：メモリ・セル
３０：スイッチ・トランジスタ
３２：スイッチ・トランジスタ
３４：接点
３６：接点
４０：トランジスタ
４２：トランジスタ
５０：プログラム・コードまたはデータを格納することを決定するステップ
５２：物理パラメータを調節するステップ
５４：デバイスをパワーアップするステップ
６０：プログラム・コードまたはデータの逆をロードするステップ
６２：デバイスにストレスをかけるステップ
６４：デバイスをパワーアップするステップ

Claims (36)

1. 　メモリ・セルの初期状態を規定する方法であって、
   　前記初期状態に影響を与える前記メモリ・セルのパラメータを識別するステップ；
   　前記メモリ・セルの要求された初期状態を決定するステップ；および
   　前記メモリ・セルの前記初期状態が前記要求された初期状態である前記識別されたパラメータを制御するステップを含むメモリ・セルの初期状態を決定する方法。
2. 　メモリ・セルにパワーが適用された場合、前記メモリ・セルの初期状態が前記メモリ・セルの状態である請求項１記載の方法。
3. 　デバイス内で作動するスタティック・ランダム・アクセス・メモリを含む前記複数のメモリ・セルの前記初期状態を決定する請求項１記載の方法。
4. 　前記スタティック・ランダム・アクセス・メモリの前記初期状態が、前記デバイスによって使用されるデータを含む請求項３記載の方法。
5. 　前記スタティック・ランダム・アクセス・メモリの前記初期状態が、前記デバイスの動作を制御するための実行可能なプログラム・コードを含む請求項３記載の方法。
6. 　前記メモリ・セルの前記初期状態が、０または１を含む請求項１記載の方法。
7. 　前記メモリ・セルが複数のＭＯＳＦＥＴｓを含み、識別されたパラメータを制御する前記ステップが、前記複数のＭＯＳＦＥＴｓの内の少なくとも１つの物理パラメータを制御するステップを含む請求項１記載の方法。
8. 　前記物理パラメータが、チャネル長さ、チャネル幅、チャネル・ドーピング加密度および１つ以上の前記ＭＯＳＦＥＴｓの捕獲電荷の中から選択される請求項７記載の方法。
9. 　前記複数のＭＯＳＦＥＴｓが、２つのクロスカップルＣＭＯＳインバータを含み、前記ＣＭＯＳインバータの各々が、ＮＭＯＳおよびＰＭＯＳ電解効果トランジスタを含む請求項８記載の方法。
10. 　前記ＮＭＯＳおよび前記ＰＭＯＳの各々が、チャネル領域によって分割されたソースおよびドレイン領域を含み、さらにゲート酸化膜によって隔てられたチャネル領域に近接して対面したゲート電極をさらに含み、前記物理パラメータは、１つ以上の前記ソースおよびドレイン領域の前記ドーピング・レベル、前記ゲート酸化膜電気容量、前記ゲート酸化膜内の捕獲電荷、前記チャネル領域内の捕獲電荷、デバイス領域間の幾何学的オフセット、前記チャネル長さおよび前記チャネル幅を含む請求項９記載の方法。
11. 　前記識別されたパラメータを制御する前記ステップが、ＮＭＯＳおよびＰＭＯＳトランジスタの前記チャネル長さを制御するステップをさらに含む請求項９記載の方法。
12. 　前記チャネル長さが、各ＣＭＯＳインバータの前記ＮＭＯＳから前記ＰＭＯＳトランジスタまでの電流を決定することによって、前記メモリ・セルの前記初期状態に作用する請求項１１記載の方法。
13. 　前記チャネル長さを制御する前記ステップが、前記ＮＭＯＳおよび前記ＰＭＯＳトランジスタの前記ゲートの特性を定義するステップをさらに含む請求項１１記載の方法。
14. 　前記チャネル長さを制御する前記ステップが、前記ＮＭＯＳおよび前記ＰＭＯＳトランジスタの前記ゲートを定義するフォトマスクを制御するステップをさらに含む請求項１１記載の方法。
15. 　前記チャネル長さを制御する前記ステップが、前記ＮＭＯＳおよび前記ＰＭＯＳトランジスタの前記ゲートをパターン化するエッチング処理を制御するステップをさらに含む請求項１１記載の方法。
16. 　前記識別されたパラメータを制御する前記ステップが、前記ＮＭＯＳおよび前記ＰＭＯＳの前記チャネル幅を制御するステップをさらに含む請求項９記載の方法。
17. 　前記チャネル幅が、各ＣＭＯＳインバータの前記ＮＭＯＳから前記ＰＭＯＳトランジスタまでの電流を決定することにより、前記メモリ・セルの前記初期状態に作用する請求項１６記載の方法。
18. 　前記チャネル幅を制御する前記ステップが、前記ＮＭＯＳおよび前記ＰＭＯＳトランジスタのアクティブ領域の特性を定義するステップをさらに含む請求項１６記載の方法。
19. 　前記チャネル幅を制御する前記ステップが、前記ＮＭＯＳおよび前記ＰＭＯＳトランジスタの前記ゲートを定義する前記フォトマスクを制御するステップをさらに含む請求項１６記載の方法。
20. 　前記チャネル幅を制御する前記ステップが、前記ＮＭＯＳおよび前記ＰＭＯＳトランジスタの前記ゲートをパターン化するエッチング処理を制御するステップをさらに含む請求項１６記載の方法。
21. 　前記識別されたパラメータを制御する前記ステップが、チャネル・ドーピング密度を制御するステップをさらに含む請求項９記載の方法。
22. 　前記チャネル・ドーピング密度を制御する前記ステップが、前記チャネル内で添加物のしきい値調整イオン・インプラントを実行するステップをさらに含む請求項２１記載の方法。
23. 　前記メモリ・セルが複数のＭＯＳＦＥＴｓを含み、前記識別されたパラメータを制御する前記ステップが、前記複数のＭＯＳＦＥＴｓの内の少なくとも１つの動作パラメータを制御するステップを含む請求項１記載の方法。
24. 　前記動作パラメータを制御する前記ステップが、正常動作パラメータを超える複数のＭＯＳＦＥＴｓの内の１つ以上にストレスをかけるステップをさらに含む請求項２３記載の方法。
25. 　前記動作パラメータが、前記複数のＭＯＳＦＥＴｓの内の少なくとも１つの前記しきい値電圧をさらに含む請求項２３記載の方法。
26. 　前記複数のＭＯＳＦＥＴｓの内の少なくとも１つの前記しきい値電圧が、複数のＭＯＳＦＥＴｓの内の１つの中に捕獲された電荷によって決定される請求項２４記載の方法。
27. 　前記複数のＭＯＳＦＥＴｓの内の１つの中で捕獲された前記電荷が、前記メモリ・セル内の要求された初期状態の逆を格納し、前記メモリ・セルに適用された端子電圧を動作することによって、生成される請求項２４記載の方法。
28. 　前記端子電圧を動作するステップが、正常動作電圧よりも高い前記端子電圧を増加させるステップをさらに含む請求項２７記載の方法。
29. 　前記正常動作電圧よりも高い前記端子電圧を増加させるステップが、インパクト電離を生じさせる請求項２８記載の方法。
30. 　前記しきい値電圧が、ＭＯＳＦＥＴｓのターンオン・ポイントを決定することによって、前記メモリ・セルの前記初期状態に作用する請求項２５記載の方法。
31. 　前記複数のＭＯＳＦＥＴｓが、２つのクロス・カップルＰＭＯＳトランジスタ、２つのクロス・カップルＮＭＯＳトランジスタおよび２つのクロス・カップル・バイポーラ・トランジスタの中から選択される請求項８記載の方法。
32. 　複数のメモリ・セルを含むメモリ・アレイの初期状態を定義する方法であって、
    　前記複数のメモリ・セルの各々が、複数のＭＯＳＦＥＴｓを含み、前記メモリ・アレイが、デバイスとともにプログラム・コードおよび前記複数のメモリ・セル内の前記デバイスによって実行されるためのスタートアップ・データを格納するために動作し、
    　この方法が、前記メモリ・セルの前記初期状態に作用する前記複数のＭＯＳＦＥＴｓのパラメータを識別するステップ；
    　前記メモリ・セルの要求された初期状態を決定するステップ；および
    　前記メモリ・セルの前記初期状態が前記要求された初期状態である前記識別されたパラメータに作用するために正常動作パラメータを超える前記複数のＭＯＳＦＥＴｓにストレスをかけるステップを含む複数のメモリ・セルを含むメモリ・アレイの初期状態を定義する方法。
33. 　前記複数のＭＯＳＦＥＴｓにストレスをかける前記ステップが、前記デバイスがサービスに配置された後に、前記プログラム・コードまたはスタートアップ・データを変更するために前記複数のＭＯＳＦＥＴｓに再負荷をかけるステップを含む請求項３２記載の方法。
34. 　メモリ・セルの初期状態を決定するための方法であって、
    　前記メモリ・セルが、複数のトランジスタを含み、
    　この方法が、
    　前記初期状態に作用する前記複数のトランジスタの中からトランジスタの物理パラメータまたは動作特性を識別するステップ；
    　前記メモリ・セルの前記要求された初期状態を決定するステップ；および
    　前記メモリ・セルの前記初期状態が前記要求された初期状態である識別された物理パラメータまたは動作特性を制御するステップを含むメモリ・セルの初期状態を決定するための方法。
35. 　前記動作特性が、前記しきい値電圧および前記トランジスタの駆動電流を含む請求項３４記載の方法。
36. 　前記物理パラメータが、前記チャネル長さ、前記チャネル幅、前記ドーピング密度および前記トランジスタの前記捕獲電荷を含む請求項３４記載の方法。
    

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