JP6703249B2 - 記憶装置 - Google Patents

Description

この発明は、ソフトエラー耐性を有する記憶装置に関する。

非同期式制御に基づく集積回路は、半導体集積化に伴うＰＶＴ（プロセス・電源電圧・温度）ばらつき耐性を持つ高信頼なハードウエアを実現できる。その記憶素子かつ制御回路素子となるＣ素子は、宇宙線などに起因するソフトエラーに対して脆弱である。ソフトエラーにはいくつかの原因が考えられているが、地上まで到達する二次宇宙線が原因の一つである。例えば、電荷を持つα線などはメモリセルに蓄えられた電荷の量を乱してしまう。電荷を持たない中性子線などであっても、衝突によって基板原子を破壊し、そのエネルギーにより発生したイオンがエラーの原因となる。

非同期式制御の場合、同期式で用いる制御信号であるクロックを用いずに、Ｃ素子を用いたローカル制御を行っているため、Ｃ素子の記憶データが反転してしまうと、システム全体が制御できなくなってしまう。また、非同期式回路は、同期式回路と比較して素子数が多くなってしまうため、リーク電流に起因する静的電力が増加してしまう問題も存在する。

このような点に鑑み、非同期式記憶装置であるＣ素子のソフトエラー耐性についての検討も行われている。例えば、非特許文献１は、様々な異なる構成のＣ素子のソフトエラーのシミュレーションを行っている。この非特許文献１によれば、回路実現方法によって、ソフトエラーによるエラー率は異なることがわかる。しかし、この非特許文献によっても、ソフトエラー率を低減することはできるが、根本的解決にはならないという限界があった。

Evaluating transient-fault effects on traditional C-element's implementations RP Bastos, G Sicard, F K Kastensmidt, M Renaudin, R Reis On -Line Testing Symposium (IOLTS), 2010 IEEE 16th International, 35-40

ソフトエラーによる誤動作を防止したいとの要望は、Ｃ素子以外の半導体素子についても同様である。

本発明は、こうした実情に鑑みてなされたものであり、ソフトエラー耐性を有する記憶装置を提供することを目的とする。

本発明の記憶装置は、
不揮発性記憶素子と、
前記不揮発性記憶素子に接続され、前記不揮発性記憶素子に記憶対象データを書き込む書き込み回路と、
前記不揮発性記憶素子毎に配置され、前記不揮発性記憶素子よりもデータ書き換え時間が短く、前記不揮発性記憶素子の記憶データに対応するデータを記憶して出力する出力回路と、
を備え、
前記不揮発性記憶素子は、抵抗変化型素子から構成され、
前記書き込み回路は、電流路が直列に接続され、記憶対象データに従って相補的に動作する第１のスイッチ素子と第２のスイッチ素子と、電流路が直列に接続され、前記出力回路の出力データに従って相補的に動作する第３のスイッチ素子と第４のスイッチ素子と、前記第１のスイッチ素子と前記第２のスイッチ素子との接続点の電圧に従って動作し、電流路の一端が前記第３のスイッチ素子と前記第４のスイッチ素子の接続点に接続された第５のスイッチ素子と、から構成され、
前記抵抗変化型素子の一端は、前記第１のスイッチ素子と前記第２のスイッチ素子の接続点に接続され、
前記抵抗変化型素子の他端は、前記第３のスイッチ素子と前記第４のスイッチ素子の接続点に接続されており、
前記出力回路は、前記抵抗変化型素子の他端の電圧に応じたデータを出力する。

この場合、例えば、記憶対象データが第１のデータのとき、前記第２のスイッチ素子と前記第３のスイッチ素子とがオンして、前記抵抗変化型素子の記憶データを書き換えるために第１の方向に書き換え電流を流し、該抵抗変化型素子の抵抗状態の変化に伴う電圧の変動に応答して、前記出力回路の出力データが変化することにより、前記第３のスイッチ素子をオフすることにより、前記書き換え電流を遮断し、記憶対象データが第２のデータのとき、前記第１のスイッチ素子と前記第４のスイッチ素子とがオンして、前記抵抗変化型素子の記憶データを書き換えるために第２の方向に書き換え電流を流し、該抵抗変化型素子の抵抗状態の変化に伴う電圧の変動に応答して、前記第５のスイッチ素子がオンして、前記書き換え電流を遮断する。

例えば、前記第１と第３のスイッチ素子は、ＰチャネルＭＯＳトランジスタから構成され、前記第２と第４のスイッチ素子は、ＮチャネルＭＯＳトランジスタから構成され、前記第５のスイッチ素子は、入力端が前記第１と第２のスイッチ素子の接続点に接続された第１のインバータ回路と、ゲートが前記第１のインバータ回路の出力端に接続されたＰチャネルＭＯＳトランジスタから構成され、前記出力回路は、入力端が前記第３と第４のスイッチ素子の接続点に接続され、出力端が前記第３と第４のスイッチ素子を構成するＭＯＳトランジスタのゲートに接続されたインバータ回路から構成される。

記憶装置は、抵抗変化型素子から構成された不揮発性記憶素子と、前記不揮発性記憶素子に接続され、前記不揮発性記憶素子に記憶対象データを書き込む書き込み回路と、前記不揮発性記憶素子毎に配置され、前記不揮発性記憶素子よりもデータ書き換え時間が短く、前記不揮発性記憶素子の記憶データに対応するデータを記憶して出力する出力回路と、を備える組を複数組備え、
各組の書き込み回路は、記憶対象データと他の組の出力回路の出力データとに基づいて、前記不揮発性記憶素子に記憶対象データを書き込む、ように構成してもよい。
前記複数の組みは互いに同一の構成を有してもよい。

前記複数組の出力回路の出力データから、最終出力データを決定して出力する決定回路をさらに備えてもよい。

前記書き込み回路は、例えば、複数ビットの入力データと他の組の出力回路の出力データとを受け、入力データの組み合わせに基づいて、入力データを前記不揮発性記憶素子に書き込む状態と、前記不揮発性記憶素子の記憶データを維持させる状態とを切り替える。

前記書き込み回路は、例えば、２ビットのデータを入力し、２ビットのデータが互いに等しいときには、その等しいデータに対応するデータを前記不揮発性記憶素子に書き込み、２ビットのデータが互いに異なるときには、前記不揮発性記憶素子への書き込みを行わず、従前の記憶データを維持させる。
例えば、前記書き込み回路は、前記不揮発性記憶素子への書き込みが終了すると、書き込み電流を停止する、構成でもよい。
また、例えば、前記書き込み回路が、前記不揮発性記憶素子にデータを書き込んでいる間、前記出力回路は従前の記憶データを維持する、構成でもよい。
例えば、前記書き込み回路が、前記不揮発性記憶素子へのデータの書き込みを終了すると、前記出力回路は、前記不揮発性記憶素子の新たな記憶データに対応するデータを記憶して出力する、構成でもよい。
例えば、前記出力回路は、インバータとトランジスタ回路とを備え、データを安定的に記憶して出力する記憶素子を有する、構成でもよい。
記憶装置は、単一の磁気抵抗効果素子から構成された不揮発性記憶素子と、前記不揮発性記憶素子に接続され、前記不揮発性記憶素子に記憶対象データを書き込む書き込み回路と、前記不揮発性記憶素子毎に配置され、前記不揮発性記憶素子よりもデータ書き換え時間が短く、前記不揮発性記憶素子の記憶データに対応するデータを記憶して出力し、前記不揮発正記憶素子の記憶データの変化に伴って記憶データが変化する出力回路と、を備える構成でもよい。
ここで、前記書き込み回路は、前記不揮発性記憶素子の一端と他端に接続され、前記不揮発性記憶素子に流す電流を制御することにより記憶対象データを書き込み、前記不揮発性記憶素子の他端は、前記出力回路の入力端に信号線を介して直接接続されていることが望ましい。

本発明の記憶装置は、不揮発性記憶素子と該不揮発性記憶素子に記憶されたデータに対応するデータを保持して出力する出力回路とを備える。不揮発性記憶素子のデータ書き換え時間と出力回路の応答時間には大きな差がある。微小粒子の衝突によって電荷が発生した場合、不揮発性記憶素子の記憶データの書き換えに時間を要するため、出力回路の出力が変化する前に、電荷が拡散してその影響が低減し、ソフトエラーの発生確率が低下する。

本発明の実施の形態１に係るＣ素子の構成を示す回路図である。 図１に示すＣ素子の真理値表である。 （ａ）は磁気トンネル接合（ＭＴＪ）素子の低抵抗状態と高抵抗状態とを示す図であり、（ｂ）は、ＭＴＪ素子に流れる電流と抵抗値との関係を示す図である。 （ａ）〜（ｇ）は、図１に示すＣ素子の動作を説明するためのタイミングチャートである。 （ａ）と（ｂ）は、Ｃ素子に発生するソフトエラーの原因を説明する図である。 実施の形態２に係る記憶装置の構成を示す回路図である。 従来のＣ素子の回路図である。 （ａ）は、図７に示す従来のＣ素子の微小粒子衝突時の動作を説明するためのタイミングチャート、（ｂ）は、図１に示すＣ素子の微小粒子衝突時の動作を説明するためのタイミングチャートである。

以下、図面を参照して本発明の実施の形態に係る記憶素子について説明する。
（実施の形態１）
本実施の形態に係る記憶装置を、Ｃ素子を例に説明する。

なお、以下の説明では、理解を容易にするため、正論理を採用し、信号のロー（Ｌ）レベル（低電圧）を論理「０」、ハイ（Ｈ）レベル（高電圧）を論理「１」として説明する。
このＣ素子１１は、２つの入力端子ＡとＢと１つの出力端子とを有し、図２の真理値表に示す入出力特性を有する。

図１に示すように、Ｃ素子１１は、論理回路２１と、第１と第２の状態維持回路２２，２３と、第１と第２の記憶回路２４，２５と、決定回路２６と、から構成される。

論理回路２１は、入力ＡとＢを有し、出力信号ＩＮ0を出力する２入力ノア（ＮＯＲ）ゲート２１１と、入力ＡとＢを有し、出力信号ＩＮ1を出力する２入力ナンド（ＮＡＮＤ）ゲート２１２とから構成される。

第１と第２の状態維持回路２２と２３は、実質的に同一の構成を有する。

第１の状態維持回路２２は、電流路（ソース・ドレインパス）が直列に接続された２つのＰチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタＰ11、Ｐ12と２つのＮチャネルＭＯＳトランジスタＮ11とＮ12とから構成される。ＰチャネルＭＯＳトランジスタＰ11の電流路の一端（ソース）には電圧Ｖdが印加され、ＮチャネルＭＯＳトランジスタＮ12の電流路の一端（ソース）は接地されている。

第１の状態維持回路２２は、２ビットの入力データＩＮ0とＩＮ1と、第２の記憶回路２５の出力ＯＵＴ2とを受ける。第１の状態維持回路２２は、入力データＩＮ0とＩＮ1とが互いに一致する場合（「１」と「１」又は「０」と「０」の場合）、第１の記憶回路２４の入力端を電気的に絶縁する。一方、第１の状態維持回路２２は、入力データＩＮ0とＩＮ1とが異なる場合（「１」と「０」又は「０」と「１」の場合）、第２の記憶回路２５が出力しているデータを、第１の記憶回路２４に出力させるための信号を第１の記憶回路２４に出力する。具体的には、第２の記憶回路２５が出力しているデータをが「１」のときには第１の記憶回路２４の入力端を「０」に、第２の記憶回路２５が出力しているデータをが「０」のときには第１の記憶回路２４の入力端を「１」に設定する。

なお、以下、ＰチャネルＭＯＳトランジスタをＰトランジスタと、ＮチャネルＭＯＳトランジスタをＮトランジスタと、称する。

第２の状態維持回路２３は、電流路が直列に接続された２つのＰトランジスタＰ21、Ｐ22と２つのＮトランジスタＮ21とＮ22とから構成される。ＰトランジスタＰ21の電流路の一端（ソース）には電圧Ｖdが印加され、ＮトランジスタＮ22の電流路の一端（ソース）は接地されている。

第１の記憶回路２４と第２の記憶回路２５は、互いに同一の構成を有する。

まず、第１の記憶回路２４は、電圧Ｖdと接地との間に電流路が直列に接続されたＰトランジスタＰ13とＮトランジスタＮ13を備える。ＰトランジスタＰ13の電流路の一端（ソース）には電圧Ｖdが印加され、ＮトランジスタＮ13の電流路の一端（ソース）は接地されている。ＰトランジスタＰ13のゲートには、ナンドゲート２１２の出力信号ＩＮ1が印加され、ＮトランジスタＮ13のゲートには、ノアゲート２１１の出力信号ＩＮ0が印加されている。換言すると、ＰトランジスタＰ13とＮトランジスタＮ13とは相補的に接続されており、入力信号ＩＮ0とＩＮ1により、相補的にオン、オフする。

ＰトランジスタＰ13の電流路の他端（ドレイン）とＮトランジスタＮ13の電流路の他端（ドレイン）との接続ノードＮ1は、第１の記憶回路２４の入力端Ｎ2を介して、インバータＩＶ11の入力端とＭＴＪ（Magnetic Tunnel Junction：磁気トンネル接合）素子Ｍ1のピン層ＭPに接続されている。

ＭＴＪ素子Ｍ１は、応答速度の相対的に遅い、不揮発性記憶素子として機能するものである。その詳細は後述する。ＭＴＪ素子Ｍ１のフリー層ＭFは、ＰトランジスタＰ14とＰ15とＮトランジスタＮ14の電流路の各一端（ドレイン）と、インバータＩＶ12の入力端に接続されている。

ＰトランジスタＰ14とＰ15の電流路の他端（ソース）には電圧Ｖdが印加されている。また、ＮトランジスタＮ14の電流路の他端（ソース）は接地されている。ＰトランジスタＰ15とＮトランジスタＮ14とは相補的に接続されており、インバータＩＶ12の出力信号ＯＵＴ1により相補的にオン・オフする。

インバータＩＶ11の出力端はＰトランジスタＰ14のゲートに接続されている。

インバータＩＶ12は、ＰトランジスタＰ15とＮトランジスタＮ14と共同して、ＭＴＪ素子Ｍ1に記憶されているデータに対応するデータを安定的に記憶して、出力信号ＯＵＴ1を出力する記憶素子として機能する。インバータＩＶ12の記憶データ書き換え速度は、ＭＴＪ素子Ｍ1のデータ書き換え速度よりも十分に速い。インバータＩＶ12の出力端はＰトランジスタＰ15とＮトランジスタＮ14のゲートに接続されている。

第２の記憶回路２５は、電圧Ｖdと接地との間に電流路が直列に接続されたＰトランジスタＰ23とＮトランジスタＮ23を備える。ＰトランジスタＰ23の電流路の一端（ソース）には電圧Ｖdが印加され、ＮトランジスタＮ23の電流路の一端は接地されている。ＰトランジスタＰ23のゲートには、ナンドゲート２１２の出力信号ＩＮ1が印加されている。ＮトランジスタＮ23のゲートには、ノアゲート２１１の出力信号ＩＮ0が印加されている。

ＰトランジスタＰ23の電流路の他端（ドレイン）とＮトランジスタＮ23の電流路の他端（ドレイン）との接続ノードＬＭＵ2は、インバータＩＶ21の入力端とＭＴＪ素子Ｍ2のピン層ＭPに接続されている。

ＭＴＪ素子Ｍ２のフリー層ＭFは、ＰトランジスタＰ24とＰ25とＮトランジスタＮ24の電流路の各一端（ドレイン）と、インバータＩＶ22の入力端に接続されている。

ＰトランジスタＰ24、Ｐ25の電流路の他端（ソース）には電圧Ｖdが印加されている。また、ＮトランジスタＮ24の電流路の他端（ソース）は接地されている。

インバータＩＶ21の出力端はＰトランジスタＰ24のゲートに接続されている。

インバータＩＶ22の出力端はＰトランジスタＰ25とＮトランジスタＮ24のゲートに接続されている。

第１と第２の記憶回路２４，２５に含まれているＭＴＪ素子Ｍ1とＭ2は、同一の構成を有し、それぞれ、図３（ａ）に示すように、ピン（固定）層ＭP、絶縁層ＭI、フリー（可動）層ＭFの３層から構成される。

ピン層ＭPとフリー層ＭFは強磁性体、(例えばCoFeB)、強磁性ホイスラー合金（例えばCo2FeAl、Co2MnSi）等の材料から形成される。ピン層ＭPの磁化の方向は固定されており、層内を電流が流れてもその磁化の方向は変わらない。一方、フリー層ＭFの磁化の方向は可変であり、層内を電流が流れると、その磁化の方向は変化する。

絶縁層ＭIは、ピン層ＭPとフリー層ＭFとの間に設けられた薄膜である。絶縁層ＭIは、例えば、酸化マグネシウム（MgO）、アルミナ（Al2O3）、スピネル単結晶（MgAl2O4）等の材料から構成される。

フリー層ＭFの磁化の方向がピン層ＭPの磁化の方向に対して相対的に変化すると、ＭＴＪ素子Ｍの抵抗値が変化する。

ピン層ＭPとフリー層ＭFの磁化の方向が互いに揃っている状態（平行状態）での抵抗値Ｒpは、ピン層ＭPとフリー層ＭFの磁化の方向が平行で反対の状態（反平行状態）での抵抗値Ｒapよりも小さい。

平行状態にあるＭＴＪ素子Ｍ1、Ｍ2の抵抗状態を低抵抗状態、反平行状態にあるＭＴＪ素子Ｍ1、Ｍ2の抵抗状態を高抵抗状態という。
このＭＴＪ素子Ｍ1とＭ2の高抵抗状態と低抵抗状態との一方にビットデータの「１」を、他方に「０」を割り当てることにより、ＭＴＪ素子Ｍ1、Ｍ2にビットデータを記憶させることができる。
そして、インバータＩＶ12とＩＶ22は、それぞれ、ＭＴＪ素子Ｍ1とＭ2の高抵抗状態と低抵抗状態に対応するビットデータを記憶・保持し、出力する揮発性の記憶回路として機能する。

なお、図１及び図３では、磁化の方向が絶縁膜ＭIに垂直方向である例（いわゆる垂直磁化）を示しているが、ＭＴＪ素子Ｍ1，Ｍ2は、面内磁化方式（磁化の方向が絶縁膜ＭIに平行）でもよい。

ＭＴＪ素子Ｍ1，Ｍ2は、それぞれ、図３（ｂ）に示す電流−抵抗特性を有する。従って、ＭＴＪ素子Ｍ1，Ｍ2の抵抗状態をスイッチさせるためには、磁化反転に必要な電流値（電流閾値以上）の書き換え電流（書き込み電流）ＩMTJをＭＴＪ素子Ｍ1，Ｍ2に流せばよい。

フリー層ＭFからピン層ＭPに流れる電流の符号を正（＋）とする。ＭＴＪ素子Ｍ1，Ｍ2が高抵抗状態であるとき、フリー層ＭFからピン層ＭPに電流閾値Ｉap→p以上の書き換え電流＋ＩMTJを流すと、フリー層ＭFの磁化が反転し、フリー層ＭFとピン層ＭPの磁化の方向とが互いに揃った状態に変化する。即ち、ＭＴＪ素子Ｍ1，Ｍ2は低抵抗状態にスイッチし、その抵抗値はＲpとなる。

一方、ＭＴＪ素子Ｍ1、Ｍ2が低抵抗状態であるとき、ピン層ＭPからフリー層ＭFに電流閾値Ｉp→apより大きい書き換え電流−ＩMTJを流すと、フリー層ＭFの磁化の方向が反転し、フリー層ＭFとピン層ＭPの磁化の方向とが逆向きの状態に変化する。即ち、ＭＴＪ素子Ｍ1、Ｍ2の抵抗状態は高抵抗状態にスイッチし、その抵抗値はＲapとなる。

図１に示す第１の記憶回路２４において、ＮトランジスタＮ13のオン抵抗（オンしたときの電流路（ソース−ドレイン間）の抵抗）ＲN13と、ＭＴＪ素子Ｍ1の抵抗値ＲMTJと、ＰトランジスタＰ15のオン抵抗ＲP15と、電圧Ｖdと、インバータＩＶ12の入力閾値電圧Ｖth12と、は（１）、（２）式を満たす。
Ｖd・（ＲN13＋Ｒap）／（ＲN13＋Ｒap＋ＲP15）＞Ｖth12 ・・・（１）
Ｖd・（ＲN13＋Ｒp）／（ＲN13＋Ｒp＋ＲP15）＜Ｖth12 ・・・（２）

また、ＮトランジスタＮ13のオン抵抗ＲN13と、ＭＴＪ素子Ｍ1の高抵抗Ｒapと、ＰトランジスタＰ15のオン抵抗ＲP15と、電圧Ｖdと、インバータＩＶ11の入力閾値電圧Ｖth11と、は（３）式を満たす。
Ｖd・ＲN13／（ＲN13＋Ｒap＋ＲP15）＜Ｖth11 ・・・（３）

さらに、ＮトランジスタＮ13のオン抵抗ＲN13と、ＭＴＪ素子Ｍ1の高抗値Ｒapと、ＰトランジスタＰ15のオン抵抗ＲP15と、電圧Ｖdと、ＭＴＪ素子Ｍ1の書き換え閾値電流Ｉap→pは、ｎｓ単位での短時間での書き換えを可能とするため、（４）式を満たすことが望ましい。
ＩMTJ＝Ｖd／（ＲN13＋Ｒap＋ＲP15）＞Ｉap→p ・・・（４）

また、ＰトランジスタＰ13のオン抵抗ＲP13と、ＭＴＪ素子Ｍ1の抵抗値ＲMTJと、ＮトランジスタＮ14のオン抵抗ＲN14と、電圧Ｖdと、インバータＩＶ11の入力閾値電圧Ｖth11と、は（５）、（６）式を満たす。
Ｖd・（ＲN14＋Ｒp）／（ＲN14＋Ｒp＋ＲP13）＜Ｖth11 ・・・（５）
Ｖd・（ＲN14＋Ｒap）／（ＲN14＋Ｒap＋ＲP13）＞Ｖth11 ・・・（６）

また、ＰトランジスタＰ13のオン抵抗ＲP13と、ＭＴＪ素子Ｍ1の低抵抗Ｒpと、ＮトランジスタＮ14のオン抵抗ＲN14と、電圧Ｖdと、インバータＩＶ12の入力閾値電圧Ｖth12と、は（７）式を満たす。
Ｖd・ＲN14／（ＲN14＋Ｒp＋ＲP13）＞Ｖth12 ・・・（７）

また、ＰトランジスタＰ14のオン抵抗ＲP14と、ＮトランジスタＮ14のオン抵抗ＲN14と、電圧Ｖdと、インバータＩＶ12の入力閾値電圧Ｖth12と、は（８）式を満たす。
Ｖd・ＲN14／（ＲN14＋ＲP14）＜Ｖth12 ・・・（８）

さらに、ＰトランジスタＰ13のオン抵抗ＲP13と、ＭＴＪ素子Ｍ1の低抵抗Ｒpと、ＮトランジスタＮ14のオン抵抗ＲN14と、電圧Ｖdと、ＭＴＪ素子Ｍ1の書き換え閾値電流Ｉp→apは、ｎｓ単位での短時間での書き換えを可能とするため、（９）式を満たすことが望ましい。
Ｖd／（ＲP13＋Ｒp＋ＲN14）＞｜Ｉp→ap｜ ・・・（９）

なお、これらの関係は、例えば、各トランジスタのゲート長・ゲート幅、不純物濃度、等を調整することにより、各トランジスタの特性を適宜変更すること等により達成される。

第２の記憶回路２５は、第１の記憶回路２４と実質的に同一の構成を有している。従って、（１）式〜（９）式と同様の関係式が成立する。

決定回路２６は、電流路が直列に接続された２つのＰトランジスタＰ31、Ｐ32と２つのＮトランジスタＮ31、Ｎ32とから構成される。ＰトランジスタＰ31の電流路の一端（ソース）には電圧Ｖdが印加され、ＮトランジスタＮ32の電流路の一端（ソース）は接地されている。

決定回路２６は、２つの入力信号ＯＵＴ1とＯＵＴ2に基づいて、最終出力を決定し、出力信号ＯＵＴを出力する。具体的には、第１の記憶回路２４の出力信号ＯＵＴ1と第２の記憶回路２５の出力信号ＯＵＴ2が共に「１」の時には「０」を、共に「０」のときには、「１」を出力信号ＯＵＴとして出力する。

第１の記憶回路２４のインバータＩＶ12の出力信号ＯＵＴ1は、第１の記憶回路２４の出力信号となり、決定回路２６のＰトランジスタＰ31及びＮトランジスタＮ31のゲートと、第２の状態維持回路２３のＰトランジスタＰ21及びＮトランジスタＮ22のゲートに印加されている。

第２の記憶回路２５のインバータＩＶ22の出力信号ＯＵＴ2は、第２の記憶回路２５の出力信号となり、決定回路２６のＰトランジスタＰ32及びＮトランジスタＮ32のゲートと、第１の状態維持回路２２のＰトランジスタＰ11及びＮトランジスタＮ12のゲートに接続されている。

上記構成において、
ＭＴＪ素子Ｍ1とＭ2は、不揮発性記憶素子の一態様である。ＰトランジスタＰ13、Ｐ14、Ｐ15、Ｐ23、Ｐ24、Ｐ25、ＮトランジスタＮ13、Ｎ14、インバータＩＶ11、Ｎ23、Ｎ24、インバータＩＶ21は、不揮発性記憶素子Ｍ1とＭ2に記憶対象データを書き込む書き込み回路として機能する。また、インバータＩＶ12、ＰトランジスタＰ15、ＮトランジスタＮ14、インバータＩＶ22、ＰトランジスタＰ25、ＮトランジスタＮ24は、不揮発性記憶素子Ｍ1、Ｍ2よりもデータ書き換え時間が短く、不揮発性記憶素子Ｍ1、Ｍ2の記憶データに対応するデータを記憶して出力する出力回路として機能する。

次に、上記構成を有するＣ素子１１の動作を説明する。

まず、通常時の動作を図４（ａ）〜（ｇ）のタイミングチャートを参照して説明する。

入力Ａ＝Ｂ＝「０」のときの動作
前提として、インバータＩＶ12の出力信号ＯＵＴ1とインバータＩＶ22の出力信号ＯＵＴ2が共にＬレベル、ＭＴＪ素子Ｍ1とＭ2が高抵抗状態で、その抵抗値がＲapであるとする。なお、出力信号ＯＵＴ1とＯＵＴ2がＬレベルであるため、ＰトランジスタＰ15とＰ25はオン、ＮトランジスタＮ14とＮ24はオフしている。

この状態で、図４（ａ）に示すように、タイミングｔ0で、入力信号がＡ＝Ｂ＝「０」となったとする。すると、ノアゲート２１１の出力信号ＩＮ0とナンドゲート２１２の出力信号ＩＮ1は、図４（ｂ）に示すように、共にＨレベルとなる。

出力信号ＩＮ0＝ＩＮ1がＨレベルとなると、ＰトランジスタＰ12はオフ、ＮトランジスタＮ12はオンとなる。出力信号ＯＵＴ2がＬレベルのため、ＰトランジスタＰ11はオン、ＮトランジスタＮ12はオフである。このため、第１の状態維持回路２２は、ノードＮ1を絶縁する状態となる。
一方、出力信号ＩＮ0＝ＩＮ1がＨレベルとなることにより、ＰトランジスタＰ13がオフし、ＮトランジスタＮ13がオンする。このため、ＰトランジスタＰ13とＮトランジスタＮ13とＭＴＪ素子Ｍ1の接続ノードＬＭＵ1の電圧ＶLMU1は、（３）式の左辺に示す値となる。（３）式が成立しているため、図４（ｃ）に示すように、ノードＬＭＵ1の電圧ＶLMU1は、インバータＩＶ11の閾値電圧Vth11より低くなる。従って、インバータＩＶ11の出力はＨレベルとなり、ＰトランジスタＰ14はオフを維持する。

この時点では、図４（ｅ）に示すように、ＭＴＪ素子Ｍ1の抵抗ＲMTJは高抵抗Ｒapである。従って、ノードＬＭＵ1の電圧ＶLMU1は、（１）式の左辺に示す値となる。（１）式が成立しているため、ノードＲＭＵ1の電圧ＶRMU1は、図４（ｄ）に示すように、インバータＩＶ12の閾値電圧Ｖth12より高い状態を維持する。このため、インバータＩＶ12は、図４（ｇ）に示すように、Ｌレベルの出力信号ＯＵＴ1を出力し続け、ＰトランジスタＰ15はオン状態を維持している。

図４（ｆ）に示すように、電圧Ｖd印加端→ＰトランジスタＰ15→ノードＲＭＵ1→ＭＴＪ素子Ｍ1→ノードＬＭＵ1→ＮトランジスタＮ13→接地端の経路で電流＋ＩMTJが流れる。この電流＋ＩMTJは（４）式の左辺に示す大きさを有し、書き込み閾値電流Ｉap→pより大きい。

ＭＴＪ電流＋ＩMTJが一定の書き込み時間（ＭＴＪ素子Ｍ1へのデータの書き込みに要する時間；おおよそ１ｎｓ）ＴＷ1流れると、ＭＴＪ素子Ｍ1は反平行（高抵抗）状態から平行（低抵抗）状態に変化し、図４（ｅ）に示すように、その抵抗値が高抵抗のＲapから低抵抗のＲpに変化する。すなわち、ＭＴＪ素子Ｍ1の記憶データが書き換わる。

ＭＴＪ素子Ｍ1の抵抗値ＲMTJが低抵抗Ｒpとなると、ＮトランジスタＮ13のオン抵抗ＲN13とＭＴＪ素子Ｍ1の抵抗値ＲPの合成抵抗と、ＰトランジスタＰ15のオン抵抗との比が変化し、ノードＲＭＵ1の電圧ＶRMU1は、（２）式の左辺に示す値になる。（２）式が成立しているため、ノードＲＭＵ1の電圧ＶRMU1は、図４（ｄ）に示すように、インバータＩＶ12の閾値電圧Ｖth12より低くなる。このため、図４（ｇ）に示すように、インバータＩＶ12の出力ＯＵＴ1は、Ｈレベルに変化する。

インバータＩＶ12の出力ＯＵＴ1がＨレベルになると、ＰトランジスタＰ15は高速にオフし、ＮトランジスタＮ14がオンする。
従って、図４（ｆ）に示すように、書き換え電流＋ＩMTJは遮断され、電流は流れなくなる。換言すると、ＭＴＪ素子Ｍ1の記憶データの書き換えが完了すると、書き換え電流＋ＩMTJは自動的に流れなくなる。
これにより、インバータＩＶ12とＰトランジスタＰ15とＮトランジスタＮ14とは、共同して、ＭＴＪ素子Ｍ1の記憶データを安定的に記憶し、出力する。

第２の記憶回路２５でも第１の記憶回路２４の動作と同様の動作が起こり、インバータＩＶ２２の出力ＯＵＴ2はＨレベルとなる。

このため、決定回路２６のＰトランジスタＰ31とＰ32はオフ、ＮトランジスタＮ31とＮ32はオンする。このため、Ｃ素子１１の出力ＯＵＴはＬレベル、すなわち、論理「０」となる。

次に、図４（ａ）に示すように、タイミングｔ1で、入力信号がＡ＝１、Ｂ＝１に変化したと仮定する。
このとき、ノアゲート２１１の出力ＩＮ0とナンドゲート２１２の出力ＩＮ1は、図４（ｂ）に示すように、共にＬレベルとなる。この場合、ＰトランジスタＰ12はオフ、ＮトランジスタＮ12はオンとなる。出力信号ＯＵＴ2がＬレベルのため、ＰトランジスタＰ11はオン、ＮトランジスタＮ12はオフである。このため、第１の状態維持回路２２は、ノードＮ1を電気的に絶縁する状態となる。

一方、出力信号ＩＮ0＝ＩＮ1がＨレベルとなることにより、ＰトランジスタＰ13がオンし、ＮトランジスタＮ13がオフする。このため、図４（ｃ）に示すように、ノードＬＭＵ１の電圧ＶLMU1は上昇する。ただし、ノードＬＭＵ１の電圧ＶLMU1は、（５）式の左辺に示す値になり、インバータＩＶ11の閾値Ｖth11を超えない。このため、インバータＩＶ11の出力はＨレベルを維持し、ＰトランジスタＰ14はオフを維持する。

一方、ノードＲＭＵ１の電圧ＶRMU1は、（７）式の左辺に示す値となり、図４（ｄ）に示すように、インバータＩＶ12の閾値を超えない。従って、図４（ｇ）に示すように、インバータＩＶ12の出力ＯＵＴ1はＨレベルを維持し、ＰトランジスタＰ15はオフ、ＮトランジスタＮ14はオンで安定した状態にある。

このため、図４（ｆ）に示すように、電圧Ｖd印加端→ＰトランジスタＰ13→ノードＬＭＵ1→ＭＴＪ素子Ｍ1→ノードＲＭＵ1→ＮトランジスタＮ14→接地端という経路で電流＋ＩMTJが流れる。電流＋ＩMTJは、（９）式の左辺に示す大きさを有し、図４（ｆ）に示すように、書き換え電流閾値Ｉp→apより大きい。この書き換え電流が一定の書き込み時間ＴＷ2だけ流れると、図４（ｅ）に示すように、ＭＴＪ素子Ｍ1は抵抗値が低抵抗のＲPから高抵抗のＲapに変化する。すなわち、ＭＴＪ素子Ｍ1の記憶データが書き換わる。

ＭＴＪ素子Ｍ１の抵抗値がＲapとなると、ＮトランジスタＮ14のオン抵抗ＲN14とＭＴＪ素子Ｍ1の抵抗値Ｒapの合成抵抗と、ＰトランジスタＰ13のオン抵抗との比が変化し、ノードＬＭＲ1の電圧ＶLMR1は、（６）式の左辺に示す値になる。このため、図４（ｃ）に示すように、ノードＬＭＲ1の電圧ＶLMR1がインバータＩＶ11の閾値Ｖth11の閾値を超え、インバータＩＶ11の出力は、Ｌレベルに変化する。

インバータＩＶ11の出力がＬレベルになると、ＰトランジスタＰ14がオンし、ノードＲＭＵ１の電圧ＶRMU1が上昇し、（８）式の左辺に示す値となる。このため、図４（ｄ）に示すように、ノードＲＭＵ1の電圧はインバータＩＶ12の閾値電圧Ｖth12を超える。すると、図４（ｇ）に示すように、インバータＩＶ12の出力ＯＵＴ1はＬレベルとなり、ＰトランジスタＰ15がオンし、ＮトランジスタＮ14がオフする。ＮトランジスタＮ14がオフすることにより、図４（ｆ）に示すように、書き換え電流−ＩMTJは遮断される。換言すると、ＭＴＪ素子Ｍ1の記憶データの書き換えが完了すると、書き換え電流−ＩMTJは自動的に流れなくなる。
これにより、ノードＬＭＵ1とＲＭＵ1の電圧が同電位となり、ＰトランジスタＰ14がオフし、回路は安定する。

第２の記憶回路２５でも第１の記憶回路２４の動作と同様の動作が起こり、インバータＩＶ22の出力ＯＵＴ2はＬレベルとなる。

このため、決定回路２６のＰトランジスタＰ31とＰ32は共にオン、ＮトランジスタＮ31とＮ32は共にオフする。このため、このＣ素子１１の出力はＨレベル、すなわち、論理「１」となる。

次に、入力信号がＡ＝１，Ｂ＝０、又は、Ａ＝０、Ｂ＝１に変化したと仮定する。

このとき、ノアゲート２１１の出力ＩＮ0はＬレベル、ナンドゲート２１２の出力ＩＮ1はＨレベルとなる。

すると、ＰトランジスタＰ13がオフし、ＮトランジスタＮ13もオフする。

ここで、インバータＩＶ12の出力信号ＯＵＴ1とＩＶ22の出力信号ＯＵＴ2が共にＨレベルと仮定すれば、ＰトランジスタＰ11とＰ12はオフ、ＮトランジスタＮ12とＮ12はオンする。このため、ノードＬＭＵ1はＬレベルとなる。換言すると、第１の状態維持回路２２は、第２の記憶回路２５の出力信号ＯＵＴ2（Ｈレベル）と同一レベルの信号を、第１の記憶回路２４に出力させるための信号（Ｌレベル）を第１の記憶回路２４の入力端Ｎ２に出力する。

ＮトランジスタＮ14がインバータＩＶ12の出力ＯＵＴ1によりオンしているため、ノードＲＭＵ1もＬレベルである。従って、インバータＩＶ12の入力はＬレベルで安定し、その出力ＯＵＴ1はＨレベルで安定する。換言すると、インバータＩＶ12とＰトランジスタＰ15とＮトランジスタＮ14とは、共同して、ＭＴＪ素子Ｍ1の記憶データを安定的に記憶し、出力する。

また、インバータＩＶ12の出力信号ＯＵＴ1とＩＶ22の出力信号ＯＵＴ2が共にＬレベルと仮定すれば、ＰトランジスタＰ11とＰ12はオン、ＮトランジスタＮ11とＮ12はオフする。このため、ノードＬＭＵ1はＨレベルとなる。ＰトランジスタＰ15がインバータＩＶ12の出力ＯＵＴ1によりオンしているため、ノードＲＭＵ1もＨレベルである。従って、インバータＩＶ12の入力はＨレベルで安定し、その出力ＯＵＴ1はＬレベルで安定する。

こうして、Ｃ素子１１全体として、図２の真理値表に示す入出力関係を達成する。

次に、ソフトエラーの発生時の動作を説明する。

ソフトエラーの発生原因としては、主に図５に示す２つのタイプが考えられる。図５（ａ）に示すものは、Ｃ素子１１自体に粒子が衝突し、Ｃ素子１１が誤った出力を出力する場合である。一方、図５（ｂ）に示すものは、ソフトエラーによって入力信号が本来の値から変化するものである。

前提として、ＯＵＴ1＝ＯＵＴ2＝Ｈレベル、入力ＡとＢは異なっていると仮定する。この状態では、ＲMTJ＝Ｒpである。
この状態では、ノアゲート２１１の出力ＩＮ0はＬレベル、ナンドゲート２１２の出力ＩＮ1はＨレベルである。従って、ＰトランジスタＰ11とＰ12とＰ13はオフ、ＮトランジスタＮ12とＮ12はオン、Ｎ13はオフである。ノードＬＭＵ1はＬレベルとなる。ＮトランジスタＮ14がインバータＩＶ12の出力ＯＵＴ1によりオンしているため、ノードＲＭＵ1もＬレベルである。

（１） ここで、図５（ａ）に示すように、第２の記憶回路２５のノードＲＭＬ2に粒子が衝突し、この電圧をインバータＩＶ22の閾値電圧Ｖth22以上に高くしたと想定する。

すると、インバータＩＶ22の出力ＯＵＴ2がＬレベルに変化する。
出力ＯＵＴ2は、第１の状態維持回路２２のＰトランジスタＰ11とＮトランジスタＮ12に伝わる。ＰトランジスタＰ11とＰ12がオンし、ＮトランジスタＮ12がオフした状態に変化する。

これにより、電圧Ｖd印加端→ＰトランジスタＰ11→ＰトランジスタＰ12→ＲＭＵ1→ＭＴＪ素子Ｍ1→ＲＭＵ1→ＮトランジスタＮ14→接地端という経路で電流−ＩMTJが流れる。この電流が書き込み時間ＴＷ2以上流れ続ければ、ＭＴＪ素子Ｍ1の抵抗値は高抵抗Ｒapに変化するが、それまでは、ノードＲＭＵ1の電圧はインバータＩＶ12の閾値Ｖth12を超えないため、インバータＩＶ12の状態は変化せず、その出力ＯＵＴ1はそのままの状態を維持する。

一方で、ＯＵＴ1により、ＮトランジスタＮ21とＮ22はオンに維持されている。このため、粒子の衝突により発生した電荷は、ノードＲＭＵ2→ＭＴＪ素子Ｍ2→ノードＬＭＵ2→ＮトランジスタＮ21→ＮトランジスタＮ22→接地端という経路を流れて拡散する。

ＰトランジスタＰ25がオンしても、ＭＴＪ素子Ｍ2の抵抗値がＲpであるため、電荷が拡散すると、ノードＲＭＵ2の電圧は、インバータＩＶ22の閾値Ｖth22未満になる。このため、インバータＶ２２の出力ＯＵＴ2は、Ｈレベルに復帰する。この出力ＯＵＴ2は、第１の状態維持回路２２に供給される。この
ため、ＰトランジスタＰ11がオフし、ＮトランジスタＮ12がオンし、ＭＴＪ素子Ｍ１への書き換え電流の供給は停止する。

ＭＴＪ素子Ｍ1の書き込みには、ＴＷ2の時間が必要である。これは、インバータＩＶ22やトランジスタのオン・オフに要する時間、数ピコ秒から数百ピコ秒に比較するときわめて長い。このため、ＭＴＪ素子Ｍ1のデータの書き換えが完了する前に、粒子の衝突により発生した電荷による電圧変動は収束し、結果として、Ｃ素子１１の外部への影響は発生しない。

（２） 次に、入力信号のレベルが粒子の衝突によりが変化した場合を想定する。
前提として、ＯＵＴ1＝ＯＵＴ2＝Ｈレベルとし、入力Ａ＝１，Ｂ＝０と仮定する。この状態では、ＲMTJ＝Ｒpである。
ここで、図５（ｂ）に示すように、入力Ｂに粒子衝突による電圧の変化が発生したと仮定する。
この状態では、本来、ノアゲート２１１の出力ＩＮ0はＬレベル、ナンドゲート２１２の出力ＩＮ1はＨレベルであるが、粒子衝突による電圧の変化により、ＩＮ0＝ＩＮ1＝Ｈレベルに変化する。

従って、この入力内容に従って、ＭＴＪ素子Ｍ1とＭ2への書き込み処理が行われる。ＭＴＪ素子Ｍ1とＭ2への書き込みには時間がかかるため、その間に、Ｂ＝０に復帰してしまう。このため、ＭＴＪ素子Ｍ1とＭ2への書き込みは中断する。このため、インバータＩＶ12の出力ＯＵＴ1とインバータＩＶ22の出力ＯＵＴ2に小さな変化が起きるのみで、最終出力ＯＵＴは変動しない。

（３） 次に、一方の記憶回路の出力信号の電圧レベルが粒子衝突により変化した場合を想定する。
前提として、ＯＵＴ1＝ＯＵＴ2＝Ｈレベルとし、入力Ａ＝１，Ｂ＝０と仮定する。この状態では、ＲMTJ＝Ｒpである。
ここで、第２の記憶回路２５の出力ＯＵＴ2がローレベルに変化したとする。

前述のノードＲＭＵ2に粒子が衝突した場合と同様に、Ｌレベルの出力信号ＯＵＴ2が第１の状態維持回路２２に伝達される。
しかし、入力の変化に応答して、第１の状態維持回路２２と第１の記憶回路２４は、ＭＴＪ素子Ｍ1の記憶データを書き換えるように書き換え電流を流す。しかし、データの書き換えには書き込み時間ＴＷ2がかかるため、その間に、粒子衝突により発生した電荷が拡散し、ＯＵＴ2＝Ｌレベルに復帰してしまう。このため、ＭＴＪ素子Ｍ1とＭ2への書き込みは中断する。このため、インバータＩＶ12の出力ＯＵＴ1とインバータＩＶ22の出力ＯＵＴ2に小さな変化が起きるのみで、最終出力ＯＵＴは変動しない。

以上説明したように、本実施の形態に係るＣ素子によれば、第１と第２の記憶回路２４，２５は、それぞれ、抵抗変化型素子であるＭＴＪ素子を不揮発性記憶素子として備る。ＭＴＪ素子のデータの書き換えには、一定の電流と一定の時間が必要となる。このため、粒子衝突による電荷が生じても、データの書き換えは困難である。これより、ソフトエラーが防止される。

さらに、本実施の形態に係るＣ素子によれば、状態維持回路と記憶回路の組を２つ備え、それぞれが、他方の出力をフィードバック入力する冗長構成を採用した。これにより、いずれか一方の回路のみに粒子の衝突があった場合には、他方の回路からのフィードバックにより、回路の正常状態への回復が促される。これより、ソフトエラーが防止される。

また、第１と第２の記憶回路２４，２５では、ＭＴＪ素子の記憶データの書き換えが完了すると（抵抗値が変化すると）、自動的に書き換え電流が遮断される。これにより、消費電力を抑えることができる。

また、回路全体がいわゆるＣＯＭＳ(Complimentary MOS）構成であり、消費電力が小さい。

本実施の形態に係るＣ素子１１は、２組の状態維持回路と記憶回路とを備え、相互に連携させた冗長構成の回路を有するが、３組以上の状態維持回路と記憶回路とを備える冗長構成とすることも可能である。この場合には、例えば、各状態維持回路には、例えば、隣接する他の組の記憶回路の出力がフィードバックされる。また、決定回路２６に代えて、例えば、多数決回路が採用される。
複数組の状態維持回路と記憶回路の構成は互いに同一である必要ない。回路動作が互いに同一となるならば、回路構成や特性は互いに異なってもよい。

また、図６に示すような、入力データを単純に記憶する記憶装置にも本願発明を適用可能である。なお、図６に示す記憶回路は１ビット記憶用であり、ＭＴＪ素子とＣＭＯＳ回路とから構成され、その構成と動作は、図１に示した第１と第２の記憶回路２４，２５と実質的に同一である。

この構成によっても、ＭＴＪ素子Ｍのデータの書き換えには、一定の電流と一定の時間が必要となる。このため、粒子衝突による電荷が生じても、データの書き換えは困難である。これより、ソフトエラーが防止される。

上記回路構成は、一例であり、これらに限定されるものではない。

例えば、ＭＴＪ素子１１に流す書き換え電流は、その絶対値が書き換え閾値電流｜Ｉap→p｜あるいは｜Ｉp→ap｜より大きい電流である必要はない。書き換え閾値電流より小さい電流でも、書き換えに時間は要するがデータの書き換えは可能である。

記憶回路を構成する不揮発性記憶素子を構成する抵抗変化型素子の一例である磁気抵抗効果素子の一例としてＭＴＪ素子を例示したが、他の抵抗変化型素子を使用してもよい。例えば、ＦｅＲＡＭ（Ferroelectric Random Access Memory）を使用してもよい。さらに、抵抗変化型素子以外の不揮発性記憶素子を使用してもよい。いずれの場合にも、不揮発性記憶素子の特性に応じて、その書き込み回路を設計する。例えば、不揮発性記憶素子としてＦｅＲＡＭを使用する場合には、記憶対象（書き込み対象）のデータに応じて、ＦｅＲＡＭの両端に電圧を印加するような書き込み回路を採用すればよい。

また、印加電圧としてＶdとグランドを例示したが、他の電圧でもよい。電圧は互いに異なっても良い。

スイッチ素子として、Ｐ又はＮチャネルＭＯＳトランジスタを例示したが、他の半導体スイッチ素子、例えば、ＰＮＰ又はＮＰＮバイポーラトランジスタを使用することも可能である。

上記構成を有するＣ素子１１のソフトエラーに対する耐性を検証するため、図７に示す従来のＣ素子と、図１に示す本実施例のＣ素子のソフトエラー耐性を比較した。

ここでは、ＡＳＰＬＡ９０ｎｍ（日本半導体共通90nm技術）ＣＭＯＳ技術と１００ｎｍＭＴＪ技術に基づいて設計し、印加電圧Ｖｄを１．０Ｖとした。

シミュレーションは、株式会社ナノデザインから提供されているシミュレーションソフトウエアＮＳ−ＳＰＩＣＥにより、粒子の衝突による電荷を０から５０ｆｃまで変化させて実施した。

図８（ａ）、（ｂ）は、粒子衝突により発生する電荷の量が１６．５ｆｃであるときの、従来および本発明のＣ素子の出力波形図である。
ここでは、注入された電荷による電流は台形波形状とし、継続時間１００ｐｓ、上昇期間１０ｐｓ、下降期間は８０ｐｓと仮定した。
また、最終出力ＯＵＴは「１」、入力ＡとＢは異なると値であると仮定する。

図７に示す従来回路では、図８（ａ）に示すように、ＯＵＴ、Ｘ、Ｂいずれに粒子の衝突があった場合にも、出力データが反転している。なお、電荷が４．１３ｆｃ以下の場合には、正常に動作した。

一方、図１に示すＣ素子１１の場合、図８（ｂ）に示すように，ＯＵＴ2に衝突した場合には、ＯＵＴ2にパルスを生じたが、ＯＵＴ1はわずかに変化するだけで、ＯＵＴは影響を受けていない。

ノードＲＭＵに粒子が衝突した場合もほぼ同様である。また、ノアゲート２１１の出力端ＩＮ0に衝突が発生したときも、ＯＵＴ1とＯＵＴ2はわずかに影響を受けたが、ＯＵＴは影響を受けていない。

本実施形態の記憶装置は、注入電荷が５０ｆＣの電荷量でも、正常に動作することが確認された。

以上、本発明の実施の形態を説明したが、本発明は、上記実施形態の説明および図面によって限定されるものではなく、上記実施形態および図面に適宜変更等を加えることは可能である。

１１ Ｃ素子
２１ 論理回路
２２ 第１の状態維持回路
２３ 第２の状態維持回路
２４ 第１の記憶回路
２５ 第２の記憶回路
２６ 決定回路

Claims (14)

1. 不揮発性記憶素子と、
   前記不揮発性記憶素子に接続され、前記不揮発性記憶素子に記憶対象データを書き込む書き込み回路と、
   前記不揮発性記憶素子毎に配置され、前記不揮発性記憶素子よりもデータ書き換え時間が短く、前記不揮発性記憶素子の記憶データに対応するデータを記憶して出力する出力回路と、
   を備え、
   前記不揮発性記憶素子は、抵抗変化型素子から構成され、
   前記書き込み回路は、
   電流路が直列に接続され、記憶対象データに従って相補的に動作する第１のスイッチ素子と第２のスイッチ素子と、
   電流路が直列に接続され、前記出力回路の出力データに従って相補的に動作する第３のスイッチ素子と第４のスイッチ素子と、
   前記第１のスイッチ素子と前記第２のスイッチ素子との接続点の電圧に従って動作し、電流路の一端が前記第３のスイッチ素子と前記第４のスイッチ素子の接続点に接続された第５のスイッチ素子と、から構成され、
   前記抵抗変化型素子の一端は、前記第１のスイッチ素子と前記第２のスイッチ素子の接続点に接続され、
   前記抵抗変化型素子の他端は、前記第３のスイッチ素子と前記第４のスイッチ素子の接続点に接続されており、
   前記出力回路は、前記抵抗変化型素子の他端の電圧に応じたデータを出力する、
   記憶装置。
2. 記憶対象データが第１のデータのとき、前記第２のスイッチ素子と前記第３のスイッチ素子とがオンして、前記抵抗変化型素子の記憶データを書き換えるために第１の方向に書き換え電流を流し、該抵抗変化型素子の抵抗状態の変化に伴う電圧の変動に応答して、前記出力回路の出力データが変化することにより、前記第３のスイッチ素子をオフすることにより、前記書き換え電流を遮断し、
   記憶対象データが第２のデータのとき、前記第１のスイッチ素子と前記第４のスイッチ素子とがオンして、前記抵抗変化型素子の記憶データを書き換えるために第２の方向に書き換え電流を流し、該抵抗変化型素子の抵抗状態の変化に伴う電圧の変動に応答して、前記第５のスイッチ素子がオンして、前記書き換え電流を遮断する、
   請求項１に記載の記憶装置。
3. 前記第１と第３のスイッチ素子は、ＰチャネルＭＯＳトランジスタから構成され、
   前記第２と第４のスイッチ素子は、ＮチャネルＭＯＳトランジスタから構成され、
   前記第５のスイッチ素子は、入力端が前記第１と第２のスイッチ素子の接続点に接続された第１のインバータ回路と、ゲートが前記第１のインバータ回路の出力端に接続されたＰチャネルＭＯＳトランジスタから構成され、
   前記出力回路は、入力端が前記第３と第４のスイッチ素子の接続点に接続され、出力端が前記第３と第４のスイッチ素子を構成するＭＯＳトランジスタのゲートに接続されたインバータ回路から構成される、
   請求項１又は２に記載の記憶装置。
4. 抵抗変化型素子から構成された不揮発性記憶素子と、前記不揮発性記憶素子に接続され、前記不揮発性記憶素子に記憶対象データを書き込む書き込み回路と、前記不揮発性記憶素子毎に配置され、前記不揮発性記憶素子よりもデータ書き換え時間が短く、前記不揮発性記憶素子の記憶データに対応するデータを記憶して出力する出力回路と、を備える組を複数組備え、
   各組の書き込み回路は、記憶対象データと他の組の出力回路の出力データとに基づいて、前記不揮発性記憶素子に記憶対象データを書き込む、
   記憶装置。
5. 前記複数の組みは互いに同一の構成を有する、
   請求項４に記載の記憶装置。
6. 前記複数組の出力回路の出力データから、最終出力データを決定して出力する決定回路をさらに備える、
   請求項４又は５に記載の記憶装置。
7. 前記書き込み回路は、複数ビットの入力データと他の組の出力回路の出力データとを受け、入力データの組み合わせに基づいて、入力データを前記不揮発性記憶素子に書き込む状態と、前記不揮発性記憶素子の記憶データを維持させる状態とを切り替える、
   請求項４、５又は６に記載の記憶装置。
8. 前記書き込み回路は、
   ２ビットのデータを入力し、２ビットのデータが互いに等しいときには、その等しいデータに対応するデータを前記不揮発性記憶素子に書き込み、
   ２ビットのデータが互いに異なるときには、前記不揮発性記憶素子への書き込みを行わず、従前の記憶データを維持させる、
   請求項１ないし７の何れか１項に記載の記憶装置。
9. 前記書き込み回路は、前記不揮発性記憶素子への書き込みが終了すると、書き込み電流を停止する、
   請求項１ないし８の何れか１項に記載の記憶装置。
10. 前記書き込み回路が、前記不揮発性記憶素子にデータを書き込んでいる間、前記出力回路は従前の記憶データを維持する、
    請求項１ないし９の何れか１項に記載の記憶装置。
11. 前記書き込み回路が、前記不揮発性記憶素子へのデータの書き込みを終了すると、前記出力回路は、前記不揮発性記憶素子の新たな記憶データに対応するデータを記憶して出力する、
    請求項１ないし１０の何れか１項に記載の記憶装置。
12. 前記出力回路は、インバータとトランジスタ回路とを備え、データを安定的に記憶して出力する記憶素子を有する、
    請求項１ないし１１の何れか１項に記載の記憶装置。
13. 単一の磁気抵抗効果素子から構成された不揮発性記憶素子と、
    前記不揮発性記憶素子に接続され、前記不揮発性記憶素子に記憶対象データを書き込む書き込み回路と、
    前記不揮発性記憶素子毎に配置され、前記不揮発性記憶素子よりもデータ書き換え時間が短く、前記不揮発性記憶素子の記憶データに対応するデータを記憶して出力し、前記不揮発性記憶素子の記憶データの変化に伴って記憶データが変化する出力回路と、
    を備える記憶装置。
14. 前記書き込み回路は、前記不揮発性記憶素子の一端と他端に接続され、前記不揮発性記憶素子に流す電流を制御することにより記憶対象データを書き込み、
    前記不揮発性記憶素子の他端は、前記出力回路の入力端に信号線を介して直接接続されている、
    請求項１３に記載の記憶装置。

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