CN110689911A - 半导体存储器设备 - Google Patents

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CN110689911A
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赵槿汇
朴乘汉
金孝真
安国一
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Abstract

半导体存储器设备包括：存储器单元阵列，包括存储器单元；行解码器，其通过第一导线连接到存储器单元阵列；写入驱动器和读出放大器，其通过第二导线连接到存储器单元阵列；电压发生器，用于向行解码器供应第一电压，并向写入驱动器和读出放大器供应第二电压；和数据缓冲器，其连接到写入驱动器和读出放大器，并且在写入驱动器和读出放大器与外部设备之间传输数据。行解码器、写入驱动器和读出放大器、电压发生器和数据缓冲器中的至少一个包括用于放大电压的第一铁电电容器。

Description

半导体存储器设备
相关申请的交叉引用
本申请要求2018年7月5日在韩国知识产权局提交的题为“半导体存储器设备”的韩国专利申请10-2018-0078287和2018年12月10日在韩国知识产权局提交的题为“半导体存储器设备”的韩国专利申请10-2018-0157989的优先权，其通过引用全部合并于此。
技术领域
本申请涉及半导体设备，更具体地，涉及通过无源元件放大和使用电压的半导体存储器设备。
背景技术
计算设备(例如，计算机、智能电话和智能平板)使用半导体存储器设备作为主存储设备或辅存储设备。主存储设备被计算设备用于驱动各种软件，例如操作系统和应用。辅存储设备用于保存诸如操作系统和应用的原始数据、或由操作系统和应用生成的用户数据。
半导体存储器设备是计算设备中的主要电力消耗者之一。特别地，在使用具有有限电量的电池的移动设备(例如智能手机和智能平板)中，半导体存储器设备消耗的电量可以决定移动设备的操作时间。
为了降低半导体存储器设备的电力消耗，可以将半导体存储器设备设计为消耗少量电力。为了降低电力消耗，可以降低半导体存储器设备的工作电压。随着半导体存储器设备的工作电压降低，半导体存储器设备的工作电压的摆动(swing)可能减小，从而限制半导体存储器设备的工作速度。
发明内容
根据示例性实施例，半导体存储器设备包括：存储器单元阵列，包括存储器单元；行解码器，通过第一导线连接到存储器单元阵列；写入驱动器和读出放大器(senseamplifier)，通过第二导线连接到存储器单元阵列；电压发生器，向行解码器供应第一电压并向写入驱动器和读出放大器供应第二电压的；以及数据缓冲器，其连接到写入驱动器和读出放大器，并在写入驱动器和读出放大器与外部设备之间传输数据。行解码器、写入驱动器和读出放大器、电压发生器和数据缓冲器中的至少一个包括被配置成放大电压的第一铁电电容器。
根据示例性实施例，半导体存储器设备包括：存储器单元阵列，包括存储器单元；行解码器，通过第一导线连接到存储器单元阵列；写入驱动器和读出放大器，通过第二导线连接到存储器单元阵列；电压发生器，向行解码器供应第一电压并向写入驱动器和读出放大器供应第二电压；以及数据缓冲器，其连接到写入驱动器和读出放大器，并在写入驱动器和读出放大器与外部设备之间传输数据。第一导线或第二导线中的每一个包括铁电电容器。
根据示例性实施例，半导体存储器设备包括：存储器单元阵列，包括存储器单元；行解码器，通过第一导线连接到存储器单元阵列；写入驱动器和读出放大器，通过第二导线连接到存储器单元阵列；电压发生器，向行解码器供应第一电压并向写入驱动器和读出放大器供应第二电压；以及数据缓冲器，其连接到写入驱动器和读出放大器并在写入驱动器和读出放大器与外部设备之间传输数据。存储器单元中的每一个包括：存储元件，存储至少一个位；以及至少一个晶体管，其根据第一导线之一的电压，在第二导线当中的彼此不同的两条第二导线之间连接存储元件。所述至少一个晶体管的栅极绝缘层包括铁电材料。
附图说明
通过参考附图详细描述示例性实施例，特征对于本领域技术人员将变得清楚，其中：
图1示出了根据实施例的半导体存储器设备。
图2示出了根据实施例的存储器单元阵列。
图3示出了根据第一实施例的存储器单元。
图4示出了根据实施例的晶体管。
图5示出了根据第二实施例的存储器单元。
图6示出了根据第三实施例的存储器单元。
图7示出了根据另一实施例的半导体存储器设备。
图8示出了根据另一实施例的半导体存储器设备。
图9示出了与在行解码器或写入驱动器和读出放大器中实施的电压放大元件相关联的组件的示例。
图10示出了根据另一实施例的半导体存储器设备。
图11示出了与在电压发生器中实现的电压放大元件相关联的组件的示例。
图12示出了根据另一实施例的半导体存储器设备。
图13示出了与在数据缓冲器中实施的电压放大元件相关联的组件的示例。
图14示出了根据另一实施例的半导体存储器设备。
具体实施方式
图1示出了根据实施例的半导体存储器设备100。参考图1，半导体存储器设备100包括存储器单元阵列110、行解码器120、写入驱动器和读出放大器130、数据缓冲器140、地址缓冲器150、命令缓冲器160、电压发生器170和控制逻辑块180。
存储器单元阵列110包括存储器单元。存储器单元可以按行和列布置。第一导线CL1可以沿着存储器单元的行延伸。第二导线CL2可以沿着存储器单元的列延伸。存储器单元中的每一个可以存储一个或多个位。
行解码器120通过第一导线CL1连接到存储器单元阵列110。行解码器120可以从地址缓冲器150接收行地址RA，并且可以从电压发生器170接收第一电压V1(或第一电流)。行解码器120可以响应于行地址RA从第一导线CL1选择连接到读取或写入操作所针对的行的存储器单元的第一导线。
行解码器120可以将第一电压V1(或第一电流)的选择电压(或选择电流)施加到所选择的第一导线，并且可以将第一电压V1(或第一电流)的非选择电压(或非选择电流)施加到未选择的第一导线。第一导线CL1被称为“字线”。
写入驱动器和读出放大器130通过第二导线CL2连接到存储器单元阵列110。写入驱动器和读出放大器130可以从地址缓冲器150接收列地址CA，并且可以从电压发生器170接收第二电压V2(或第二电流)。
写入驱动器和读出放大器130可以将第二电压V2(或第二电流)施加到第二导线CL2，以将数据写入由行解码器120选择的行的存储器单元中，或者从所选择的行的存储器单元读取数据。
写入驱动器和读出放大器130可以对所选择的行的存储器单元当中的由列地址CA选择的存储器单元执行读取或写入操作。写入驱动器和读出放大器130可以从数据缓冲器140接收要写入所选择的存储器单元中的数据。写入驱动器和读出放大器130可以将从所选择的存储器单元读取的数据发送到数据缓冲器140。
数据缓冲器140可以将从外部设备(例如，外部存储器控制器)接收的数据“DATA”发送到写入驱动器和读出放大器130。此外，数据缓冲器140可以将从写入驱动器和读出放大器130提供的数据“DATA”发送到外部设备。
地址缓冲器150可以从外部设备(例如，外部存储器控制器)接收地址ADDR。地址缓冲器150可以将接收到的地址ADDR的行地址RA发送到行解码器120。地址缓冲器150可以将接收到的地址ADDR的列地址CA发送到写入驱动器和读出放大器130。
命令缓冲器160可以从外部设备(例如，外部存储器控制器)接收命令CMD。命令缓冲器160可以将接收到的命令CMD发送到控制逻辑块180。
电压发生器170可以生成半导体存储器设备100所需的各种电压。例如，电压发生器170可以生成第一电压V1并且可以将第一电压V1发送到行解码器120。电压发生器170可以生成第二电压V2并且可以将第二电压V2发送到写入驱动器和读出放大器130。
控制逻辑块180可以从外部设备(例如，外部存储器控制器)接收控制信号CTRL。控制逻辑块180可以从命令缓冲器160接收命令CMD。控制逻辑块180可以响应于控制信号CTRL和命令CMD来控制半导体存储器设备100的组件的操作。
例如，控制逻辑块180可以允许行解码器120在适当的定时选择第一导线CL1中的与行地址RA相对应的一条第一导线。控制逻辑块180可以允许写入驱动器和读出放大器130在适当的定时对所选择的行的存储器单元中的与列地址CA相对应的存储器单元执行读取或写入操作。
根据实施例的存储器单元阵列110可以包括电压放大元件11。电压放大元件11可以放大并输出接收的电压。电压放大元件11中的每一个可以用一个无源电元件实现。因此，可以在不增大半导体存储器设备100的工作电压并且仅略微增加复杂度的情况下增大在存储器单元阵列110内使用的电压。
图2是示出根据实施例的存储器单元阵列110的示图。参考图1和图2，存储器单元阵列110可以包括按行和列布置的存储器单元MC。行中的存储器单元MC可以连接到第一导线CL1，具体地，“m”条第一导线CL1_1到CL1_m(m是正整数)。
列中的存储器单元MC可以连接到第二导线CL2，具体地，“n”条第2a导线CL2a_1到CL2a_n和“n”条第2b导线CL2b_1到CL2b_n(n是正整数)。存储器单元MC中的每一个可以连接到第一导线CL1_1到CL1_m的第一导线、第2a导线CL2a_1到CL2a_n的一条第2a导线、以及第2b导线CL2b_1至CL2b_n的一条第2b导线。
例如，第一导线CL1_1至CL1_m被称为“字线”。第2a导线CL2a_1至CL2a_n被称为“位线”。第2b导线CL2b_1至CL2b_n被称为“补充位线”或“源线”。
图3示出了根据第一实施例的存储器单元MC。连接到第一导线CL1_1、第2a导线CL2a_1和第2b导线CL2b_1的存储器单元MC在图3中示出。
存储器单元MC可以包括第一至第六晶体管T1至T6。第一晶体管T1和第二晶体管T2可以串联连接在被供应电源电压VDD的电力节点和被供应接地电压VSS的接地节点之间。第一晶体管T1可以是PMOS晶体管，并且第二晶体管T2可以是NMOS晶体管。
第三晶体管T3和第四晶体管T4可以串联连接在被供应电源电压VDD的电力节点和被供应接地电压VSS的接地节点之间。第三晶体管T3可以是PMOS晶体管，并且第四晶体管T4可以是NMOS晶体管。
第五晶体管T5可以连接在第三晶体管T3和第四晶体管T4的栅极与第2a导线CL2a_1之间。第五晶体管T5的栅极可以连接到第一导线CL1_1。第五晶体管T5可以是NMOS晶体管。
第六晶体管T6可以连接在第一晶体管T1和第二晶体管T2的栅极与第2b导线CL2b_1之间。第六晶体管T6的栅极可以连接到第一导线CL1_1。第六晶体管T6可以是NMOS晶体管。
第一至第四晶体管T1至T4可以用作交叉耦合的反相器。第一至第四晶体管T1至T4可以用作在存储器单元MC中存储数据的存储元件。第五和第六晶体管T5和T6可以用作选择元件，其将所述存储元件电连接在第2a导线CL2a_1和第2b导线CL2b_1之间。
存储器单元MC可以是静态随机存取存储器(static random access memory，SRAM)单元。图3中示出了6晶体管(6T)SRAM单元的示例。在实施时，存储器单元MC可以用各种形状的SRAM单元来实现。
第一至第六晶体管T1至T6可以分别是电压放大元件11。例如，第一至第六晶体管T1至T6中的每一个可以放大施加至其栅极的电压，并且可以将放大的电压发送至主体(body)。第一至第六晶体管T1至T6可以通过使用无源元件执行电压放大。当发送到主体的电压被放大时，由于第一至第六晶体管T1至T6的响应速度被改善，因此可以更快地访问存储器单元MC。
图4示出了根据实施例的晶体管。在实施例中，晶体管“T”可以是图3的第一至第六晶体管T1至T6之一。参考图3和图4，晶体管“T”可以包括栅电极“G”、主体BD、形成在主体BD中的第一结J1和第二结J2、以及主体BD和栅电极“G”之间的电压放大元件11。
栅电极“G”可以用作晶体管“T”的栅极。第一结J1和第二结J2可以用作晶体管“T”的漏极和源极。当晶体管“T”是NMOS晶体管时，主体BD可以掺杂有p型杂质，并且第一结J1和第二结J2可以掺杂有N型杂质。当晶体管“T”是PMOS晶体管时，主体BD可以掺杂有n型杂质，并且第一结J1和第二结J2可以掺杂有p型杂质。
电压放大元件11可以用作栅电极“G”和主体BD之间的绝缘层。而且，电压放大元件11可以放大施加到栅电极“G”的电压，并且可以将放大的电压传输到主体BD的表面上。电压放大元件11可以包括铁电材料。
铁电材料的特征在于，施加到一端的电压被放大并且无论其自身状态如何(例如，电极化状态)都被传输到相对端。该特性被称为“负电容”。例如，当外部电压被施加到铁电层时，铁电层中的偶极子可以移动，因此，相位可以从初始极性状态变为另一状态。该相变可能导致负电容效应。
如参考图4所述，当图3的第一至第六晶体管T1至T6的栅极绝缘层由铁电材料形成时，第一至第六晶体管T1至T6中的每一个放大栅极电压并将放大的电压传输到主体BD。因此，存储器单元MC的选择元件和存储元件的响应速度可以变得更高，因此，可以提高访问存储器单元MC的速度。
在实施例中，电压放大元件11可以包括掺杂有Zr、Si、Al、La等中的至少一个的HfO。当以给定比率使用Zr、Si、Al、La等中的至少一个来掺杂HfO时，电压放大元件11可以具有斜方晶体结构。当铁电层具有斜方晶体结构时，可能发生负电容效应。
当电压放大元件11包括ZrHfO时，Zr原子与总原子的原子比(Zr/(Hf+Zr))可以是45at.％至55at.％。当电压放大元件11包括SiHfO时，Si原子与总原子的原子比(Si/(Hf+Si))可以是4at.％至7at.％。当电压放大元件11包括AlHfO时，Al原子与总原子的原子比(Al/(Hf+Al))可以是4at.％至7at.％。在电压放大元件11包括LaHfO的情况下，La原子与总原子的原子比(La/(Hf+La))可以是5at.％至10at.％。
图5示出了根据第二实施例的存储器单元MC。连接到第一导线CL1_1、第2a导线CL2a_1和第2b导线CL2b_1的存储器单元MC在图5中示出。
存储器单元MC可以包括选择元件SE和用作存储元件的可变电阻元件RE。选择元件SE可以包括连接在可变电阻元件RE和第2a导线CL2a_1之间的晶体管，并且由第一导线CL1_1的电压控制。
可变电阻元件RE可以连接在选择元件SE和第2b导线CL2b_1之间。可变电阻元件RE可以具有随施加到可变电阻元件RE的电压或流过可变电阻元件RE的电流而变化的电阻值。通过调节可变电阻元件RE的电阻值，可以将数据存储在可变电阻元件RE中。可以通过检测可变电阻元件RE的电阻值来读取被写入可变电阻元件RE的数据。
例如，可变电阻元件RE可以包括相变材料、铁电材料、电阻性材料和磁性材料中的至少一个。相变材料可以根据温度具有不同的晶体结构，并且可以根据晶体结构具有不同的电阻值。
铁电材料可以根据磁场或电场具有不同的电极化状态，并且可以根据极化状态具有不同的电阻值。电阻性材料可以根据电压选择性地形成电路径，并且可以根据是否形成电路径而具有不同的电阻值。磁性材料可以具有随磁场或电流流动而变化的磁化方向，并且可以根据磁化方向具有不同的电阻值。
选择元件SE的晶体管可以与参考图4描述的晶体管相同地实现。例如，选择元件SE的晶体管的栅极绝缘层可以包括铁电材料。选择元件SE的晶体管可以被实现为包括电压放大元件11，其放大栅极电压并将放大的电压传输到主体BD(参见图4)。
图6示出了根据第三实施例的存储器单元MC。连接到第一导线CL1_1、第2a导线CL2a_1和第2b导线CL2b_1的存储器单元MC在图6中示出。
存储器单元MC可以包括选择元件SE和用作存储元件的电容器“C”。选择元件SE可以包括连接在电容器“C”和第2a导线CL2a_1之间的晶体管，并且由第一导线CL1_1的电压控制。电容器“C”可以通过充电或放电电压来存储数据。存储器单元MC可以是动态随机存取存储器(dynamic random access memory，DRAM)单元。
选择元件SE的晶体管可以与参考图4描述的晶体管相同地实现。例如，选择元件SE的晶体管的栅极绝缘层可以包括铁电材料。选择元件SE的晶体管可以被实现为包括电压放大元件11，其放大栅极电压并将放大的电压传输到主体BD(参见图4)。
图7示出了根据另一实施例的半导体存储器设备200。参考图7，半导体存储器设备200包括存储器单元阵列210、行解码器220、写入驱动器和读出放大器230、数据缓冲器240、地址缓冲器250、命令缓冲器260、电压发生器270和控制逻辑块280。
可以如参考图2和图3以及图5或图6所描述的那样实现存储器单元阵列210。存储器单元阵列210的存储器单元MC中的每一个可以被实现为包括如参考图4所描述的电压放大元件11。又例如，存储器单元阵列210的存储器单元MC中的每一个可以被实现为不包括电压放大元件11。每一个存储器单元MC的晶体管的栅极绝缘层可以用一般的绝缘层或顺电(paraelectric)材料来实现。
行解码器220、写入驱动器和读出放大器230、数据缓冲器240、地址缓冲器250、命令缓冲器260、电压发生器270和控制逻辑块280可以被实现为与参考图1描述的行解码器120、写入驱动器和读出放大器130、数据缓冲器140、地址缓冲器150、命令缓冲器160、电压发生器170和控制逻辑块180相同。
行解码器220可以通过第一导线CL1_1至CL1_m连接到存储器单元阵列210。第一导线CL1_1至CL1_m中的每一个可以包括电压放大元件12。电压放大元件12可以以包括铁电材料的电容器(例如，铁电电容器)的形式来实现。
当第一导线CL1_1至CL1_m包括电压放大元件12时，行解码器220施加到第一导线CL1_1至CL1_m的电压可以被放大并且可以被传输到存储器单元阵列210。具体地，存储器单元MC可以形成在基底上并且具有尺寸限制。
相反，第一导线CL1_1至CL1_m形成在包括金属层的各种层中，并且第一导线CL1_1至CL1_m的尺寸限制小于存储器单元MC的尺寸限制。因此，形成在第一导线CL1_1至CL1_m处的电压放大元件12可以制造为大于存储器单元MC的电压放大元件11。因此，第一导线CL1_1至CL1_m的电压放大元件12的放大因子可以大于存储器单元MC的电压放大元件11的放大因子。
写入驱动器和读出放大器230可以通过第二导线CL2_1至CL2_n连接到存储器单元阵列210。第二导线CL2_1至CL2_n中的每一个可以用一对第2a导线和第2b导线实现。第二导线CL2_1至CL2_n中的每一个可以包括电压放大元件13。电压放大元件13可以以包括铁电材料的电容器(例如，铁电电容器)的形式实现。
与第一导线CL1_1至CL1_m的电压放大元件12类似，第二导线CL2_1至CL2_n的电压放大元件13的放大因子可以大于存储器单元MC的电压放大元件11的放大因子。在实施例中，半导体存储器设备200可以被实现为使得电压放大元件12仅在第一导线CL1_1至CL1_m上，或者电压放大元件13仅在第二导线CL2_1至CL2_n上。
图8示出了根据另一实施例的半导体存储器设备300。参考图8，半导体存储器设备300包括存储器单元阵列310、行解码器320、写入驱动器和读出放大器330、数据缓冲器340、地址缓冲器350、命令缓冲器360、电压发生器370和控制逻辑块380。
可以如参考图2和图3以及图5或图6所描述的那样实现存储器单元阵列310。存储器单元阵列310的存储器单元MC中的每一个可以被实现为包括如参考图4所描述的电压放大元件11。又例如，存储器单元阵列310的存储器单元MC中的每一个可以实现为不包括电压放大元件11。每一个存储器单元MC的晶体管的栅极绝缘层可以用一般的绝缘层或顺电材料来实现。
第一导线CL1可以被实现为包括如参考图7所描述的电压放大元件12。第二导线CL2可以被实现为包括如参考图7所描述的电压放大元件13。
行解码器320、写入驱动器和读出放大器330、数据缓冲器340、地址缓冲器350、命令缓冲器360、电压发生器370和控制逻辑块380可以实现为与参考图1描述的行解码器120、写入驱动器和读出放大器130、数据缓冲器140、地址缓冲器150、命令缓冲器160、电压发生器170和控制逻辑块180相同。
除了参考图1描述的行解码器120之外，行解码器320可以包括电压放大元件14。除了参考图1描述的写入驱动器和读出放大器130之外，写入驱动器和读出放大器330可以包括电压放大元件15。
图9示出了与在行解码器320或写入驱动器和读出放大器330中实现的电压放大元件14或15相关联的组件的示例。参考图8和图9，行解码器320或写入驱动器和读出放大器330可以包括第七晶体管T7、第八晶体管T8、第一反相器INV1和电压放大元件14或15。
第七晶体管T7可以响应于使能信号EN1，将行解码器320或写入驱动器和读出放大器330的内部线IL与导线CL(例如，第一导线或第二导线)电连接。第八晶体管T8可以响应于与被输入第一使能信号EN1的第一反相器INV1的输出相对应的信号，通过电压放大元件14或15将内部线IL与导线CL连接。
当第七晶体管T7导通时，内部线IL的电压可以被传输到导线CL而不经过电压放大元件14或15。当第八晶体管T8导通时，内部线IL的电压可以通过电压放大元件14或15放大，并且可以被传输到导线CL。
参考图9描述了行解码器320或写入驱动器和读出放大器330使用电压放大元件14或15来选择性地放大内部线IL的电压以选择性地将放大的电压施加到导线CL的示例。在一个实施方式中，构成诸如第一反相器INV1的运算器的晶体管的栅极绝缘层可以实现为包括如参考图4所描述的铁电材料。或者，可以在通过其传输电压的线缆上以给定的间隔来布置铁电电容器。或者，可以在通过其在特定的组合逻辑之间传输信号的线缆上布置铁电电容器。
图10示出了根据另一实施例的半导体存储器设备400。参考图10，半导体存储器设备400包括存储器单元阵列410、行解码器420、写入驱动器和读出放大器430、数据缓冲器440、地址缓冲器450、命令缓冲器460、电压发生器470和控制逻辑块480。
可以如参考图2和图3以及图5或图6所描述的那样实现存储器单元阵列410。存储器单元阵列410的存储器单元MC中的每一个可以被实现为包括如参考图4所描述的电压放大元件11。又例如，存储器单元阵列410的存储器单元MC中的每一个可以被实现为不包括电压放大元件11。每一个存储器单元MC的晶体管的栅极绝缘层可以用一般的绝缘层或顺电材料来实现。
第一导线CL1可以被实现为包括如参考图7所描述的电压放大元件12。第二导线CL2可以被实现为包括如参考图7所描述的电压放大元件13。
行解码器420、写入驱动器和读出放大器430、数据缓冲器440、地址缓冲器450、命令缓冲器460、电压发生器470和控制逻辑块480可以被实现为与参考图1描述的行解码器120、写入驱动器和读出放大器130、数据缓冲器140、地址缓冲器150、命令缓冲器160、电压发生器170和控制逻辑块180相同。
行解码器420或写入驱动器和读出放大器430可以被实现为包括如参考图8或图9所描述的电压放大元件14或15。除了参考图1描述的电压发生器170之外，电压发生器470还可以包括电压放大元件16。
图11示出了与在电压发生器470中实现的电压放大元件16相关联的组件的示例。参考图10和图11，电压发生器470包括第九晶体管T9、第十晶体管T10、第二反相器INV2、和电压放大元件16。
第九晶体管T9可以响应于第二使能信号EN2，将从其输出电压发生器470的发生电压(generation voltage)VG的发生节点(generation node)NG与从其输出电压发生器470的输出电压VO的输出节点NO电连接。第十晶体管T10可以响应于与被输入第二使能信号EN2的第二反相器INV2的输出相对应的信号，通过电压放大元件16将发生节点NG与输出节点NO连接。
当第九晶体管T9导通时，可以通过输出节点NO输出发生节点NG的发生电压VG作为输出电压VO，而不经过电压放大元件16。当第十晶体管T10被导通时，发生节点NG的发生电压VG可以通过电压放大元件16被放大，并且可以通过输出节点NO作为输出电压VO被输出。
输出电压VO可以输出为第一电压V1或第二电压V2中的一个。在实施例中，可以为图11中所示的组件提供第一电压V1和第二电压V2中的每一个。
参考图11描述了电压发生器470使用电压放大元件16选择性地放大输出电压VO的示例。在实施时，构成诸如第二反相器INV2的运算器的晶体管的栅极绝缘层可以实施为包括如参考图4所描述的铁电材料。或者，可以在通过其传输电压的线缆上以给定间隔布置铁电电容器。或者，可以在通过其在特定的组合逻辑之间传输信号的线缆上布置铁电电容器。
图12示出了根据另一实施例的半导体存储器设备500。参考图12，半导体存储器设备500包括存储器单元阵列510、行解码器520、写入驱动器和读出放大器530、数据缓冲器540、地址缓冲器550、命令缓冲器560、电压发生器570、以及控制逻辑块580。
可以如参考图2和图3以及图5或图6所描述的那样实现存储器单元阵列510。存储器单元阵列510的存储器单元MC中的每一个可以被实现为包括如参考图4所描述的电压放大元件11。又例如，存储器单元阵列510的存储器单元MC中的每一个可以被实现为不包括电压放大元件11。每一个存储器单元MC的晶体管的栅极绝缘层可以用一般的绝缘层或顺电材料来实现。
第一导线CL1可以被实现为包括如参考图7所描述的电压放大元件12。第二导线CL2可以被实现为包括如参考图7所描述的电压放大元件13。
行解码器520、写入驱动器和读出放大器530、数据缓冲器540、地址缓冲器550、命令缓冲器560、电压发生器570和控制逻辑块580可以被实现为与参考图1描述的行解码器120、写入驱动器和读出放大器130、数据缓冲器140、地址缓冲器150、命令缓冲器160、电压发生器170和控制逻辑块180相同。
行解码器520或写入驱动器和读出放大器530可以被实现为包括如参考图8或图9所描述的电压放大元件14或15。电压发生器570可以被实现为包括如参考图11所描述的电压放大元件16。除了参考图1描述的数据缓冲器140之外，数据缓冲器540可以被实现为包括电压放大元件17。
图13示出了与在数据缓冲器540中实现的电压放大元件17相关联的组件的示例。参考图12和图13，数据缓冲器540包括串化器541、解串器542、电压放大元件17、第一至第三衬垫(pad)P1至P3、第一和第二发送器TX1和TX2、第一和第二触发器FF1和FF2、以及信号发生器543。
串化器541可以串行化从写入驱动器和读出放大器530传输的信号(例如，位)，以便传输到第一触发器FF1。解串器542可以对从第二触发器FF2传输的信号(例如，位)进行解串行化，以便传输到写入驱动器和读出放大器530。
第一触发器FF1可以与信号发生器543的输出信号同步地将串化器541的输出信号传输到第一发送器TX1。第一发送器TX1可以通过电压放大元件17将第一触发器FF1的输出信号输出到第一衬垫P1。第一衬垫P1可以与外部设备(例如外部存储器控制器)连接。
第一接收器RX1可以将通过电压放大元件17传输的信号从第一衬垫P1传输到第二触发器FF2。第二触发器FF2可以与第二接收器RX2的输出信号同步地将第一接收器RX1的输出信号传输到解串器542。
第二接收器RX2可以通过电压放大元件17从第二衬垫P2接收信号。第二接收器RX2的输出信号可以被传输到第二触发器FF2的时钟输入。第二发送器TX2可以通过电压放大元件17将信号发生器543的输出信号输出到第二衬垫P2。第二衬垫P2可以与外部设备(例如，外部存储器控制器)连接。
第三接收器RX3可以通过电压放大元件17从第三衬垫P3接收信号。第三接收器RX3的输出信号被传输到信号发生器543。第三衬垫P3可以与外部设备(例如，外部存储器控制器)连接。
信号发生器543可以从第三接收器RX3的输出信号生成定时信号(例如，切换(toggle)信号或选通(strobe)信号)，其通知在低电平和高电平之间转换时的操作定时。信号发生器543的输出信号可以被传输到第一触发器FF1的时钟输入和第二发送器TX2。
例如，第三衬垫P3可以被配置为允许数据缓冲器540从外部设备接收定时信号。通过第三衬垫P3接收的信号被称为“数据选通信号”或“时钟信号”。第三衬垫P3的信号可以被信号发生器543用于生成另一定时信号，例如另一数据选通信号。
第二衬垫P2可以被配置用于数据缓冲器540以数据输入周期或数据输出周期来传达定时信号，例如，数据选通信号。在数据输入周期，可以通过电压放大元件17和第二接收器RX2从第二衬垫P2接收数据选通信号。第二触发器FF2可以与数据选通信号同步地识别通过电压放大元件17和第一接收器RX1从第一衬垫P1传输的数据信号。在数据输出周期，由信号发生器543生成的数据选通信号可以通过第二发送器TX2和电压放大元件17输出到第二衬垫P2。第一触发器FF1可以与数据选通信号同步地通过第一发送器TX1和电压放大元件17向第一衬垫P1输出数据信号。
如图13所示，输入到数据缓冲器540的信号通过电压放大元件17被传输。而且，从数据缓冲器540输出的信号通过电压放大元件17被输出。因此，数据缓冲器540与外部设备(例如，外部存储器控制器)交换的信号的强度被改进，从而使数据的完整性更好。
参考图13描述了数据缓冲器540使用电压放大元件17选择性地放大与外部设备交换的信号的示例。然而，电压放大元件17的使用不限于此。例如，构成诸如反相器和逻辑门之类的运算器的晶体管的栅极绝缘层可以实现为包括如参考图4所描述的铁电材料。或者，可以在通过其传输电压的线缆上以给定间隔布置铁电电容器。或者，可以在通过其在特定的组合逻辑之间传输信号的线缆上布置铁电电容器。
图14示出了根据另一实施例的半导体存储器设备600。参考图14，半导体存储器设备600包括存储器单元阵列610、行解码器620、写入驱动器和读出放大器630、数据缓冲器640、地址缓冲器650、命令缓冲器660、电压发生器670、以及控制逻辑块680。
可以如参考图2和图3以及图5或图6所描述的那样实现存储器单元阵列610。存储器单元阵列610的存储器单元MC中的每一个可以被实现为包括如参考图4所描述的电压放大元件11。
第一导线CL1_1至CL1_m可以被实现为包括如参考图7所描述的电压放大元件12。第二导线CL2_1至CL2_n可以被实现为包括如参考图7所描述的电压放大元件13。
行解码器620、写入驱动器和读出放大器630、数据缓冲器640、地址缓冲器650、命令缓冲器660、电压发生器670和控制逻辑块680可以实现为与参考图1描述的行解码器120、写入驱动器和读出放大器130、数据缓冲器140、地址缓冲器150、命令缓冲器160、电压发生器170和控制逻辑块180相同。
行解码器620或写入驱动器和读出放大器630可以被实现为包括如参考图8或图9所描述的电压放大元件14或15。电压发生器670可以被实现为包括如参考图10和图11所描述电压放大元件16。数据缓冲器640可以被实现为包括如参考图12和图13所描述的电压放大元件17。
上面通过使用术语“第一”、“第二”、“第三”等描述了半导体存储器设备100、200、300、400、500和600的组件。然而，术语“第一”、“第二”、“第三”等可用于将组件彼此区分，并且不限制本公开。例如，术语“第一”、“第二”、“第三”等不涉及任何形式的顺序或数字含义。
在以上实施例中，通过使用块来描述根据实施例的组件。所述块可以用各种硬件设备、硬件设备驱动的固件、诸如应用的软件、或者硬件设备和软件的组合来实现，所述硬件设备诸如集成电路、专用IC(application specific IC，ASIC)、现场可编程门阵列(field programmable gate array，FPGA)和复杂可编程逻辑器件(complex programmablelogic device，CPLD)。而且，所述块可以包括利用集成电路中的半导体元件实现的电路或知识产权(intellectual property，IP)。
根据一个或多个实施例，传输到晶体管的栅极的电压通过铁电材料被放大。根据一个或多个实施例，使用铁电电容器放大电压。因此，由于在保持工作电压的同时增大了电压的摆动，提供了一种在改进的操作速度或特定的操作速度内确保稳定性的半导体存储器设备。因此，本文的半导体存储器设备在通过在维持工作电压的同时极大增大工作电压的摆动来提高操作速度的同时提供低电力消耗。
本文已经公开了示例实施例，并且尽管采用了特定术语，但是它们仅以一般性和描述性意义来使用和解释，而不是出于限制的目的。在某些情况下，如本领域普通技术人员在提交本申请时清楚的，结合特定实施例描述的特征、特性和/或元件可以单独使用或与结合其他实施例描述的特征、特性和/或元件组合使用，除非另外特别指出。因此，本领域技术人员将理解，在不脱离所附权利要求中阐述的本发明的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (20)

1.一种半导体存储器设备，包括：
存储器单元阵列，包括存储器单元；
行解码器，其通过第一导线连接到存储器单元阵列；
写入驱动器和读出放大器，其通过第二导线连接到存储器单元阵列；
电压发生器，用于向行解码器供应第一电压，并向写入驱动器和读出放大器供应第二电压；和
数据缓冲器，其连接到写入驱动器和读出放大器，所述数据缓冲器用于在写入驱动器和读出放大器与外部设备之间传输数据，
其中行解码器、写入驱动器和读出放大器、电压发生器和数据缓冲器中的至少一个包括用于放大电压的第一铁电电容器。
2.如权利要求1所述的半导体存储器设备，其中存储器单元中的每一个包括：
第一晶体管和第二晶体管，串联连接在被供应电源电压的电力节点和被供应接地电压的接地节点之间；
第三晶体管和第四晶体管，串联连接在电力节点和接地节点之间；
第五晶体管，具有共同连接到第三晶体管的栅极和第四晶体管的栅极的第一节点、连接到所述第二导线中的一条第二导线的第二节点，以及连接到所述第一导线中的一条第一导线的栅极；和
第六晶体管，具有共同连接到第一晶体管的栅极和第二晶体管的栅极的第三节点、连接到所述第二导线中的另一条第二导线的第四节点、以及连接到所述一条第一导线的栅极，
其中第一至第六晶体管中的至少一个晶体管的栅极绝缘层包括铁电材料。
3.如权利要求1所述的半导体存储器设备，其中存储器单元中的每一个包括：
可变电阻元件，连接到所述第二导线中的一条第二导线；和
晶体管，具有连接到所述第二导线中的另一条第二导线的第一节点、连接到所述可变电阻元件的第二节点、以及连接到所述第一导线中的一条第一导线的栅极，
其中所述晶体管的栅极绝缘层包括铁电材料。
4.如权利要求3所述的半导体存储器设备，其中，所述可变电阻元件包括相变材料、铁电材料、电阻性材料和磁性材料中的至少一个。
5.如权利要求1所述的半导体存储器设备，其中存储器单元中的每一个包括：
电容器，连接到所述第二导线中的一条第二导线；
晶体管，具有连接到所述第二导线中的另一条第二导线的第一节点、连接到所述电容器的第二节点、以及连接到所述第一导线中的一条第一导线的栅极，
其中所述晶体管的栅极绝缘层包括铁电材料。
6.如权利要求1所述的半导体存储器设备，其中第一导线或第二导线中的每一个包括第二铁电电容器。
7.如权利要求1所述的半导体存储器设备，其中所述行解码器包括：
第一晶体管，连接在所述第一导线中的一条第一导线和对应于所述一条第一导线的内部线之间；和
第二晶体管和所述第一铁电电容器，串联连接在所述一条第一导线和所述内部线之间，
其中所述第二晶体管和所述第一铁电电容器与所述第一晶体管并联连接，并且
其中所述第一和第二晶体管由互补信号控制。
8.如权利要求1所述的半导体存储器设备，其中所述写入驱动器和读出放大器包括：
第一晶体管，连接在所述第二导线中的一条第二导线和与所述一条第二导线相对应的内部线之间；和
第二晶体管和所述第一铁电电容器，串联连接在所述一条第二导线和所述内部线之间，
其中所述第二晶体管和所述第一铁电电容器与所述第一晶体管并联连接，并且
其中所述第一和第二晶体管由互补信号控制。
9.如权利要求1所述的半导体存储器设备，其中，所述电压发生器包括：
第一晶体管，连接在电压发生节点和电压输出节点之间；和
第二晶体管和所述第一铁电电容器，串联连接在电压发生节点和电压输出节点之间，其中
所述第二晶体管和所述第一铁电电容器与所述第一晶体管并联连接，
所述第一和第二晶体管由互补信号控制，并且
所述电压输出节点的电压作为所述第一电压或所述第二电压被传输到所述行解码器或所述写入驱动器和读出放大器。
10.如权利要求1所述的半导体存储器设备，其中所述数据缓冲器包括：
第一衬垫，用于与外部设备连接；
第一接收器，用于放大从所述第一衬垫接收的第一信号以生成第二信号；和
所述第一铁电电容器，连接在所述第一衬垫和所述第一接收器之间。
11.如权利要求10所述的半导体存储器设备，其中所述数据缓冲器还包括：
第一发送器，用于放大内部信号以生成第三信号，并将第三信号传输到第一衬垫；和
第二铁电电容器，连接在第一衬垫和第一发送器之间。
12.如权利要求11所述的半导体存储器设备，其中所述数据缓冲器包括：
第二衬垫，用于与外部设备连接；
第二接收器，用于放大从第二衬垫接收的第四信号以生成第五信号；
第三铁电电容器，连接在第二接收器和第二衬垫之间；和
触发器，用于与第二接收器的第五信号同步地将第一接收器的第二信号转换为数字值。
13.如权利要求12所述的半导体存储器设备，其中所述数据缓冲器还包括解串器，用于对触发器的输出进行解串行化，以便传输到写入驱动器和读出放大器。
14.如权利要求11所述的半导体存储器设备，其中所述数据缓冲器还包括：
第二衬垫，用于与外部设备连接；
第二接收器，用于放大从第二衬垫接收的第四信号以生成第五信号；
第三铁电电容器，连接在第二衬垫和第二接收器之间；
信号发生器，用于根据第二接收器的第五信号生成第六信号；和
触发器，用于与第六信号同步地将内部信号传输到第一发送器。
15.如权利要求14所述的半导体存储器设备，其中所述数据缓冲器还包括串化器，用于串行化从写入驱动器和读出放大器传输的信号，以便传输到触发器。
16.如权利要求14所述的半导体存储器设备，其中所述数据缓冲器还包括：
第三衬垫，用于与外部设备连接；
第二发送器，用于放大信号发生器的第六信号以生成第七信号，并将第七信号传输到第三衬垫；和
第四铁电电容器，连接在第三衬垫和第二发送器之间。
17.一种半导体存储器设备，包括：
存储器单元阵列，包括存储器单元；
行解码器，通过第一导线连接到存储器单元阵列；
写入驱动器和读出放大器，通过第二导线连接到存储器单元阵列；
电压发生器，用于向行解码器供应第一电压，并向写入驱动器和读出放大器供应第二电压；和
数据缓冲器，连接到写入驱动器和读出放大器，所述数据缓冲器用于在写入驱动器和读出放大器与外部设备之间传输数据，
其中第一导线或第二导线中的每一个包括铁电电容器。
18.如权利要求17所述的半导体存储器设备，其中存储器单元中的每一个包括：
存储元件，存储至少一位；和
至少一个晶体管，根据所述第一导线中的一条第一导线的电压，将存储元件电连接在所述第二导线当中的彼此不同的两条第二导线之间，
其中，所述至少一个晶体管的栅极绝缘层包括铁电材料。
19.一种半导体存储器设备，包括：
存储器单元阵列，包括存储器单元；
行解码器，通过第一导线连接到存储器单元阵列；
写入驱动器和读出放大器，通过第二导线连接到存储器单元阵列；
电压发生器，用于向行解码器供应第一电压，并向写入驱动器和读出放大器供应第二电压；和
数据缓冲器，连接到写入驱动器和读出放大器，所述数据缓冲器用于在写入驱动器和读出放大器与外部设备之间传输数据，
存储器单元中的每一个包括：
存储元件，存储至少一位；和
至少一个晶体管，根据所述第一导线中的一条第一导线的电压，将存储元件电连接在所述第二导线当中的彼此不同的两条第二导线之间，
其中，所述至少一个晶体管的栅极绝缘层包括铁电材料。
20.如权利要求19所述的半导体存储器设备，其中：
数据缓冲器包括与外部设备连接的衬垫，并且
衬垫通过铁电电容器与数据缓冲器的内部电路连接。
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