KR20080051076A

KR20080051076A - 강유전체 기억 장치 및 전자 기기

Info

Publication number: KR20080051076A
Application number: KR1020070124230A
Authority: KR
Inventors: 야스노리 고이데
Original assignee: 세이코 엡슨 가부시키가이샤
Priority date: 2006-12-04
Filing date: 2007-12-03
Publication date: 2008-06-10
Also published as: EP1930908A1; US7567451B2; US20080130347A1

Abstract

강유전체 기억 장치의 판독 마진을 향상시킨다. 또한, 강유전체 기억 장치의 판독 특성을 향상시킨다. 강유전체 기억 장치를, 제1 노드(Vmn-L)와 제3 노드(Vc-L) 사이에 접속하고, 그 게이트 전극이 제2 노드(Vmn-R)에 접속된 제1 p채널형 MISFET(P1-L)와, 상기 제2 노드와 제4 노드(Vc-R) 사이에 접속되고, 그 게이트 전극이 상기 제1 노드에 접속된 제2 p채널형 MISFET(P1-R)와, 제1 비트선(BL-L)과 제1 노드(Vmn-L) 사이에 접속된 제1 전하 전송 MISFET(T2-L)와, 제2 비트선(BL-R)과 제2 노드(Vmn-R) 사이에 접속된 제2 전하 전송 MISFET(T2-R)와, 상기 제1 노드에 접속된 제1 용량(C5-L)과, 상기 제2 노드에 접속된 제2 용량(C5-R)을 포함하도록 구성한다.

인버터 앰프 회로, 마이너스 전위 발생 회로, 래치 회로, 전하 대 대책 회로, 비트선, 인버터, n채널형 MISFET, p채널형 MISFET, 노드, 스위칭 트랜지스터, 워드선

Description

강유전체 기억 장치 및 전자 기기{FERROELECTRIC MEMORY DEVICE AND ELECTRONIC EQUIPMENT}

본 발명은, 강유전체 기억 장치, 특히, 강유전체 기억 장치의 판독 회로에 관한 것이다.

강유전체 기억 장치(FeRAM: Ferroelectric Random Access Memory)의 판독에는, 래치형의 센스 앰프 회로를 이용하는 방법이 일반적이다(예를 들면, 하기 특허 문헌 1 참조).

그러나, 이 경우, 플레이트선에 인가된 전압이, 강유전체 캐패시터 용량(Cs)과 비트선 용량(Cbl)으로 분압된다. 따라서, 비트선 용량(Cbl)에 의해 강유전체 캐패시터에 충분한 전위가 인가되지 않는다. 또한, 비트선 전압의 차분을 센스 앰프에 의해 증폭하여 판독을 행하기 때문에, 비트선 용량(Cbl)이 증가할수록, 비트선 전압은 작아지고, 센스 마진이 작아지게 된다.

따라서, 비트선을 가상적으로 접지 전위로 고정할 수 있는 판독 회로가 검토되고 있다(예를 들면, 하기 특허 문헌 2 참조).

[특허 문헌 1] 일본 특허 공개 2000-187990호 공보

[특허 문헌 2] 일본 특허 공개 2002-133857호 공보

그러나, 상기 특허 문헌 2 등에 기재된 회로를 이용하여도, 추후에 상세하게 설명하는 바와 같이, (1) 메모리 셀의 강유전체 캐패시터 용량이 당초의 설정과 크게 어긋난 경우, (2) 메모리 셀의 강유전체 캐패시터 용량과 탱크 용량과의 비가 현저하게 변화된 경우에 판독 마진이 저하하게 된다.

또한，(3) 오판정을 개선하면서, 판독 마진을 향상하는 것이 중요하다. 특히, 강유전체 메모리 셀의 판독에서는, 원래 전하량이 작은 "0" 데이터가 빠르게 비트선에 전송되어, 일시적으로 "0" 데이터의 전위와 "1" 데이터의 전위가 역전하는 경우가 있다. 이와 같은 역전 상태에서，"0" 데이터의 전위와 "1" 데이터의 전위차를 확대하면, 오판정이 생기기 쉽다.

따라서, 본 발명은, 강유전체 기억 장치의 판독 마진을 향상시키는 것을 목적으로 한다. 또한, 강유전체 기억 장치의 판독 특성을 향상시키는 것을 목적으로 한다.

(1) 본 발명에 따른 강유전체 기억 장치는, 제1 비트선과 제1 노드 사이에 접속된 제1 전하 전송 MISFET와, 제2 비트선과 제2 노드 사이에 접속된 제2 전하 전송 MISFET와, 상기 제1 노드에 접속된 제1 용량과, 상기 제2 노드에 접속된 제2 용량과, 상기 제1 전하 전송용 MISFET와 상기 제1 노드 사이에 접속되고, 그 게이 트 전극이 상기 제2 노드에 접속된 제1 p채널형 MISFET와, 상기 제2 전하 전송용 MISFET와 상기 제2 노드 사이에 접속되고, 그 게이트 전극이 상기 제1 노드에 접속된 제2 p채널형 MISFET를 갖는다.

이러한 구성에 따르면, 메모리 셀의 강유전체 캐패시터 용량이 커진 경우라도, 제1, 제2 p채널형 MISFET에 의해 제1, 제2 노드의 한쪽의 전위의 상승을 억제할 수 있기 때문에, 이들 전위차를 크게 확보할 수 있다.

(2) 바람직하게는, 상기 제1 및 제2 전하 전송용 MISFET는, 각각 p채널형 MISFET이다.

(3) 바람직하게는, 제1 비트선과 상기 제1 전하 전송 MISFET의 게이트 전극 사이에 접속된 제1 인버터로서, 그 입력부와 상기 제1 비트선이 제3 용량을 통해서 접속되고, 그 출력부와 상기 제1 전하 전송 MISFET의 게이트 전극이 제4 용량을 통해서 접속된 제1 인버터와, 제2 비트선과 상기 제2 전하 전송 MISFET의 게이트 전극 사이에 접속된 제2 인버터로서, 그 입력부와 상기 제2 비트선이 제5 용량을 통해서 접속되고, 그 출력부와 상기 제2 전하 전송 MISFET의 게이트 전극이 제6 용량을 통해서 접속된 제2 인버터를 갖는다. 이러한 구성에 따르면, 제1, 제2 비트선의 전위를 제1, 제2 전하 전송 MISFET의 게이트 전극에 피드백할 수 있어, 비트선을 보다 강고하게 접지 전위로 고정할 수 있다.

(4) 예를 들면, 상기 제1 전하 전송용 MISFET와 상기 제1 p채널형 MISFET와의 제1 접속 노드와, 접지 전위 사이에 접속된 제3 p채널형 MISFET와, 상기 제2 전하 전송용 MISFET와 상기 제2 p채널형 MISFET와의 제2 접속 노드와, 접지 전위 사 이에 접속된 제4 p채널형 MISFET를 갖는다.

이러한 구성에 따르면, 메모리 셀의 강유전체 캐패시터 용량이 작아진 경우라도, 제3, 제4 p채널형 MISFET에 의해 제1, 제2 노드의 한쪽의 전위를 인상할 수 있기 때문에, 이들 전위차를 크게 확보할 수 있다. (5) 이 제3 및 제4 p채널형 MISFET는, 상기 장치의 판독 동작 개시 후, 일정한 기간 후에, 온 상태로 되도록 제어된다.

(6) 예를 들면, 상기 제1 인버터의 출력부와 접지 전위 사이에 접속된 제1 n채널형 MISFET와, 상기 제2 인버터의 출력부와 접지 전위 사이에 접속된 제2 n채널형 MISFET를 갖는다.

이러한 구성에 따르면, 메모리 셀의 강유전체 캐패시터 용량이 작아진 경우라도, 제1, 제2 n채널형 MISFET에 의해 제1, 제2 노드의 한쪽의 전위를 인상할 수 있기 때문에, 이들 전위차를 크게 확보할 수 있다. (7) 이 제1 및 제2 n채널형 MISFET는, 상기 장치의 판독 동작 개시 후, 일정한 기간 후에, 온 상태로 되도록 제어된다.

(8) 예를 들면, 상기 제1 인버터의 입력부와 전원 전위 사이에 접속된 제5 p채널형 MISFET와, 상기 제2 인버터의 출력부와 전원 전위 사이에 접속된 제6 p채널형 MISFET를 갖는다.

이러한 구성에 따르면, 메모리 셀의 강유전체 캐패시터 용량이 작아진 경우라도, 제5, 제6 p채널형 MISFET에 의해 제1, 제2 노드의 한쪽의 전위를 인상할 수 있기 때문에, 이들 전위차를 크게 확보할 수 있다. (9) 이 제5 및 제6 p채널형 MISFET는, 상기 장치의 판독 동작 개시 후, 일정한 기간 후에, 온 상태로 되도록 제어된다.

(10) 예를 들면, 상기 제1, 제2 용량은 강유전체 용량이다. 이러한 구성에 따르면, 소면적으로 대용량을 확보할 수 있다.

(11) 예를 들면, 상기 제1, 제2 용량은 게이트 용량이다. 이러한 구성에 따르면, 제어성 좋게 용량을 형성할 수 있다.

(12) 예를 들면, 상기 제1 비트선 및 제2 비트선에는, 각각 강유전체 메모리가 접속되어 있다. 이러한 구성에 따르면, 소위 2T2C의 강유전체 메모리 셀에 본 발명을 적용할 수 있다.

(13) 예를 들면, 상기 제1 비트선에는, 강유전체 메모리가 접속되고, 상기 제2 비트선에는, 참조 전위가 인가된다. 이러한 구성에 따르면, 소위 1T1C의 강유전체 메모리 셀에 본 발명을 적용할 수 있다.

(14) 본 발명에 따른 전자 기기는, 상기 강유전체 기억 장치를 갖는다. 이러한 구성에 따르면, 전자 기기의 특성을 향상시킬 수 있다. 여기에서, 전자 기기란, 본 발명에 따른 강유전체 기억 장치를 구비한 일정한 기능을 발휘하는 기기 일반을 말하며, 그 구성에 특별히 한정은 없지만, 예를 들면, 상기 강유전체 기억 장치를 구비한 컴퓨터 장치 일반, 휴대 전화, PHS, PDA, 전자 수첩, IC 카드 등, 기억 장치를 필요로 하는 모든 장치가 포함된다.

(15) 본 발명에 따른 강유전체 기억 장치는, 제1 노드와 제3 노드 사이에 접속되고, 그 게이트 전극이 제2 노드에 접속된 제1 p채널형 MISFET와, 상기 제2 노 드와 제4 노드 사이에 접속되고, 그 게이트 전극이 상기 제1 노드에 접속된 제2 p채널형 MISFET와, 제1 비트선과 상기 제3 노드 사이에 접속된 제1 전하 전송 MISFET와, 제2 비트선과 상기 제4 노드 사이에 접속된 제2 전하 전송 MISFET와, 상기 제1 비트선과 상기 제1 전하 전송 MISFET의 제1 게이트 전극 사이에 접속되고, 상기 제1 비트선의 전위에 따라서, 상기 제1 게이트 전극에 인가되는 전위를 제어하는 제1 제어 회로와, 상기 제2 비트선과 상기 제2 전하 전송 MISFET의 제2 게이트 전극 사이에 접속되고, 상기 제2 비트선의 전위에 따라서, 상기 제2 게이트 전극에 인가되는 전위를 제어하는 제2 제어 회로와, 상기 제1 노드에 접속된 제1 용량과, 상기 제2 노드에 접속된 제2 용량과, 상기 제1 비트선에 접속된 제1 마이너스 전위 발생 회로와, 상기 제2 비트선에 접속된 제2 마이너스 전위 발생 회로를 갖는다.

이러한 구성에 따르면, 제1, 제2 p채널형 MISFET에 의해 제1, 제2 노드의 한쪽의 전위의 상승을 억제할 수 있기 때문에, 이들 전위차를 크게 확보할 수 있어, 판독 마진의 향상을 도모할 수 있다. 또한, 제1 및 제2 마이너스 전위 발생 회로에 의해 제1 및 제2 비트선을 마이너스 전위로 변화시킴으로써, 판독 초기에서의 제1, 제2 p채널형 MISFET의 동작을 제한할 수 있어, 오판정을 개선할 수 있다.

(16) 바람직하게는, 상기 제1 및 제2 전하 전송용 MISFET는, 각각 p채널형 MISFET이다.

(17) 바람직하게는, 상기 제1 제어 회로는, 제1 비트선과 상기 제1 전하 전송 MISFET의 게이트 전극 사이에 접속된 제1 인버터로서, 그 입력부와 상기 제1 비 트선이 제3 용량을 통해서 접속되고, 그 출력부와 상기 제1 전하 전송 MISFET의 게이트 전극이 제4 용량을 통해서 접속된 제1 인버터를 갖고, 상기 제2 제어 회로는, 제2 비트선과 상기 제2 전하 전송 MISFET의 게이트 전극 사이에 접속된 제2 인버터로서, 그 입력부와 상기 제2 비트선이 제5 용량을 통해서 접속되고, 그 출력부와 상기 제2 전하 전송 MISFET의 게이트 전극이 제6 용량을 통해서 접속된 제2 인버터를 갖는다. 이러한 구성에 따르면, 제1, 제2 비트선의 전위를 제1, 제2 전하 전송 MISFET의 게이트 전극에 피드백할 수 있다.

(18) 바람직하게는, 상기 제1 마이너스 전위 발생 회로는, 상기 제1 비트선과, 제1 신호선 사이에 접속된 제7 용량을 갖고, 상기 제2 마이너스 전위 발생 회로는, 상기 제2 비트선과, 상기 제1 신호선 사이에 접속된 제8 용량을 갖는다. 이러한 구성에 따르면, 용이한 구성으로 용이하게 마이너스 전위를 발생시킬 수 있다.

(19) 예를 들면, 상기 제7 및 제8 용량은 강유전체 용량이다. 이와 같이, 용량으로서 강유전체 용량을 이용하여도 된다.

(20) 바람직하게는, 상기 제1 비트선 또는 제2 비트선에는, 각각 강유전체 메모리가 접속되고, 상기 제7 및 제8 용량은, 상기 강유전체 메모리를 구성하는 강유전체 용량과 거의 동일 용량이다. 이러한 구성으로 하면, "0" 데이터분의 전하가 캔슬되고, 비트선이 플러스 전위까지 상승했을 때에는, "0" 데이터의 전위와 "1" 데이터의 전위의 역전이 시정되고 있다.

(21) 예를 들면, 상기 제1 인버터의 출력부와 접지 전위 사이에 접속된 제1 n채널형 MISFET와, 상기 제2 인버터의 출력부와 접지 전위 사이에 접속된 제2 n채널형 MISFET를 갖는다.

이러한 구성에 따르면, 제1, 제2 n채널형 MISFET에 의해 제1, 제2 노드의 한쪽의 전위를 인상할 수 있다.

(22) 예를 들면, 상기 제1 인버터의 출력부와 상기 제1 n채널형 MISFET 사이에 접속되고, 게이트 전극이 상기 제1 인버터의 입력부에 접속된 제3 n채널형 MISFET와, 상기 제2 인버터의 출력부와 상기 제2 n채널형 MISFET 사이에 접속되고, 게이트 전극이 상기 제2 인버터의 입력부에 접속된 제4 n채널형 MISFET를 갖는다.

이러한 구성에 따르면, 제3, 제4 n채널형 MISFET에 의해, 제1 및 제2 비트선의 전위차를 반영하면서, 제1, 제2 노드의 한쪽의 전위를 인상할 수 있다.

(23) 바람직하게는, 상기 제1 및 제2 n채널형 MISFET는, 각각 상기 제1 및 제2 마이너스 전위 발생 회로의 동작 개시 후, 일정한 기간 후에, 온 상태로 되도록 제어된다.

이러한 구성에 따르면, 상기 제1 및 제2 마이너스 전위 발생 회로에 의해, 판독 초기에서의 제1, 제2 p채널형 MISFET의 동작을 제한할 수 있고, 또한, 일정 기간 동안에, "0" 데이터의 전위와 "1" 데이터의 전위의 역전을 시정할 수 있으며, 시정된 적절한 전위차에 기초하여, 제1, 제2 노드의 한쪽의 전위를 인상할 수 있다. 따라서, 오판정을 방지하면서, 판독 마진의 향상을 도모할 수 있다.

(24) 예를 들면, 상기 제1 전하 전송 MISFET와 병렬로 접속되고, 게이트 전극이 제2 신호선에 접속된 제3 전하 전송 MISFET와, 상기 제2 전하 전송 MISFET와 병렬로 접속되고, 게이트 전극이 상기 제2 신호선에 접속된 제4 전하 전송 MISFET를 갖는다.

이러한 구성에 따르면, 제3, 제4 전하 전송 MISFET에 의해 제1, 제2 노드의 한쪽의 전위를 인상할 수 있다.

(25) 예를 들면, 상기 제3 노드와, 접지 전위 사이에 접속되고, 게이트 전극이 제2 신호선에 접속된 제3 p채널형 MISFET와, 상기 제4 노드와, 접지 전위 사이에 접속되고, 게이트 전극이 제2 신호선에 접속된 제4 p채널형 MISFET를 갖는다. 제3 노드는, 상기 제1 전하 전송용 MISFET와 상기 제1 p채널형 MISFET와의 접속 노드이다. 또한, 제4 노드는, 상기 제2 전하 전송용 MISFET와 상기 제2 p채널형 MISFET와의 접속 노드이다.

이러한 구성에 따르면, 제3, 제4 p채널형 MISFET에 의해 제1, 제2 노드의 한쪽의 전위를 인상할 수 있다.

(26) 예를 들면, 상기 제1 인버터의 입력부와 전원 전위 사이에 접속되고, 게이트 전극이 제2 신호선에 접속된 제5 p채널형 MISFET와, 상기 제2 인버터의 입력부와 전원 전위 사이에 접속되고, 게이트 전극이 상기 제2 신호선에 접속된 제6 p채널형 MISFET를 갖는다.

이러한 구성에 따르면, 제5, 제6 p채널형 MISFET에 의해 제1, 제2 노드의 한쪽의 전위를 인상할 수 있다.

(27) 바람직하게는, 상기 제2 신호선의 전위는, 상기 제1 및 제2 마이너스 전위 발생 회로의 동작 개시 후, 일정한 기간 후에, 변화되도록 제어된다.

이러한 구성에 따르면, 판독 초기에서의 제1, 제2 p채널형 MISFET의 동작을 제한할 수 있고, 또한, 일정 기간 동안에, "0" 데이터의 전위와 "1" 데이터의 전위의 역전을 시정할 수 있으며, 시정된 적절한 전위차에 기초하여, 제1, 제2 노드의 한쪽의 전위를 인상할 수 있다. 따라서, 오판정을 방지하면서, 판독 마진의 향상을 도모할 수 있다.

(28) 예를 들면, 상기 제1 비트선 및 제2 비트선에는, 각각 강유전체 메모리가 접속되어 있다. 이러한 구성에 따르면, 소위 2T2C의 강유전체 메모리 셀에 본 발명을 적용할 수 있다.

(29) 예를 들면, 상기 제1 비트선에는, 강유전체 메모리가 접속되고, 상기 제2 비트선에는, 참조 전위가 인가된다. 이러한 구성에 따르면, 소위 1T1C의 강유전체 메모리 셀에 본 발명을 적용할 수 있다.

(30) 본 발명에 따른 전자 기기는, 상기 강유전체 기억 장치를 갖는다. 이러한 구성에 따르면, 전자 기기의 특성을 향상시킬 수 있다.

이하, 본 발명의 실시 형태를 도면을 참조하면서 상세하게 설명한다. 또한, 동일한 기능을 갖는 것에는 동일 혹은 관련된 부호를 붙이고, 그 반복된 설명을 생략한다.

(실시 형태 1)

도 1은, 강유전체 기억 장치의 구성을 도시하는 블록도이다. 도시하는 바와 같이, 강유전체 기억 장치(100)는, 메모리 셀 어레이(110)와, 주변 회로부(120, 130, 140 등)를 갖는다. 메모리 셀 어레이(110)는, 어레이 형상으로 배치된 복수의 메모리 셀로 이루어지고, 각 메모리 셀은, 워드선 WL 및 비트선 BL-L, BL-R의 교점에 배치된다. 또한, 여기에서는，2T2C셀을 예로 설명한다. 따라서, 비트선 BL-L 및 BL-R에 각각 접속된 2개의 트랜지스터와 2개의 강유전체 캐패시터에 의해 1개의 데이터가 기억된다. 또한, 주변 회로를 구성하는 워드선 제어부(120) 및 플레이트선 제어부(130)는, 복수의 워드선 WL 및 복수의 플레이트선 PL의 전압을 제어한다. 이들 제어에 의해, 메모리 셀 MC에 기억된 데이터를 복수의 비트선 BL에 판독하고, 또한, 외부로부터 공급된 데이터를 비트선 BL을 통해서 메모리 셀 MC에 기입한다. 이와 같은 판독, 기입은, 비트선 제어부(140)에서 이루어진다.

도 2는, 본 실시 형태의 센스 앰프 회로(판독 회로)의 구성을 도시하는 회로도이다.

도시하는 바와 같이, 비트선 BL-L 및 BL-R은, 각각, p채널형 MISFET(전하 전송 MISFET: Metal Insulator Semiconductor Field Effect Transistor) T2-L 및 T2-R을 통해서 제1 노드 Vmn-L 및 제2 노드 Vmn-R에 접속되어 있다.

한편, 제1 노드 Vmn-L 및 제2 노드 Vmn-R과, 접지 전위(기준 전위, GND, Vss) 사이에는, 각각 탱크 용량 C5-L 및 C5-R이 접속되어 있다. 또한, 제1 노드 Vmn-L 및 제2 노드 Vmn-R에는, 각각 스위칭 트랜지스터 VswmL, VswmR을 통해서 마이너스 전위 발생 회로(17-L, 17-R)가 접속되어 있다. 또한, 여기에서는, 탱크 용량 C5-L 및 C5-R로서, 강유전체 용량을 이용했지만, 상유전체 용량을 이용하여도 된다. 단, 강유전체 용량을 이용하면, 소면적으로 대용량을 얻을 수 있다.

상기 구성에 의해, 비트선 BL-L, BL-R에, 메모리 셀로부터 전위가 전송되어도, 제1, 제2 탱크 용량에 축적된 마이너스 전하를 p채널형 MISFET T2-L 및 T2-R을 통해서 전송함으로써, 비트선을 가상적으로 접지 전위로 고정할 수 있다. 따라서, 플레이트선에 인가된 판독 전압의 대부분을 메모리 셀의 강유전체 캐패시터에 인가할 수 있어, 판독 마진을 향상시킬 수 있다. 또한, 판독 속도를 향상시킬 수 있다. 또한, 비트선 용량의 영향을 저감할 수 있기 때문에, 메모리 셀의 대용량화에 의해 비트선 길이가 증가하여도, 상기 양호한 특성을 유지할 수 있다.

이하, 도 2의 회로를 더욱 상세하게 설명한다.

상기 p채널형 MISFET T2-L, T2-R의 게이트 전극(노드 Vthg-L, Vthg-R)에는, 각각 스위칭 트랜지스터 VswL, VswR을 통해서 임계값 전위(Vth) 발생 회로(15-L, 15-R)가 접속되어 있다.

또한, 비트선 BL-L, BL-R과 p채널형 MISFET T2-L, T2-R의 게이트 전극 사이에는, 각각 인버터 앰프 회로(13-L, 13-R)가 접속되어 있다. 인버터 앰프 회로(13-L, 13-R)는, 인버터 INVL, INVR, 용량 C1-L, C1-R, C2-L, C2-R 및 저항 RL, RR로 구성되어 있다.

구체적으로는, 비트선 BL-L과 인버터 INVL의 입력부는, 용량 C1-L을 통해서 접속되고, p채널형 MISFET T2-L의 게이트 전극과 인버터 INVL의 출력부는, 용량 C2-L을 통해서 접속되어 있다. 또한, 인버터 INVL의 입력부와 출력부는, 저항 RL을 통해서 접속되어 있다.

마찬가지로, 비트선 BL-R과 인버터 INVR의 입력부는, 용량 C1-R을 통해서 접 속되고, p채널형 MISFET T2-R의 게이트 전극과 인버터 INVR의 출력부는, 용량 C2-R을 통해서 접속되어 있다. 또한, 인버터 INVR의 입력부와 출력부는, 저항 RR을 통해서 접속되어 있다.

또한, 상기 인버터 앰프 회로(13-L, 13-R)는, 용량 C1-L, C1-R, C2-L, C2-R로서 상유전체 용량을 이용하고 있지만, 강유전체 용량을 이용하여도 된다. 이 인버터 앰프 회로(13-L, 13-R)는, 비트선의 전위를 p채널형 MISFET의 게이트 전극에 피드백함으로써, 비트선을 보다 강고하게 접지 전위로 고정하는 역할을 한다.

또한, 제1 노드 Vmn-L 및 제2 노드 Vmn-R에는, 플러스 전위 변환 회로(L/S)(19-L, 19-R)가 접속되고, 이들 출력(신호) Vsf-L, Vsf-R의 전위차를 래치 회로(20)에서 판정함으로써, 판독이 행해진다.

여기에서, 본 실시 형태에서는，p채널형 MISFET T2-L, T2-R과 제1, 제2 노드 Vmn-L, Vmn-R 사이에 각각 p채널형 MISFET P1-L, P1-R이 접속되어 있다. 또한，p채널형 MISFET P1-L의 게이트 전극은, 제2 노드 Vmn-R과 접속되고, p채널형 MISFET P1-R의 게이트 전극은, 제1 노드 Vmn-L과 접속되어 있다. 이 교차 접속시킨 p채널형 MISFET P1-L 및 P1-R을 회로(30)라고 한다. 이 회로(30)는, 후술하는 바와 같이, 전하 대 대책 회로라고 할 수 있다.

다음으로, 상기 센스 앰프 회로를 갖는 강유전체 기억 장치의 판독 동작을 설명한다. 도 3 및 도 4에, 강유전체 기억 장치의 판독 시의 타이밍차트(전위의 시뮬레이션)를 도시한다.

도 3의 (a)에 도시하는 바와 같이, 임계값 전위 발생 회로(15-L, 15-R)의 제 어 신호 Vthgen을 H레벨(고전위 레벨)로 하고, 임계값 전위 발생 회로(15-L, 15-R)로부터 p채널형 MISFET T2-L, T2-R의 임계값 전위를 출력한다. 이 때, 스위칭 트랜지스터 VswL, VswR의 공통의 제어 신호 Vsw는, H레벨이며, 스위칭 트랜지스터VswL, VswR은, 온 상태이다(도 3의 (b) 참조). 따라서, p채널형 MISFET T2-L, T2-R의 게이트에, 임계값 전위가 공급된다. 다음으로, 워드선 WL의 전위를 H레벨로 한다(도 4의 WL 참조).

또한, 제어 신호 Vsw를 L레벨(저전위 레벨)로 하고, 스위칭 트랜지스터 VswL, VswR을 오프 상태로 한다. 이에 의해, 노드 Vthg-L, Vthg-R은, 플로팅 상태로 된다.

다음으로, 마이너스 전위 발생 회로(17-L, 17-R)의 제어 신호 Vmngen을 H레벨로 하고, 마이너스 전위 발생 회로(17-L, 17-R)로부터 마이너스 전위를 출력한다. 이 때, 스위칭 트랜지스터 VswmR, VswmL의 공통의 제어 신호 Vswm은, H레벨이며, 스위칭 트랜지스터 VswmR, VswmL은, 온(도통) 상태이다(도 3의 (d) 참조). 따라서, 제1 노드 Vmn-L 및 제2 노드 Vmn-R은, 마이너스 전위로 된다. 바꿔 말하면, 탱크 용량 C5-L, C5-R에 마이너스 전하가 차지된다.

다음으로, 제어 신호 Vswm을 L레벨로 하고, 스위칭 트랜지스터 VswmR, VswmL을 오프 상태로 한다. 이에 의해, 제1 노드 Vmn-L 및 제2 노드 Vmn-R은, 플로팅 상태로 된다.

다음으로, 플레이트선 PL을 H레벨로 한다(도 4의 PL 참조). 그 결과, 메모리 셀의 전하가 판독된다. 바꿔 말하면, 메모리 셀의 전하가 비트선 BL-L, BL-R에 전송된다.

상기 전하의 전송에 의해, 비트선 BL-L, BL-R의 전위가 상승한다. 이 전위의 상승을 인버터 앰프(13-L, 13-R)에 의해 역 위상으로 증폭함으로써, 노드 Vthg-L, Vthg-R의 전위를 낮춘다. 이 전위의 변화량(낮춤 폭)은, 상기 비트선의 전위의 변화량(상승량)에 의존한다. 즉, 메모리 셀의 "0" 데이터와 "1" 데이터의 전하량의 차에 의존한다.

여기에서, 노드 Vthg-L, Vthg-R의 전위가 낮아지면, p채널형 MISFET T2-L, T2-R이 온한다. 따라서, 마이너스 전위에 차지된 탱크 용량 C5-L, C5-R에, 비트선 BL-L, BL-R로부터 전하가 전송된다. 즉, 제1 노드 Vmn-L 및 제2 노드 Vmn-R의 전위가 상승한다. 메모리 셀의 전하가 모두 탱크 용량 C5-L, C5-R에 전송되면, 비트선 BL-L, BL-R의 전위가 하강하고 노드 Vthg-L, Vthg-R의 전위가 상승하여, p채널형 MISFET T2-L, T2-R이 오프한다. 따라서 제1 노드 Vmn-L 및 제2 노드 Vmn-R의 전위 상승이 멈춘다. 이 때, 메모리 셀의 "0" 데이터와 "1" 데이터의 전하량에 의해 노드 Vthg-L, Vthg-R의 전위 변동이 상이하고, 이에 대응하여, 제1 노드 Vmn-L 및 제2 노드 Vmn-R의 전위의 상승 폭이 상이하다. 즉, "0" 데이터와 "1" 데이터의 전하량의 차에 의해, 제1 노드 Vmn-L 및 제2 노드 Vmn-R에 전위차가 생긴다.

여기에서, 본 실시 형태에서는, 전술한 바와 같이, 센스 앰프 회로 내에 교차 접속시킨 p채널형 MISFET P1-L 및 P1-R(30)을 구비하고 있기 때문에 다음의 동작이 이루어진다.

즉, 제1 노드 Vmn-L 및 제2 노드 Vmn-R 중，보다 고전위이었던 쪽이, 먼저 p 채널형 MISFET P1-L, P1-R의 임계값 전위(Vth)에 도달하고, 다른 쪽 측의 p채널형 MISFET를 오프시킨다. 도 4에서는, 제2 노드 Vmn-R이 먼저 임계값 전위(여기에서는，-0.7V)에 도달하고 있기 때문에, p채널형 MISFET P1-L이 오프한다. 그 결과, 제1 노드 Vmn-L의 전위의 상승이 정지한다(도 4의 Vmn-R, Vmn-L 참조).

이와 같이, 본 실시 형태에서는, 노드 Vthg-L, Vthg-R의 전위에 상관없이, 제1 노드 Vmn-L 및 제2 노드 Vmn-R의 한쪽의 전위의 상승을 억제할 수 있기 때문에, 이들 전위차를 크게 확보할 수 있다. 따라서, 판독 마진을 향상시킬 수 있다.

이하에, 비교 회로(도 5)를 참조하면서, 본 실시 형태의 효과에 대해서, 더욱 상세하게 설명한다.

도 5는, 교차 접속시킨 p채널형 MISFET P1-L, P1-R을 이용하지 않았던 경우의 센스 앰프 회로의 구성도이다. 또한, 도 2와 동일 개소에는 동일한 부호를 붙이고, 그 상세한 설명을 생략한다. 도 5에 도시하는 회로에서는，p채널형 MISFET T2-L 및 T2-R을 직접 제1 노드 Vmn-L 및 제2 노드 Vmn-R에 각각 접속하고 있다.

이러한 회로에서，(1) 메모리 셀의 강유전체 캐패시터 용량이 당초의 설정과 크게 어긋난 경우, (2) 메모리 셀의 강유전체 캐패시터 용량과 탱크 용량과의 비가 현저하게 변화된 경우에 판독 마진이 저하한다.

예를 들면, 메모리 셀의 강유전체 캐패시터 용량("0" 데이터의 전하량)이 컸던 경우의 시뮬레이션 결과를 도 6에 도시한다. 또한, 이 경우에는, 메모리 셀의 강유전체 캐패시터 용량이 탱크 용량과 비교하여, 상대적으로 큰 경우라고도 할 수 있다.

이 경우, 도 6에 도시하는 바와 같이, "0" 데이터에 대응하는 제1 노드 Vmn-L이 크게 상승한다. 한편，"1" 데이터에 대응하는 제2 노드 Vmn-R은, 소정의 전위(이 경우 0.7V)까지만 상승하기 때문에, 제1 노드 Vmn-L과 제2 노드 Vmn-R의 전위차가 작아지게 된다. 따라서, 이에 대응하여, 플러스 전위 변환 회로(19-L, 19-R)의 출력 Vsf-L 및 Vsf-R의 전위차도 작아지게 된다. 플러스 전위 변환에서는, 통상 변환 손실이 생기기 때문에, 더욱 전위차가 작아진다.

이에 대하여, 본 실시 형태에서는, 전술한 바와 같이, 제1 노드 Vmn-L 및 제2 노드 Vmn-R의 한쪽의 전위(도 4에서는 Vmn-L)의 상승을 억제할 수 있기 때문에, 이들 전위차를 크게 확보할 수 있다. 바꿔 말하면, 제1 노드 Vmn-L 및 제2 노드 Vmn-R의 전위차를 Vth 이상으로 할 수 있다. 따라서, 플러스 전위 변환 회로(19-L, 19-R)의 출력 Vsf-L 및 Vsf-R의 전위차를 크게 할 수 있다. 즉, 제1 노드 Vmn-L 및 제2 노드 Vmn-R의 전위는 마이너스 전위이기 때문에 플러스 전위로 변환하여, 그 차를 래치할 필요가 있다. 따라서, 플러스 전위 변환 회로(19-L, 19-R)의 출력 Vsf-L 및 Vsf-R의 전위차가 커지는 소정의 시간 후에 래치 회로(20)를 온하고, 판독 신호를 디지털 신호(H 또는 L)로서 출력한다.

이와 같이, 플러스 전위 변환 회로(19-L, 19-R)의 출력 Vsf-L 및 Vsf-R의 전위차를 크게 할 수 있다. 또한, 적어도 Vth 이상의 전위차가 확보되기 때문에, 플러스 전위 변환 회로의 세팅(변환 손실)에 상관없이, 출력 Vsf-L 및 Vsf-R의 전위차를 크게 할 수 있다.

이상 상세하게 설명한 바와 같이, 본 실시 형태에 따르면, 판독 마진을 향상 시킬 수 있다. 또한, 판독 특성을 향상시킬 수 있다. 또한, 도 4 및 도 6에서는, 노드 Vthg-L, Vthg-R의 전위의 변화도 나타냈다.

(실시 형태 2)

실시 형태 1에서는, 메모리 셀의 강유전체 캐패시터 용량("0" 데이터의 전하량)이 컸던 경우의 대책에 대해서 설명했지만, 본 실시 형태에서는, 강유전체 캐패시터 용량("1" 데이터의 전하량)이 작았던 경우의 대책에 대해서 설명한다. 또한, 이 경우에는, 메모리 셀의 강유전체 캐패시터 용량이 탱크 용량과 비교하여, 상대적으로 작은 경우라고도 할 수 있다. 실시 형태 1과 동일 개소에는 동일한 부호를 붙이고, 그 상세한 설명을 생략한다.

도 7은, 본 실시 형태의 센스 앰프 회로(판독 회로)의 구성을 도시하는 회로도이다. 도 2에 도시하는 회로에, 전하 소 대책 회로로서 회로(40)가 내장되어 있다.

즉, p채널형 MISFET T2-L, T2-R과, p채널형 MISFET P1-L, P1-R과의 접속 노드인 제3 노드 Vc-L, 제4 노드 Vc-R에, p채널형 MISFET P3-L, P3-R이 접속되어 있다.

구체적으로는, 제3 노드 Vc-L과 접지 전위 사이에 p채널형 MISFET P3-L이 접속되고, 제4 노드 Vc-R과 접지 전위 사이에 p채널형 MISFET P3-R이 접속되어 있다. p채널형 MISFET P3-L 및 P3-R의 게이트 전극은, 용량 C7을 통해서 신호선 Vupb에 접속되어 있다. 또한，p채널형 MISFET P3-L 및 P3-R의 백 게이트는 접지 전위에 접속되어 있다. 이와 같이 접속함으로써, 기판에의 리크 전류를 저감할 수 있다. 또한, 신호선과 신호를 동일한 부호로 나타내는 경우도 있다. 또한, 여기에서는 용량 C7로서 상유전체 용량을 이용했지만, 강유전체 용량을 이용하여도 된다.

다음으로, 상기 센스 앰프 회로를 갖는 강유전체 기억 장치의 판독 동작을 설명한다. 도 8 및 도 9에, 강유전체 기억 장치의 판독 시의 타이밍차트를 도시한다. 또한, 실시 형태 1과 동일한 동작에 대해서는 그 상세한 설명을 생략하고, 특히, 회로(40)에 따른 동작에 대해서 상세하게 설명한다. 또한, 도 8의 (a)∼(d)는, 도 3의 (a)∼(d)와 동일한 파형이다.

실시 형태 1에서 도 3 등을 참조하면서 설명한 바와 같이, 제어 신호 Vthgen을 H레벨로 하고(도 3의 (a), 도 8의 (a) 참조), p채널형 MISFET T2-L, T2-R에, 임계값 전위를 공급한다. 다음으로, 워드선 WL의 전위를 H레벨로 한다(도 9의 WL 참조). 또한, 제어 신호 Vsw를 L레벨로 하고(도 3의 (b), 도 8의 (b) 참조), 노드 Vthg-L, Vthg-R을 플로팅 상태로 한다. 다음으로, 제어 신호 Vmngen을 H레벨로 하고(도 3의 (c), 도 8의 (c) 참조), 탱크 용량 C5-L, C5-R에 마이너스 전하를 차지한다. 다음으로, 제어 신호 Vswm을 L레벨로 하고(도 3의 (d), 도 8의 (d) 참조), 제1 노드 Vmn-L 및 제2 노드 Vmn-R을 플로팅 상태로 한다.

다음으로, 플레이트선 PL을 H레벨로 한다(도 9의 PL 참조). 그 결과, 실시 형태 1에서 설명한 바와 같이, 메모리 셀의 전하가 비트선 BL-L, BL-R에 전송된다. 또한, 제1 노드 Vmn-L 및 제2 노드 Vmn-R의 전위가 상승한다.

여기에서, 본 실시 형태에서는, 전술한 바와 같이, p채널형 MISFET P3-L, P3-R(40)을 구비하고 있기 때문에 다음의 동작이 이루어진다.

즉, 도 8의 (e)에 도시하는 바와 같이, 일정 기간(예를 들면, 플레이트선 PL의 상승으로부터 기간 t1 후)에, 제어 신호 Vup을 H레벨로 한다. 즉, Vup의 반전 신호인 Vupb가 L레벨로 된다. 따라서, 용량 C7을 통해서 신호가 전달되고, p채널형 MISFET P3-L 및 P3-R이 온 상태로 된다. 따라서, 마이너스 전위인 제3 노드 Vc-L 및 제4 노드 Vc-R이 접지 전위와 접속되어, 마이너스 전위인 제1 노드 Vmn-L 및 제2 노드 Vmn-R이 상승한다.

이 후, 실시 형태 1에서 상세하게 설명한 바와 같이, 제1 노드 Vmn-L 및 제2 노드 Vmn-R 중，보다 고전위이었던 쪽이, 먼저 p채널형 MISFET P1-L, P1-R의 임계값 전위에 도달하고, 다른 쪽 측의 p채널형 MISFET를 오프시킨다. 도 9에서는, 제2 노드 Vmn-R의 전위가, 먼저 임계값 전위(여기에서는，-0.7V)까지 인상되고, p채널형 MISFET P1-L이 오프한다. 그 결과, 제1 노드 Vmn-L의 전위의 상승이 정지한다(도 9의 Vmn-R, Vmn-L 참조).

이와 같이, 본 실시 형태에서는, 메모리 셀의 강유전체 캐패시터 용량이 작기 때문에, 메모리 셀로부터의 전하의 전송에서는, 제1, 제2 노드 Vmn-L, Vmn-R의 전위의 상승이 적은 경우이어도, 이들 전위차를 크게 확보할 수 있다. 따라서, 판독 마진을 향상시킬 수 있다.

이하에, 전술한 비교 회로(도 5)를 참조하면서, 본 실시 형태의 효과에 대해서, 더욱 상세히 설명한다.

도 5에 도시하는 비교 회로에서, 메모리 셀의 강유전체 캐패시터 용량("1" 데이터의 전하량)이 작았던 경우의 시뮬레이션 결과를 도 10에 도시한다.

이 경우, 도 10에 도시하는 바와 같이, 메모리 셀로부터의 전위의 전송(추출)이 빠르게 종료하고, "1" 데이터에 대응하는 제2 노드 Vmn-R의 전위 상승이 정지하게 된다. 따라서, 제1 노드 Vmn-L과 제2 노드 Vmn-R의 전위차가 작아지고, 이에 대응하여, 플러스 전위 변환 회로(19-L, 19-R)의 출력 Vsf-L 및 Vsf-R의 전위차도 작아지게 된다. 플러스 전위 변환에서는, 통상 변환 손실이 생기기 때문에, 더욱 전위차가 작아진다.

이에 대하여, 본 실시 형태에서는, 전술한 바와 같이, p채널형 MISFET P3-L, P3-R(40)에 의해, 제1 노드 Vmn-L 및 제2 노드 Vmn-R의 전위를 회로(30)가 동작하는 전위까지 상승시킬 수 있다. 그리고, 제1 노드 Vmn-L 및 제2 노드 Vmn-R의 전위차를 Vth 이상으로 할 수 있다.

따라서, 플러스 전위 변환 회로(19-L, 19-R)의 출력 Vsf-L 및 Vsf-R의 전위차를 크게 할 수 있다. 또한, 적어도 Vth 이상의 전위차가 확보되기 때문에, 플러스 전위 변환 회로(19-L, 19-R)의 세팅(변환 손실)에 상관없이, 출력 Vsf-L 및 Vsf-R의 전위차를 크게 할 수 있다. 그 결과, 판독 마진을 향상시킬 수 있다. 판독 특성을 향상시킬 수 있다. 또한, 도 9 및 도 10에서는, 노드 Vthg-L, Vthg-R의 전위의 변화도 나타낸다(도 11에 대해서도 동일함).

물론, 본 실시 형태에서는, 회로(30)를 구비하고 있기 때문에, 실시 형태 1에서 상세하게 설명한, 메모리 셀의 강유전체 캐패시터 용량("0" 데이터의 전하량)이 컸던 경우에도 대응할 수 있다.

도 11에, 도 7의 회로에서, 메모리 셀의 강유전체 캐패시터 용량("0" 데이터 의 전하량)이 컸던 경우의 시뮬레이션 결과를 나타낸다. 이 경우, 제어 신호 Vup이 H레벨로 되는 타이밍 전에, 회로(30)가 동작하고, 제1 노드 Vmn-L 및 제2 노드 Vmn-R의 전위차를 확보할 수 있다. 회로(30)의 동작은, 실시 형태 1에서 설명한 바와 같다. 따라서, 도 11의 결과는, 도 4와 마찬가지의 결과로 되어 있다.

이와 같이, 본 실시 형태에 따르면, 메모리 셀의 강유전체 캐패시터 용량이, 커진 경우라도, 작아진 경우라도 대응할 수 있다.

또한, 탱크 용량 C5-L, C5-R을 예를 들면 게이트 용량으로 구성할 수 있다. 게이트 용량이란, 기판과 기판 위의 절연막과 그 상부의 도전성 막으로 구성되는 용량으로서, 이 도전성 막은, MISFET의 게이트 전극과 동일한 재료(공정)로 형성할 수 있다.

즉, 메모리 셀을 구성하는 강유전체 용량과 상이한 재료로 탱크 용량을 형성한 경우, 이들 용량의 압전 특성이나 온도 특성이 상이하기 때문에, 사용 상태에서 소정의 용량비로 되도록 제어하는 것은 곤란하다. 그러나, 본 실시 형태에 따르면, 이들 용량비가 변화되어도, 상기와 같이, 회로(30 및 40)에서 보상할 수 있다. 따라서, 탱크 용량을 게이트 전극으로 구성할 수 있다. 탱크 용량을 게이트 용량으로 구성하면, 강유전체 용량과 비교하여, 프로세스 변동을 저감할 수 있다. 물론, 게이트 전극 이외의 도전성 막(예를 들면, 배선 등)을 이용하여 탱크 용량을 구성하여도 된다.

(실시 형태 3)

본 실시 형태에서는, 전하 소 대책 회로(40)의 다른 구성예를 설명한다. 또 한, 실시 형태 1, 2와 동일 개소에는 동일한 부호를 붙이고, 그 상세한 설명을 생략한다.

도 12는, 본 실시 형태의 센스 앰프 회로(판독 회로)의 구성을 도시하는 회로도이다. 도 2에 도시하는 회로에, 전하 소 대책 회로로서 회로(40A-L, 40A-R)가 내장되어 있다.

즉, 인버터 INVL의 출력부와 접지 전위 사이에 n채널형 MISFET N1-L이 접속되고, 인버터 INVR의 출력부와 접지 전위 사이에 n채널형 MISFET N1-R이 접속되어 있다. 이들 n채널형 MISFET N1-L, N1-R의 게이트 전극은, 신호선 Vup과 접속되어 있다.

다음으로, 상기 센스 앰프 회로를 갖는 강유전체 기억 장치의 판독 동작을 설명한다. 각종 신호 등의 동작은, 실시 형태 2(도 8, 도 9)와 동일하다. 따라서, 여기에서는, 제어 신호 Vup의 H레벨로의 변화 이후의 회로(40A-L, 40A-R)의 동작에 대해서 설명한다.

도 8의 (e)에 도시하는 바와 같이, 판독 동작 개시로부터 일정한 기간 후(예를 들면, 플레이트선 PL의 상승으로부터 t1 후)에, 제어 신호 Vup이 H레벨로 되면, n채널형 MISFET N1-L, N1-R이 온 상태로 된다. 따라서, 인버터 INBL, INBR의 출력부의 전위가 저하하고, 이에 대응하여 노드 Vthg-L, Vthg-R의 전위가 저하한다. 따라서, p채널형 MISFET T2-L, T2-R이 온 상태로 되고, 비트선 BL-L, BL-R과 마이너스 전위 노드인 제1, 제2 노드 Vmn-L, Vmn-R이 접속된다. 그 결과, 제1, 제2 노드 Vmn-L, Vmn-R의 전위가 상승한다. 즉, 메모리 셀로부터의 전하의 전송(추출)이 종료하고, 노드 Vthg-L, Vthg-R의 전위의 변화가 없어지면, p채널형 MISFET T2-L, T2-R이 오프한다. 그러나, 여기에서는，n채널형 MISFET N1-L, N1-R에 의해, 강제적으로 p채널형 MISFET T2-L, T2-R을 온시켜서, 제1, 제2 노드 Vmn-L, Vmn-R의 전위를 상승시킨다.

이 후, 실시 형태 2에서 설명한 바와 같이, 제1 노드 Vmn-L 및 제2 노드 Vmn-R 중，보다 고전위이었던 쪽이, 먼저 p채널형 MISFET P1-L, P1-R의 임계값 전위에 도달하고, 다른 쪽 측의 p채널형 MISFET를 오프시킨다. 도 9에서는, 제2 노드 Vmn-R의 전위가, 먼저 임계값 전위(여기에서는，-0.7V)까지 인상되고, p채널형 MISFET P1-L이 오프한다. 그 결과, 제1 노드 Vmn-L의 전위의 상승이 정지한다(도 9의 Vmn-R, Vmn-L 참조).

이와 같이, 본 실시 형태에서도, 실시 형태 2와 마찬가지로, 메모리 셀의 강유전체 캐패시터 용량이 작은 경우이어도, 제1, 제2 노드 Vmn-L, Vmn-R의 전위차를 크게 확보할 수 있다. 따라서, 판독 마진을 향상시킬 수 있다. 물론, 본 실시 형태에서도, 회로(30)를 구비하고 있기 때문에, 실시 형태 1에서 상세하게 설명한, 메모리 셀의 강유전체 캐패시터 용량이 큰 경우에도 대응할 수 있다.

(실시 형태 4)

본 실시 형태에서는, 전하 소 대책 회로(40)의 또 다른 구성예를 설명한다. 또한, 실시 형태 1, 2, 3과 동일 개소에는 동일한 부호를 붙이고, 그 상세한 설명을 생략한다.

도 13은, 본 실시 형태의 센스 앰프 회로(판독 회로)의 구성을 도시하는 회 로도이다. 도 2에 도시하는 회로에, 전하 소 대책 회로로서 회로(40B-L, 40B-R)가 내장되어 있다.

즉, 인버터 INVL의 입력부와 전원 전위(구동 전위, Vcc, Vdd) 사이에 p채널형 MISFET P2-L이 접속되고, 인버터 INVR의 입력부와 전원 전위 사이에 p채널형 MISFET P2-R이 접속되어 있다. 이들 p채널형 MISFET P2-L, P2-R의 게이트 전극은, 신호선 Vupb와 접속되어 있다.

다음으로, 상기 센스 앰프 회로를 갖는 강유전체 기억 장치의 판독 동작을 설명한다. 각종 신호 등의 동작은, 실시 형태 2(도 8, 도 9)와 동일하다. 따라서, 여기에서는, 제어 신호 Vupb의 L레벨로의 변화 이후의 회로(40B-L, 40B-R)의 동작에 대해서 설명한다.

도 8의 (e)에 도시하는 바와 같이, 판독 동작 개시로부터 일정한 기간 후(예를 들면, 플레이트선 PL의 상승으로부터 t1 후)에, 제어 신호 Vup이 H레벨로 되면, Vup의 반전 신호인 Vupb는 L레벨로 되고, p채널형 MISFET P2-L, P2-R이 온 상태로 된다. 따라서, 인버터 INBL, INBR의 입력부의 전위가 상승하고, 인버터 INBL, INBR의 출력부의 전위가 저하한다. 이에 대응하여 노드 Vthg-L, Vthg-R의 전위가 저하한다. 따라서, p채널형 MISFET T2-L, T2-R이 온 상태로 되고, 비트선 BL-L, BL-R과 마이너스 전위 노드인 제1, 제2 노드 Vmn-L, Vmn-R이 접속된다. 그 결과, 제1, 제2 노드 Vmn-L, Vmn-R의 전위가 상승한다. 즉, 메모리 셀로부터의 전하의 전송(추출)이 종료하고, 노드 Vthg-L, Vthg-R의 전위의 변화가 없어지면, p채널형 MISFET T2-L, T2-R이 오프한다. 그러나, 여기에서는，p채널형 MISFET P2-L, P2-R 에 의해, 강제적으로 p채널형 MISFET T2-L, T2-R을 온시켜서, 제1, 제2 노드 Vmn-L, Vmn-R의 전위를 상승시킨다.

다음으로, 실시 형태 2∼4에서 설명한 전하 소 대책 회로(40, 40A-L/R, 40B-L/R)의 한층 더한 효과에 대해서 설명한다.

실시 형태 2의 전하 소 대책 회로(40)에서는, 제어 신호 Vupb에 의해, 확실하게 제1, 제2 노드 Vmn-L, Vmn-R을 풀업할 수 있다. 또한, 비트선 BL-L, BL-R과 별도로 제어되기 때문에 비트선 BL-L, BL-R에 노이즈를 주기 어렵다.

실시 형태 3 및 4의 전하 소 대책 회로(40A-L/R, 40B-L/R)에서는, 플러스 전위에서 MISFET를 제어하기 위한 용량 C7을 형성할 필요가 없어, 회로 면적의 축소 화를 도모할 수 있다.

또한, 실시 형태 4의 전하 소 대책 회로(40B-L/R)에서는, 인버터 INVL, INVR의 입력측의 전위를 제어하기 때문에, 인버터 INVL, INVR의 입출력 전위를 H레벨 및 L레벨로 고정할 수 있어, 관통 전류를 저감할 수 있다.

또한, 상기 실시 형태에서는，2T2C의 강유전체 메모리를 예로 설명했지만, 본 발명은, 한쪽의 비트선에 참조 전위가 인가되는 1T1C(예를 들면, 오픈 비트 타입의 1T1C)의 강유전체 메모리에도 적용 가능하다.

(실시 형태 5)

도 14는, 본 실시 형태의 센스 앰프 회로(판독 회로)의 구성을 도시하는 회로도이다. 도 2에 도시하는 회로에, 마이너스 전위 발생 회로(50-L, 50-R) 및 풀업 회로(전하 소 대책 회로)(41A-L, 41A-R)가 내장되어 있다. 또한，이하의 설명에서, 상기 실시 형태 1∼4와 동일한 기능을 갖는 것에는 동일 혹은 관련된 부호를 붙이고, 그 반복된 설명을 생략한다. 또한，이하의 설명에서, 신호선과 신호(전위)를 동일한 부호로 나타내는 경우가 있다.

즉, 마이너스 전위 발생 회로(50-L, 50-R)는, 각각, 용량 C8-R, C8-L을 갖고, 용량 C8-R은, 비트선 BL-R과 신호선 Vblm 사이에 접속되고, 용량 C8-L은, 비트선 BL-L과 신호선 Vblm 사이에 접속되어 있다. 또한, 여기에서는 용량 C8-R, C8-L로서 강유전체 용량을 이용했지만, 상유전체 용량을 이용하여도 된다.

또한, 풀업 회로(41A-L, 41A-R)는, 각각 2개의 n채널형 MISFET(N2-L 및 N1-L, N2-R 및 N1-R)를 갖고 있다. 즉, 인버터 INVL의 출력부와 접지 전위(기준 전 위, GND, Vss) 사이에 n채널형 MISFET N2-L 및 N1-L이 직렬로 접속되고, n채널형 MISFET N2-L의 게이트 전극은, 인버터 INVL의 입력부와 접속되고, n채널형 MISFET N1-L의 게이트 전극은, 신호선 Vup과 접속되어 있다. 또한, 인버터 INVL의 출력부와 접지 전위 사이에 n채널형 MISFET N2-R 및 N1-R이 직렬로 접속되고, n채널형 MISFET N2-R의 게이트 전극은, 인버터 INVR의 입력부와 접속되고, n채널형 MISFET N1-R의 게이트 전극은, 신호선 Vup과 접속되어 있다.

다른 구성은, 실시 형태 1(도 2)과 마찬가지이다. 간단히 설명하면, 비트선 BL-L 및 BL-R은, 각각, 2개의 p채널형 MISFET T2-L 및 P1-L, T2-R 및 P1-R을 통해서 제1 노드 Vmn-L 및 제2 노드 Vmn-R에 접속되어 있다. 이 p채널형 MISFET T2-L과 P1-L의 접속 노드를 Vc-L과, p채널형 MISFET T2-R과 P1-R2와의 접속 노드를 Vc-R로 한다.

한편, 제1 노드 Vmn-L 및 제2 노드 Vmn-R과, 접지 전위 사이에는, 각각 탱크 용량 C5-L 및 C5-R이 접속되어 있다.

또한, 제1 노드 Vmn-L 및 제2 노드 Vmn-R에는, 각각 스위칭 트랜지스터 VswmL, VswmR을 통해서 마이너스 전위 발생 회로(17-L, 17-R)가 접속되어 있다.

또한, 상기 p채널형 MISFET T2-L, T2-R의 게이트 전극(노드 Vthg-L, Vthg-R)에는, 각각 스위칭 트랜지스터 VswL, VswR을 통해서 임계값 전위(Vth) 발생 회 로(15-L, 15-R)가 접속되어 있다.

또한, 비트선 BL-L, BL-R과 p채널형 MISFET T2-L, T2-R의 게이트 전극 사이에는, 각각 인버터 앰프 회로(제어 회로, 피드백 회로)(13-L, 13-R)가 접속되어 있다. 인버터 앰프 회로(13-L, 13-R)는, 인버터 INVL, INVR, 용량 C1-L, C1-R, C2-L, C2-R 및 저항 RL, RR로 구성되어 있다. 이들 저항 RL, RR은 스위칭 트랜지스터이어도 된다.

마찬가지로, 비트선 BL-R과 인버터 INVR의 입력부는, 용량 C1-R을 통해서 접속되고, p채널형 MISFET T2-R의 게이트 전극과 인버터 INVR의 출력부는, 용량 C2-R을 통해서 접속되어 있다. 또한, 인버터 INVR의 입력부와 출력부는, 저항 RR을 통해서 접속되어 있다.

또한，p채널형 MISFET P1-L의 게이트 전극은, 제2 노드 Vmn-R과 접속되고, p채널형 MISFET P1-R의 게이트 전극은, 제1 노드 Vmn-L과 접속되어 있다. 이 교차 접속시킨 p채널형 MISFET P1-L 및 P1-R을 회로(30)(전하 대 대책 회로)라고 한다.

다음으로, 상기 센스 앰프 회로를 갖는 강유전체 기억 장치의 판독 동작을 설명한다. 도 15 및 도 16에, 본 실시 형태의 강유전체 기억 장치의 판독 시의 타이밍차트를 도시한다. 횡축은 시간[㎱], 종축은 전위[V]를 나타낸다.

도 15의 (a)에 도시하는 바와 같이, 임계값 전위 발생 회로(15-L, 15-R)의 제어 신호 Vthgen을 H레벨(고전위 레벨)로 하고, 임계값 전위 발생 회로(15-L, 15-R)로부터 p채널형 MISFET T2-L, T2-R의 임계값 전위를 출력한다. 이 때, 스위칭 트랜지스터 VswL, VswR의 공통의 제어 신호 Vsw는, H레벨이며, 스위칭 트랜지스터 VswL, VswR은, 온(도통) 상태이다(도 15의 (b) 참조). 따라서, p채널형 MISFET T2-L, T2-R의 게이트 전극에, 임계값 전위가 공급된다.

다음으로, 제어 신호 Vsw를 L레벨(저전위 레벨)로 하고, 스위칭 트랜지스터 VswL, VswR을 오프 상태로 한다(도 15의 (b) 참조). 이에 의해, 노드 Vthg-L, Vthg-R은, 플로팅 상태로 된다.

다음으로, 워드선 WL의 전위를 H레벨로 한다(도 16의 WL 참조). 또한, 마이너스 전위 발생 회로(17-L, 17-R)의 제어 신호 Vmngen을 H레벨로 하고, 마이너스 전위 발생 회로(17-L, 17-R)로부터 마이너스 전위를 출력한다(도 15의 (c) 참조). 이 때, 스위칭 트랜지스터 VswmR, VswmL의 공통의 제어 신호 Vswm은, H레벨이며, 스위칭 트랜지스터 VswmR, VswmL은, 온 상태이다(도 15의 (d) 참조). 따라서, 제1노드 Vmn-L 및 제2 노드 Vmn-R은, 마이너스 전위로 된다. 바꿔 말하면, 탱크 용량 C5-L, C5-R에 마이너스 전하가 차지된다.

다음으로, 신호 Vblm을 H레벨로부터 L레벨로 변화시키고(도 15의 (e) 참조), 비트선 BL-L, BL-R의 전위를 강하시킨다. 즉, 비트선 BL-L, BL-R의 전위를 접지 전위로부터 마이너스 전위로 변화시킨다. 예를 들면, 도 16의 15㎱ 전후에서, 비트선 BL-L, BL-R의 전위가, 0V 근방으로부터 약간, 마이너스 전위로 저하하고 있는 것을 확인할 수 있다. 또한, 신호 Vblm의 하강(H레벨로부터 L레벨로의 변화)은, 플레이트선 PL의 상승(판독 개시)의 전후이면 되고, 해당 타이밍에 한정되지 않는다.

이 비트선 BL-L, BL-R의 전위의 변화에 대응하여, 노드 Vthg-L 및 Vthg-R의 전위가 상승한다. 즉, 비트선 BL-L, BL-R의 전위가 낮아지는 것에 대응하여, 인버터 INVL, INVR의 입력부의 전위가 하강하고, 출력부의 전위가 상승한다. 따라서, 노드 Vthg-L 및 Vthg-R의 전위가 상승한다.

다음으로, 제어 신호 Vswm을 L레벨로 하고, 스위칭 트랜지스터 VswmR, VswmL을 오프 상태로 한다(도 15의 (d) 참조). 이에 의해, 제1 노드 Vmn-L 및 제2 노드 Vmn-R은, 플로팅 상태로 된다.

다음으로, 플레이트선 PL을 H레벨로 한다(도 16의 PL 참조). 그 결과, 메모리 셀의 전하가 판독된다. 바꿔 말하면, 메모리 셀의 전하가 비트선 BL-L, BL-R에 전송된다.

여기에서, 노드 Vthg-L, Vthg-R의 전위가 낮아지면, p채널형 MISFET T2-L, T2-R이 온한다. 따라서, 마이너스 전위에 차지된 탱크 용량 C5-L, C5-R에, 비트선 BL-L, BL-R로부터 전하가 전송된다. 즉, 제1 노드 Vmn-L 및 제2 노드 Vmn-R의 전위가 상승한다. 그리고, 메모리 셀의 전하가 모두 탱크 용량 C5-L, C5-R에 전송되면, 비트선 BL-L, BL-R의 전위가 하강하고, 노드 Vthg-L, Vthg-R의 전위가 상승하고, p채널형 MISFET T2-L, T2-R이 오프한다. 따라서, 제1 노드 Vmn-L 및 제2 노드 Vmn-R의 전위 상승이 멈춘다. 이 때, 메모리 셀의 "0" 데이터와 "1" 데이터의 전하량에 의해 노드 Vthg-L, Vthg-R의 전위의 변동이 상이하고, 이에 대응하여, 제1 노드 Vmn-L 및 제2 노드 Vmn-R의 전위의 상승 폭이 상이하다. 즉, "0" 데이터와 "1" 데이터의 전하량의 차에 의해, 제1 노드 Vmn-L 및 제2 노드 Vmn-R에 전위차가 생긴다.

〔전하 대 대책 회로의 효과〕

여기에서, 본 실시 형태에서는, 실시 형태 1에서 상세하게 설명한 바와 같이, 센스 앰프 회로 내에, 교차 접속시킨 p채널형 MISFET P1-L 및 P1-R(30)을 구비하고 있기 때문에 다음의 동작이 이루어진다.

즉, 제1 노드 Vmn-L 및 제2 노드 Vmn-R 중，보다 고전위이었던 쪽이, 먼저 p채널형 MISFET P1-L, P1-R의 임계값 전위(Vth)에 도달하고, 다른 쪽 측의 p채널형 MISFET를 오프시킨다. 도 16에서는, 제2 노드 Vmn-R이 먼저 임계값 전위(여기에서는，-0.7V)에 도달하고 있기 때문에, p채널형 MISFET P1-L이 오프한다. 그 결과, 제1 노드 Vmn-L의 전위의 상승이 정지한다(도 16의 Vmn-R, Vmn-L 참조).

이와 같이, 노드 Vthg-L, Vthg-R의 전위에 상관없이, 제1 노드 Vmn-L 및 제2 노드 Vmn-R의 한쪽의 전위의 상승을 억제할 수 있기 때문에, 이들 전위차를 크게 확보할 수 있다. 따라서, 판독 마진을 향상시킬 수 있다.

〔풀업 회로의 제1 효과〕

다음으로, 도 15의 (F)에 도시하는 바와 같이, 일정 기간(예를 들면, 신호 Vblm의 하강으로부터 기간 t2 후) 후에, 제어 신호 Vup을 H레벨로 한다. 따라서, n채널형 MISFET N1-L, N1-R이 온 상태로 된다. 여기에서, n채널형 MISFET N2-L 또는 N2-R의 게이트 전극에는, 당초부터 1/2Vcc 정도의 전압이 인가되어 있다. 이것은, 인버터(INVL, INVR)의 입출력부가 저항 RR에 의해 접속되어 있는 것에 의한다. 따라서, n채널형 MISFET N2-L 및 N2-R은, 당초부터 약간 온 상태이며, 비트선 BL-L, BL-R의 전위(인버터 INVL, INVR의 입력부의 전위)의 상승에 대응하여, 온의 정도(온 전류)가, 상승한다.

상기 제어 신호 Vup의 상승 시에 n채널형 MISFET N1-L, N1-R이 온함으로써, 노드 Vthg-L, Vthg-R의 전위가 저하한다. 이 전위 저하의 정도는 BL-L, BL-R의 전위의 차에 따라서 변화된다. 따라서, p채널형 MISFET T2-L, T2-R이 온 상태로 되고, 제1, 제2 노드 Vmn-L, Vmn-R의 전위를 상승시킬 수 있다.

이 후, 전술한 바와 같이, 제1 노드 Vmn-L 및 제2 노드 Vmn-R 중，보다 고전위이었던 쪽이, 먼저 p채널형 MISFET P1-L, P1-R의 임계값 전위에 도달하고, 다른 쪽 측의 p채널형 MISFET를 오프시킨다.

이와 같이, 풀업 회로(41A-R, 41A-L)에 의해, 제1 노드 Vmn-L 및 제2 노드 Vmn-R의 전위를 회로(30)가 동작하는 전위까지 상승시킬 수 있다(실시 형태 2∼4 참조).

또한, 본 실시 형태에서는, 비트선 BL-L, BL-R의 전위에 대응하여, n채널형 MISFET N2-L 및 N2-R의 온의 정도(온 전류)가 상이하다. 따라서, 비트선 BL-L, BL-R의 전위차를 반영하면서, 노드 Vthg-L, Vthg-R의 전위를 하강시킬 수 있다(도 16의 27∼30㎱ 근방 참조). 즉, 비트선 BL-L, BL-R의 전위차를 반영하면서, 제1 노드 Vmn-L 및 제2 노드 Vmn-R의 전위를 인상할 수 있다. 따라서, 판독 마진의 향상을 더욱 도모할 수 있다.

이 후, 제1 노드 Vmn-L 및 제2 노드 Vmn-R에, 각각 접속된 플러스 전위 변환 회로(L/S)(19-L, 19-R)의 출력(신호) Vsf-L, Vsf-R의 전위차를 래치 회로(20)에서 판정함으로써, 판독이 행해진다.

〔마이너스 전위 발생 회로의 효과〕

또한, 본 실시 형태에서는, 마이너스 전위 발생 회로(50-L, 50-R)를 내장했기 때문에, 판독 정밀도의 향상(오판정의 저감)을 도모할 수 있다.

예를 들면, 메모리 셀의 판독에서，"0" 데이터와 "1" 데이터에서는，"1" 데이터 쪽이 판독되는 전하량이 많다. 그러나, 강유전체 특성에 특이적인 열화가 생긴 경우나 제조 변동에 의해 강유전체 용량의 면적 차이가 생긴 경우에, 일시적으로 "0" 데이터측의 전위가, "1" 데이터측의 전위보다 높아지는 경우가 있다. 이와 같은 경우를 전하의 출력순이 역전한 경우라고 한다.

도 17은, 비교 회로(도 5)에서, 전하의 출력순이 역전한 경우의 타이밍차트이다. 도시하는 바와 같이, 비트선 BL-L(파선)의 전위가 비트선 BL-R의 전위보다 커져 있다(예를 들면, 20㎱ 부근 참조). 이에 수반하여，Vthg-L<Vthg-R, Vmn- L>Vmn-R로 되어 있다. 그러나, 최종적으로는, 비트선 BL-R의 전위가 비트선 BL-L의 전위보다 커지고, Vmn-L<Vmn-R로 되어 있다.

도 18은, 도 12에 도시하는 회로에서, 전하의 출력순이 역전한 경우의 타이밍차트이다. 도시하는 바와 같이, 비트선 BL-L(파선)의 전위가 비트선 BL-R의 전위보다 커져 있다(예를 들면, 20n 부근 참조). 이에 수반하여，Vthg-L<Vthg-R로 되고, Vmn-L>Vmn-R에 대응한 판독(오판정)이 이루어지고 있다.

도 19는, 본 실시 형태의 회로(도 14)에서, 전하의 출력순이 역전한 경우의 타이밍차트이다. 도시하는 바와 같이, 당초, 비트선 BL-L(파선)의 전위가 비트선 BL-R의 전위보다 커져 있지만(예를 들면, 20n 부근 참조), 이들의 관계를 시정하고 나서, 노드 Vmn-L 및 Vmn-R의 상승이 시작되고, 최종적으로는, Vmn-L<Vmn-R에 기초하는 판정이 이루어져 있다. 즉, 오판정을 개선하고 있다. 또한, 도 17의 경우보다, 노드 Vmn-L 및 Vmn-R의 전위차가 커져 있다. 즉, 판독 마진이 향상하고 있다.

상기 오판정의 개선은, 마이너스 전위 발생 회로(50-L, 50-R)의 효과이다. 즉, 마이너스 전위 발생 회로(50-L, 50-R)에 의해, 비트선 BL-L, BL-R을 마이너스 전위로 변화시킴으로써, 노드 Vthg-L 및 Vthg-R의 전위를 상승시키고, 판독 초기에서의 제1, 제2 p채널형 MISFET의 동작을 제한할 수 있다. 즉, p채널형 MISFET T2-L 및 T2-R이 온하는 타이밍을 늦게 할 수 있다. 바꿔 말하면, 판독 초기의 제1, 제2 p채널형 MISFET의 동작을 마스크할 수 있다.

따라서, 일시적으로 전하의 출력순이 역전하고 있어도, p채널형 MISFET T2-L 및 T2-R이 온할 때까지, 이들의 관계가 시정된다.

따라서, "1" 데이터측의 전위가 "0" 데이터측의 전위보다 높아진 후, p채널형 MISFET T2-L 및 T2-R을 온시켜서, 노드 Vmn-L 및 Vmn-R의 전위 상승을 개시할 수 있다(도 19의 30㎱ 근방 참조).

또한，"1" 데이터측의 전위가 "0" 데이터측의 전위보다 높아진 후, 신호 Vup을 상승시킴으로써, 강제적으로 노드 Vthg-L 및 Vthg-R의 전위를 낮출 수 있다. 따라서, 보다 신속하게, 제1 또는 제2 노드 Vmn-L, Vmn-R의 전위를 회로(30)가 동작하는 전위까지 상승시킬 수 있다.

또한, 마이너스 전위 발생 회로(50-L, 50-R)의 용량 C8-L, C8-R을, 강유전체 메모리를 구성하는 강유전체 용량과 거의 동일 용량으로 하는 것이 바람직하다. 거의 동일 용량이란, 예를 들면, 동일 재료로 설계상 동일한 치수로 형성하는 것을 말한다. 이러한 구성으로 하면, "0" 데이터분의 전하가 캔슬되고, 비트선이 플러스 전위까지 상승했을 때에는, "0" 데이터의 전위와 "1" 데이터의 전위의 역전이 시정되게 된다.

또한, 전술한 도 12의 회로에서도, 예를 들면, 탱크 용량 C5-L 및 C5-R을 조정하는 등으로 하여, 판독 초기에 노드 Vthg-L 및 Vthg-R의 전위차가 생기지 않도록 연구하여, 오판정을 방지하면서, 실시 형태 3에서 설명한 효과를 향수할 수 있다.

〔풀업 회로의 제2 효과〕

또한, 본 실시 형태에서는, 비트선 BL-L, BL-R을 마이너스 전위로 변화시키고 있기 때문에, 풀업 회로(41A-L, 41A-R)를 병용하는 것이 바람직하다.

즉, 본 실시 형태에서는, 비트선 BL-L, BL-R을 통해서 노드 Vmn-R, Vmn-L에 판독되는 전하가 적어지는 경우가 있다. 예를 들면, 메모리 셀의 강유전체 용량과 마이너스 전위 발생 회로를 구성하고 있는 용량 C8-L, C8-R의 열화의 정도가 상이한 경우 등, 비트선을 마이너스 전위로 지나치게 변화시킨 상태로 된다.

도 20은, 도 14에 도시하는 회로로부터 풀업 회로를 제외한 회로에서, 비트선의 전위를 마이너스 전위로 지나치게 변화시킨 경우의 타이밍차트이다. 즉, 도 20에서는, 도 16과 비교하여, 비트선 BL-L, BL-R의 마이너스 전위로의 변화가 커져 있다. 이와 같은 경우, 도시하는 바와 같이, "1" 데이터에 대응하는 노드 Vmn-R의 전위 상승이 작고, 또한, 노드 Vmn-L과 Vmn-R의 전위차도 작게 된다. 따라서, 판독 마진이 작아지게 된다.

도 21은, 본 실시 형태의 회로(도 14)에서, 비트선의 전위를 마이너스 전위로 지나치게 변화시킨 경우의 타이밍차트이다. 이 경우도, 전술한 「풀업 회로의 효과」의 란에서 설명한 바와 같이, 풀업 회로(41A-R, 41A-L)에 의해, 제1 노드 Vmn-L 및 제2 노드 Vmn-R의 전위를 회로(30)가 동작하는 전위까지 상승시킬 수 있어, 판독 마진의 향상을 도모할 수 있다.

(실시 형태 6)

도 22는, 본 실시 형태의 센스 앰프 회로(판독 회로)의 구성을 도시하는 회로도이다. 도 14(실시 형태 5)의 풀업 회로(41A-L, 41A-R)에 대신하여, 풀업 회로(41B)가 내장되어 있다.

즉, 비트선 BL-L 및 BL-R과 p채널형 MISFET P1-L, P1-R 사이에 각각 p채널형 MISFET P4-L, P4-R이 접속되고, 이들 (P4-L, P4-R)의 게이트 전극에, 용량 C9를 통해서 신호선 Vupb가 접속되어 있다. 달리 말하면, p채널형 MISFET T2-L, T2-R과 각각 병렬로 p채널형 MISFET P4-L, P4-R이 접속되어 있다. 다른 구성은, 실시 형태 5(도 14)와 마찬가지이다. 또한, 여기에서는 용량 C9로서 상유전체 용량을 이용했지만, 강유전체 용량을 이용하여도 된다.

다음으로, 상기 센스 앰프 회로를 갖는 강유전체 기억 장치의 판독 동작을 설명한다. 각종 신호 등의 동작은, 실시 형태 5(도 15, 도 16)와 마찬가지이다. 따라서, 여기에서는, 제어 신호 Vup의 H레벨로의 변화(제어 신호 Vupb의 L레벨로의 변화) 이후의 회로(41B)의 동작에 대해서 설명한다.

즉, 일정 기간(예를 들면, 신호 Vblm의 하강으로부터 기간 t2 후) 후에, 제어 신호 Vup을 H레벨로 하면, 제어 신호 Vupb가 L레벨로 되고, p채널형 MISFET P4-L, P4-R이 온 상태로 된다. 따라서, 마이너스 전위인 제1 노드 Vmn-L 및 제2 노드 Vmn-R의 전위를 인상할 수 있다. 이 후, 보다 고전위인 노드 Vmn-R이, 먼저 p채널형 MISFET P1-L, P1-R의 임계값 전위(Vth)에 도달하고, 다른 쪽 측의 p채널형 MISFET를 오프시킨다.

이와 같이, 본 실시 형태에서도, 실시 형태 5와 마찬가지의 효과를 발휘한다. 즉, 전하 대 대책 회로(30)에 의해, 제1 노드 Vmn-L 및 제2 노드 Vmn-R의 한쪽의 전위의 상승을 억제할 수 있기 때문에, 이들 전위차를 크게 확보할 수 있다. 따라서, 판독 마진을 향상시킬 수 있다.

또한, 풀업 회로(41B)에 의해, 제1 노드 Vmn-L 및 제2 노드 Vmn-R의 전위를 회로(30)가 동작하는 전위까지 상승시킬 수 있다. 또한, 비트선 BL-L, BL-R의 전위차를 반영하면서, 제1 노드 Vmn-L 및 제2 노드 Vmn-R의 전위를 인상할 수 있다. 따라서, 판독 마진의 향상을 더욱 도모할 수 있다. 또한, 비트선의 전위를 마이너스 전위로 지나치게 변화시킨 경우라도, 풀업 회로에 의해, 제1 노드 Vmn-L 및 제2 노드 Vmn-R의 전위를 회로(30)가 동작하는 전위까지 상승시킬 수 있다.

(실시 형태 7)

실시 형태 5(도 14)의 풀업 회로(41A-L, 41A-R)에 대신하여, 실시 형태 2∼4(도 7, 도 12, 도 13)의 풀업 회로(40, 40A, 40B)를 적용하여도 된다.

도 23∼도 25는, 본 실시 형태의 센스 앰프 회로(판독 회로)의 구성을 도시하는 회로도이다.

<적용예 1>

도 23에 도시하는 바와 같이, 실시 형태 5(도 14)의 풀업 회로(41A-L, 41A-R)에 대신하여, 실시 형태 2(도 7)의 풀업 회로(40)를 내장하여도 된다.

구체적으로는, 제3 노드 Vc-L과 접지 전위 사이에 p채널형 MISFET P3-L이 접속되고, 제4 노드 Vc-R과 접지 전위 사이에 p채널형 MISFET P3-R이 접속되어 있다. p채널형 MISFET P3-L 및 P3-R의 게이트 전극은, 용량 C7을 통해서 신호선 Vupb에 접속되어 있다. 또한，p채널형 MISFET P3-L 및 P3-R의 백 게이트는 접지 전위에 접속되어 있다. 이와 같이 접속함으로써, 기판에의 리크 전류를 저감할 수 있다. 또한, 여기에서는 용량 C7로서 상유전체 용량을 이용했지만, 강유전체 용량을 이용하여도 된다.

<적용예 2>

도 24에 도시하는 바와 같이, 실시 형태 5(도 14)의 풀업 회로(41A-L, 41A-R)에 대신하여, 실시 형태 3(도 12)의 풀업 회로(40A-L, 40A-R)를 내장하여도 된다.

<적용예 3>

도 25에 도시하는 바와 같이, 실시 형태 5(도 14)의 풀업 회로(41A-L, 41A-R)에 대신하여, 실시 형태 3(도 13)의 풀업 회로(40B-L, 40B-R)를 내장하여도 된다.

상기 적용예 1∼3(도 23∼도 24)의 회로에서도, 풀업 회로에 의해, 마이너스 전위인 제1 노드 Vmn-L 및 제2 노드 Vmn-R의 전위를, 회로(30)가 동작하는 전위까지 상승시킬 수 있다(실시 형태 2∼4 참조).

또한, 비트선의 전위를 마이너스 전위로 지나치게 변화시킨 경우라도, 풀업 회로에 의해, 제1 노드 Vmn-L 및 제2 노드 Vmn-R의 전위를 회로(30)가 동작하는 전위까지 상승시킬 수 있다.

또한, 상기 실시 형태 5∼7에서는, 소위 2T2C의 강유전체 기억 장치에 대해서 설명했지만, 1T1C의 강유전체 기억 장치에 본 발명을 적용하여도 된다.

또한, 실시 형태 1(도 2)의 회로에, 실시 형태 5 및 6에서 설명한 풀업 회로(41A, 41B)를 적용하여도 된다. 또한, 실시 형태 1(도 2)의 회로에, 실시 형태 5에서 설명한 마이너스 전위 발생 회로(50)를 적용하여도 된다.

이와 같이, 상기 발명의 실시 형태를 통해서 설명된 실시예나 응용예는, 용도에 따라서 적절하게 조합하거나, 또는 변경 혹은 개량을 더해서 이용할 수 있으며, 본 발명은 전술한 실시 형태의 기재에 한정되는 것은 아니다.

도 1은 강유전체 기억 장치의 구성을 도시하는 블록도.

도 2는 실시 형태 1의 센스 앰프 회로(판독 회로)의 구성을 도시하는 회로도.

도 3은 강유전체 기억 장치의 판독 시의 타이밍차트를 도시하는 도면.

도 4는 강유전체 기억 장치의 판독 시의 타이밍차트를 도시하는 도면.

도 5는 교차 접속시킨 p채널형 MISFET P1-L, P1-R을 이용하지 않은 경우의 센스 앰프 회로의 구성도.

도 6은 도 5에 도시하는 비교 회로에서 메모리 셀의 강유전체 캐패시터 용량이 컸던 경우의 시뮬레이션 결과를 도시하는 도면.

도 7은 실시 형태 2의 센스 앰프 회로(판독 회로)의 구성을 도시하는 회로도.

도 8은 강유전체 기억 장치의 판독 시의 타이밍차트를 도시하는 도면.

도 9는 강유전체 기억 장치의 판독 시의 타이밍차트를 도시하는 도면.

도 10은 도 5에 도시하는 비교 회로에서 메모리 셀의 강유전체 캐패시터 용량이 작았던 경우의 시뮬레이션 결과를 도시하는 도면.

도 11은 도 7의 회로에서, 메모리 셀의 강유전체 캐패시터 용량이 컸던 경우의 시뮬레이션 결과를 도시하는 도면.

도 12는 실시 형태 3의 센스 앰프 회로(판독 회로)의 구성을 도시하는 회로도.

도 13은 실시 형태 4의 센스 앰프 회로(판독 회로)의 구성을 도시하는 회로도.

도 14는 실시 형태 5의 센스 앰프 회로(판독 회로)의 구성을 도시하는 회로도.

도 15는 실시 형태 5의 강유전체 기억 장치의 판독 시의 타이밍차트.

도 16은 실시 형태 5의 강유전체 기억 장치의 판독 시의 타이밍차트.

도 17은 도 5에 도시하는 비교 회로에서, 전하의 출력순이 역전한 경우의 타이밍차트.

도 18은 도 12에 도시하는 회로에서, 전하의 출력순이 역전한 경우의 타이밍차트.

도 19는 도 14에 도시하는 회로에서, 전하의 출력순이 역전한 경우의 타이밍차트.

도 20은 도 14에 도시하는 회로로부터 풀업 회로를 삭제한 회로에서, 비트선의 전위를 마이너스 전위로 지나치게 변화시킨 경우의 타이밍차트.

도 21은 도 14에 도시하는 회로에서, 비트선의 전위를 마이너스 전위로 지나치게 변화시킨 경우의 타이밍차트.

도 22는 실시 형태 6의 센스 앰프 회로(판독 회로)의 구성을 도시하는 회로도.

도 23은 실시 형태 7의 센스 앰프 회로(판독 회로)의 구성을 도시하는 회로도.

도 24는 실시 형태 7의 센스 앰프 회로(판독 회로)의 구성을 도시하는 회로도.

도 25는 실시 형태 7의 센스 앰프 회로(판독 회로)의 구성을 도시하는 회로도.

[도면의 주요 부분에 대한 부호의 설명]

13-L, 13-R: 인버터 앰프 회로

15-L, 15-R: 임계값 전위(Vth) 발생 회로

17-L, 17-R: 마이너스 전위 발생 회로

19-L, 19-R: 플러스 전위 변환 회로

20: 래치 회로

30: 전하 대 대책 회로

40: 전하 소 대책 회로

40A-L, 40A-R: 전하 소 대책 회로

40B-L, 40B-R: 전하 소 대책 회로

41A-L, 41A-R: 풀업 회로

50-L, 50-R: 마이너스 전위 발생 회로

100: 강유전체 메모리 장치

110: 메모리 셀 어레이

120: 워드선 제어부

130: 플레이트선 제어부

140: 비트선 제어부

BL-L , BL-R: 비트선

C1-L, C1-R, C2-L, C2-R: 용량

C5-L, C5-R: 탱크 용량

C7: 용량

C8-L, C8-R: 용량

C9: 용량

INVL, INVR: 인버터

N1-L, N1-R, N2-L, N2-R: n채널형 MISFET

P1-L, P1-R: p채널형 MISFET

P2-L, P2-R: p채널형 MISFET

P3-L, P3-R: p채널형 MISFET

P4-L, P4-R: p채널형 MISFET

PL: 플레이트선

RL, RR: 저항

T2-L, T2-R: p채널형 MISFET

t1, t2: 기간

Vc-L, Vc-R: 노드

Vmn-L, Vmn-R: 노드

Vmngen: 제어 신호

Vsf-L, Vsf-R: 출력(신호)

VswL, VswR: 스위칭 트랜지스터

VswmL, VswmR: 스위칭 트랜지스터

Vsw, Vswm: 제어 신호

Vthg-L, Vthg-R: 노드

Vthgen: 제어 신호

Vup, Vupb: 신호

Vblm: 신호

WL: 워드선

Claims

제1 비트선과 제1 노드 사이에 접속된 제1 전하 전송 MISFET와,

제2 비트선과 제2 노드 사이에 접속된 제2 전하 전송 MISFET와,

상기 제1 노드에 접속된 제1 용량과,

상기 제2 노드에 접속된 제2 용량과,

상기 제1 전하 전송용 MISFET와 상기 제1 노드 사이에 접속되고, 그 게이트 전극이 상기 제2 노드에 접속된 제1 p채널형 MISFET와,

상기 제2 전하 전송용 MISFET와 상기 제2 노드 사이에 접속되고, 그 게이트 전극이 상기 제1 노드에 접속된 제2 p채널형 MISFET

를 갖는 것을 특징으로 하는 강유전체 기억 장치.
제1항에 있어서,

상기 제1 및 제2 전하 전송용 MISFET는, 각각 p채널형 MISFET인 것을 특징으로 하는 강유전체 기억 장치.
제1항에 있어서,

제1 비트선과 상기 제1 전하 전송 MISFET의 게이트 전극 사이에 접속된 제1 인버터로서,

그 입력부와 상기 제1 비트선이 제3 용량을 통해서 접속되고,

그 출력부와 상기 제1 전하 전송 MISFET의 게이트 전극이 제4 용량을 통해서 접속된 제1 인버터와,

제2 비트선과 상기 제2 전하 전송 MISFET의 게이트 전극 사이에 접속된 제2 인버터로서,

그 입력부와 상기 제2 비트선이 제5 용량을 통해서 접속되고,

그 출력부와 상기 제2 전하 전송 MISFET의 게이트 전극이 제6 용량을 통해서 접속된 제2 인버터

를 갖는 것을 특징으로 하는 강유전체 기억 장치.
제1항에 있어서,

상기 제1 전하 전송용 MISFET와 상기 제1 p채널형 MISFET와의 접속 노드인 제3 노드와, 접지 전위 사이에 접속된 제3 p채널형 MISFET와,

상기 제2 전하 전송용 MISFET와 상기 제2 p채널형 MISFET와의 접속 노드인 제4 노드와, 접지 전위 사이에 접속된 제4 p채널형 MISFET

를 갖는 것을 특징으로 하는 강유전체 기억 장치.
제4항에 있어서,

상기 제3 및 제4 p채널형 MISFET는, 상기 장치의 판독 동작 개시 후, 일정한 기간 후에, 온 상태로 되도록 제어되는 것을 특징으로 하는 강유전체 기억 장치.
제3항에 있어서,

상기 제1 인버터의 출력부와 접지 전위 사이에 접속된 제1 n채널형 MISFET와,

상기 제2 인버터의 출력부와 접지 전위 사이에 접속된 제2 n채널형 MISFET

를 갖는 것을 특징으로 하는 강유전체 기억 장치.
제6항에 있어서,

상기 제1 및 제2 n채널형 MISFET는, 상기 장치의 판독 동작 개시 후, 일정한 기간 후에, 온 상태로 되도록 제어되는 것을 특징으로 하는 강유전체 기억 장치.
제3항에 있어서,

상기 제1 인버터의 입력부와 전원 전위 사이에 접속된 제5 p채널형 MISFET와,

상기 제2 인버터의 출력부와 전원 전위 사이에 접속된 제6 p채널형 MISFET

를 갖는 것을 특징으로 하는 강유전체 기억 장치.
제8항에 있어서,

상기 제5 및 제6 p채널형 MISFET는, 상기 장치의 판독 동작 개시 후, 일정한 기간 후에, 온 상태로 되도록 제어되는 것을 특징으로 하는 강유전체 기억 장치.
제1항에 있어서,

상기 제1, 제2 용량은 강유전체 용량인 것을 특징으로 하는 강유전체 기억 장치.
제1항에 있어서,

상기 제1, 제2 용량은 게이트 용량인 것을 특징으로 하는 강유전체 기억 장치.
제1항에 있어서,

상기 제1 비트선 및 제2 비트선에는, 각각 강유전체 메모리가 접속되어 있는 것을 특징으로 하는 강유전체 기억 장치.
제1항에 있어서,

상기 제1 비트선에는, 강유전체 메모리가 접속되고, 상기 제2 비트선에는, 참조 전위가 인가되는 것을 특징으로 하는 강유전체 기억 장치.
제1항의 강유전체 기억 장치를 갖는 것을 특징으로 하는 전자 기기.
제1 노드와 제3 노드 사이에 접속되고, 그 게이트 전극이 제2 노드에 접속된 제1 p채널형 MISFET와,

상기 제2 노드와 제4 노드 사이에 접속되고, 그 게이트 전극이 상기 제1 노드에 접속된 제2 p채널형 MISFET와,

제1 비트선과 상기 제3 노드 사이에 접속된 제1 전하 전송 MISFET와,

제2 비트선과 상기 제4 노드 사이에 접속된 제2 전하 전송 MISFET와,

상기 제1 비트선과 상기 제1 전하 전송 MISFET의 제1 게이트 전극 사이에 접속되고, 상기 제1 비트선의 전위에 따라서, 상기 제1 게이트 전극에 인가되는 전위를 제어하는 제1 제어 회로와,

상기 제2 비트선과 상기 제2 전하 전송 MISFET의 제2 게이트 전극 사이에 접속되고, 상기 제2 비트선의 전위에 따라서, 상기 제2 게이트 전극에 인가되는 전위를 제어하는 제2 제어 회로와,

상기 제1 노드에 접속된 제1 용량과,

상기 제2 노드에 접속된 제2 용량과,

제1 비트선에 접속된 제1 마이너스 전위 발생 회로와,

제2 비트선에 접속된 제2 마이너스 전위 발생 회로

를 갖는 것을 특징으로 하는 강유전체 기억 장치.
제15항에 있어서,

상기 제1 및 제2 전하 전송용 MISFET는, 각각 p채널형 MISFET인 것을 특징으로 하는 강유전체 기억 장치.
제15항에 있어서,

상기 제1 제어 회로는, 제1 비트선과 상기 제1 전하 전송 MISFET의 게이트 전극 사이에 접속된 제1 인버터로서, 그 입력부와 상기 제1 비트선이 제3 용량을 통해서 접속되고, 그 출력부와 상기 제1 전하 전송 MISFET의 게이트 전극이 제4 용량을 통해서 접속된 제1 인버터를 갖고,

상기 제2 제어 회로는, 제2 비트선과 상기 제2 전하 전송 MISFET의 게이트 전극 사이에 접속된 제2 인버터로서, 그 입력부와 상기 제2 비트선이 제5 용량을 통해서 접속되고, 그 출력부와 상기 제2 전하 전송 MISFET의 게이트 전극이 제6 용량을 통해서 접속된 제2 인버터를 갖는 것을 특징으로 하는 강유전체 기억 장치.
제15항에 있어서,

상기 제1 마이너스 전위 발생 회로는, 상기 제1 비트선과, 제1 신호선 사이에 접속된 제7 용량을 갖고,

상기 제2 마이너스 전위 발생 회로는, 상기 제2 비트선과, 상기 제1 신호선 사이에 접속된 제8 용량을 갖고 있는 것을 특징으로 하는 강유전체 기억 장치.
제18항에 있어서,

상기 제7 및 제8 용량은 강유전체 용량인 것을 특징으로 하는 강유전체 기억 장치.
제18항에 있어서,

상기 제1 비트선 또는 제2 비트선에는, 각각 강유전체 메모리가 접속되고,

상기 제7 및 제8 용량은, 상기 강유전체 메모리를 구성하는 강유전체 용량과 거의 동일 용량인 것을 특징으로 하는 강유전체 기억 장치.
제17항에 있어서,

상기 제1 인버터의 출력부와 접지 전위 사이에 접속된 제1 n채널형 MISFET와,

상기 제2 인버터의 출력부와 접지 전위 사이에 접속된 제2 n채널형 MISFET

를 갖는 것을 특징으로 하는 강유전체 기억 장치.
제21항에 있어서,

상기 제1 인버터의 출력부와 상기 제1 n채널형 MISFET 사이에 접속되고, 게이트 전극이 상기 제1 인버터의 입력부에 접속된 제3 n채널형 MISFET와,

상기 제2 인버터의 출력부와 상기 제2 n채널형 MISFET 사이에 접속되고, 게이트 전극이 상기 제2 인버터의 입력부에 접속된 제4 n채널형 MISFET

를 갖는 것을 특징으로 하는 강유전체 기억 장치.
제21항에 있어서,

상기 제1 및 제2 n채널형 MISFET는, 각각 상기 제1 및 제2 마이너스 전위 발 생 회로의 동작 개시 후, 일정한 기간 후에, 온 상태로 되도록 제어되는 것을 특징으로 하는 강유전체 기억 장치.
제15항에 있어서,

상기 제1 전하 전송 MISFET와 병렬로 접속되고, 게이트 전극이 제2 신호선에 접속된 제3 전하 전송 MISFET와,

상기 제2 전하 전송 MISFET와 병렬로 접속되고, 게이트 전극이 상기 제2 신호선에 접속된 제4 전하 전송 MISFET

를 갖는 것을 특징으로 하는 강유전체 기억 장치.
제15항에 있어서,

상기 제3 노드와, 접지 전위 사이에 접속되고, 게이트 전극이 제2 신호선에 접속된 제3 p채널형 MISFET와,

상기 제4 노드와, 접지 전위 사이에 접속되고, 게이트 전극이 제2 신호선에 접속된 제4 p채널형 MISFET

를 갖는 것을 특징으로 하는 강유전체 기억 장치.
제17항에 있어서,

상기 제1 인버터의 입력부와 전원 전위 사이에 접속되고, 게이트 전극이 제2 신호선에 접속된 제5 p채널형 MISFET와,

상기 제2 인버터의 입력부와 전원 전위 사이에 접속되고, 게이트 전극이 상기 제2 신호선에 접속된 제6 p채널형 MISFET

를 갖는 것을 특징으로 하는 강유전체 기억 장치.
제24항에 있어서,

상기 제2 신호선의 전위는, 상기 제1 및 제2 마이너스 전위 발생 회로의 동작 개시 후, 일정한 기간 후에, 변화되도록 제어되는 것을 특징으로 하는 강유전체 기억 장치.
제15항에 있어서,

상기 제1 비트선 및 제2 비트선에는, 각각 강유전체 메모리가 접속되어 있는 것을 특징으로 하는 강유전체 기억 장치.
제15항에 있어서,

상기 제1 비트선에는, 강유전체 메모리가 접속되고, 상기 제2 비트선에는, 참조 전위가 인가되는 것을 특징으로 하는 강유전체 기억 장치.
제15항의 강유전체 기억 장치를 갖는 것을 특징으로 하는 전자 기기.