JP3758054B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、強誘電体を有するキャパシタを備えた半導体記憶装置に関するものである。
【０００２】
【従来の技術】
半導体記憶装置は、コンピュータの発展と共に、データ、プログラム等の記憶装置として普及してきている。半導体記憶装置としては、ＤＲＡＭ、ＳＲＡＭといったＲＡＭ（Random Access Memory）及びマスクＲＯＭ、ＰＲＯＭといったＲＯＭ（Read Only Memory）が挙げられる。ＲＯＭは、一般に不揮発性メモリで構成され、メモリの電源を切っても記憶状態は保持される。特にＰＲＯＭ（Programmable Read Only Memory）は、ユーザーがデータの書き込みを自由にできることから、普及が進んでおり、その中で電気的にデータの書き込みができるＥＥＰＲＯＭ（Electrically Erasable PROM）がその利便性から有望視されている。
【０００３】
ＥＥＰＲＯＭでは、ＭＩＳ-ＦＥＴ(Metal Insulator Semiconductor-Field Effect Transistor)構造を用い、ゲート絶縁膜中のトラップ領域またはフローティングゲートを利用して、シリコン基板からの電荷注入及び基板への電荷放出により記憶状態を保持する方法や強誘電体膜に高い電圧を印加することにより自発分極させて記憶状態を保持する方法が従来より知られている。強誘電体を用いる方法としては、ＭＦＳ-ＦＥＴ(Metal Ferroelectric Semiconnductor-Field Effect Transistor)構造を利用して、ゲート絶縁膜として用いた強誘電体を高いゲート電圧により自発分極させる方法及びＤＲＡＭに類似の回路構成でキャパシタとして酸化膜の代わりに強誘電体を使用する方法があり、特に後者の方法はＤＲＡＭに類似のセル構造が単純であるというメリットを生かしながら不揮発性を持たせることができることから、最近開発が進められている。
【０００４】
ＤＲＡＭに類似の回路構成でキャパシタに強誘電体を用いた半導体記憶装置としては、例えば、特開平８−３６８８８号公報には、図８に示すような回路構成をもつものが記載されている。図において、ＷＬ0〜ＷＬ3はワードライン、ＤＷＬ0〜ＤＷＬ1はダミーワードライン、ＢＬ0、／ＢＬ0、ＢＬ1、／ＢＬ1はビットライン、ＣＰ0、ＣＰ1はプレートライン、ＤＣＰ0、ＤＣＰ1はダミープレートライン、ＥＱ11はビットイコライズ及びプリチャージ制御信号、Ｓ100、Ｓ101は制御信号、Ｖ10は信号、ＳＡＥ0、ＳＡＥ1はセンスアンプ制御信号、Ｖssは接地電圧、ＳＡ0、ＳＡ1はセンスアンプ、Ｃｓ1〜Ｃｓ8は本体メモリセル強誘電体キャパシタ、Ｃｄ1〜Ｃｄ4はダミーメモリセル強誘電体キャパシタ、Ｃｂ1〜Ｃｂ4は通常のキャパシタまたは強誘電体キャパシタからなるビットライン容量調整用キャパシタ、ＱｎはＮチャネル型ＭＯＳトランジスタである。
【０００５】
上記のような回路構成でデータを読み出すためには、初期状態として、ワードラインＷＬ0〜ＷＬ3、ダミーワードラインＤＷＬ0、ＤＷＬ1、プレートラインＣＰ0、ＣＰ1、ダミープレートラインＤＣＰ0、ＤＣＰ1、センスアンプ制御信号ＳＡＥ0、ＳＡＥ1、制御信号Ｓ100、Ｓ101を論理電圧”Ｌ”とし、ビットイコライズ及びプリチャージ制御信号ＥＱ11を論理電圧”Ｈ”とし、ビットラインＢＬ0、／ＢＬ0、ＢＬ1、／ＢＬ1を論理電圧”Ｌ”とする。
【０００６】
次に、信号ＥＱ11を論理電圧”Ｌ”として、ビットラインＢＬ0、／ＢＬ0、ＢＬ1、／ＢＬ1をフローティング状態とする。そして、本体メモリセルキャパシタＣｓ2を読み出す場合には、ワードラインＷＬ1、ダミーワードラインＤＷＬ1、プレートラインＣＰ0、ダミープレートラインＤＣＰ0、制御信号Ｓ101をすべて論理電圧”Ｈ”とすると、ＭＯＳトランジスタＱｎが作動してビットラインＢＬ0にダミーメモリセルのデータが読み出され、ビットライン／ＢＬ0に本体メモリセルのデータが読み出される。ここで、制御信号Ｓ101が論理電圧”Ｈ”となることによりビットラインＢＬ0とビットライン容量調整用容量が接続するが、信号Ｖ10を適当な電位に設定することで、ビットラインＢＬ0の容量を大きくし、ダミーメモリセルキャパシタを本体メモリセルキャパシタと同程度のものとしても、適正なリファレンス電圧を得ることができるように設定されている。その後、センスアンプ制御信号ＳＡＥ0を論理電圧”Ｈ”として、センスアンプＳＡ0を動作させ、ビットラインＢＬ0、／ＢＬ0のデータを比較増幅し、Ｃｓ2にメモリされたデータを出力する。
【０００７】
【発明が解決しようとする課題】
強誘電体キャパシタは、上述したように強誘電体の有する残留自発分極という特性を利用することで不揮発性メモリとして機能している。図９は強誘電体のヒステリシス特性図で、横軸が強誘電体に加えられる電圧で縦軸が強誘電体の分極状態を等価な電荷で示している。強誘電体に圧力がない状態を実線で示し、圧力がかかった状態を点線で示している。
【０００８】
図の実線上の点Ｂ及び点Ｄに示すように、強誘電体は電圧が”０”の状態でも残留分極を有している。そして、強誘電体が点Ｄの状態で十分な大きさの正の電圧を印加すると、点Ａの状態に移行する。次に、電圧を”０”にすると、強誘電体は点Ｄの状態に戻らず点Ｂの状態に移行する。この状態で正の電圧を印加しても分極状態は点Ｂから点Ａまで変化するだけだが、十分な大きさの負の電圧を印加して電圧を”０”に戻すと、分極状態は点Ｄになる。こうした点Ｂ、Ｄの分極状態を論理値”１”、”０”に対応させることでメモリとして用いることができる。
【０００９】
ところが、強誘電体は外力を加えると電位変動を生じる圧電性も併せ有している。例えば、図９の点線で示すように、外力が加えられた場合強誘電体のヒステリシス特性は、外力がない状態に比べ歪んだものとなる。点Ａ及び点Ｃは、それぞれ点Ａ’及び点Ｃ’のように蓄積電荷が大きくなるが、点Ｂ及び点Ｄは、それぞれ点Ｂ’及び点Ｄ’のように蓄積電荷が小さくなる。
【００１０】
外力による読出電圧の変動をみると、まず、圧力がない状態では、負荷容量をＣFとして図から算出すると、電圧Ｖ1、Ｖ2が導かれるから、基準用電圧Ｖrefを図のようにＶ1とＶ2との間に設定すれば、Ｖ1で論理値”１”、Ｖ2で論理値”０”を識別する。同様に圧力がかかった状態では、Ｖ1’、Ｖ2’となるが、Ｖ1’はＶrefより小さくなるため、論理値”０”と誤読み出しをしてしまうことになる。
【００１１】
一方、図１０は、半導体記憶装置に外力を加えた場合に生じる強誘電体の圧電性に伴う電位の変動を模式的に示したものである。横軸は検出位置で、縦軸は検出位置の検出電位を示しており、図に示すように各検出位置での歪み圧力に基づいて検出電位は変化する。
例えば、図１０（ａ）において、図８に記載の従来の半導体記憶装置のダミーメモリセルキャパシタ及びビットライン容量調整用キャパシタが点Ａに位置している場合、これらのキャパシタから生成されるリファレンス電圧と検出電位ＶAとの電位差で記憶状態の判定を行う。同様に点Ｃに位置するメモリセルには、検出電位ＶAが点Ａと同じであるため、リファレンス電圧と比較する際には問題はない。ところが、点Ｂに位置するメモリセルは、検出電位ＶBが生じているため、リファレンス電圧と比較する際に、（ＶAーＶB）分の誤差が残ることになる。
【００１２】
図１０（ｂ）においても、同様に、ダミーメモリセルキャパシタ及びビットライン容量調整用キャパシタが点Ａに位置している場合に、点Ｄに位置するメモリセルは問題ないが、それ以外に位置するメモリセルは最大（ＶAーＶC）分の誤差が生じることになる。
つまり、図９に示すように、強誘電体キャパシタ自体が外力により読出しマージンを低下させるとともに、図１０に示すように、パッケージされた半導体記憶装置に外力がかかると歪み圧力が遍在的に加わり、メモリセルの配置により電位誤差が異なるようになる。したがって、特に上記した半導体記憶装置のダミーメモリセルキャパシタ及びビットライン容量調整用キャパシタのように一部にしか配置されていない強誘電体キャパシタに遍在的に圧力が加わると、読出しマージンの低下が発生し、極端な場合には誤読出しをしてしまうことになる。一般に強誘電体メモリの読み出し動作は記憶破壊読み出しであるため読み出したデータを再書き込みする必要があることから、強誘電体メモリは、誤読み出しをすると、メモリからの読み出し後再書き込みの段階で誤ったデータを書き込み、結局データが化けてしまうといった問題点を有している。
【００１３】
本発明に係る半導体記憶装置は、記憶用強誘電体キャパシタを有するメモリセルをｍ行×ｎ列（ｍ、ｎは自然数）のマトリクス状に複数配置し、各行の前記メモリ群には、それぞれ、選択された前記メモリセルの前記記憶用強誘電体キャパシタ及び複数の強誘電体キャパシタにより生成される電位に基づき記憶されたデータを読み出す手段を有し、前記複数の強誘電体キャパシタは、それぞれ行方向に分散して配置され、前記複数の強誘電体キャパシタにより基準用強誘電体キャパシタ、該基準用強誘電体キャパシタに直列に電気的に接続される第 1 負荷用強誘電体キャパシタまたは前記記憶用強誘電体キャパシタに直列に電気的に接続される第 2 負荷用強誘電体キャパシタの少なくとも 1 つが合成される半導体記憶装置において、
前記複数の強誘電体キャパシタにより合成されるキャパシタの、約１／２の容量を合成する前記強誘電体キャパシタが各行の前記メモリセル群の中央部近傍に配置され、かつ約１／４の容量を合成する前記強誘電体キャパシタがそれぞれ各行の前記メモリセル群の両端部近傍に配置されたことを特徴とする。
【００１５】
また、本発明に係る別の半導体記憶装置は、記憶用強誘電体キャパシタを有するメモリセルをｍ行×ｎ列（ｍ、ｎは自然数）のマトリクス状に複数配置し、各行の前記メモリ群には、それぞれ、選択された前記メモリセルの前記記憶用強誘電体キャパシタ及び複数の強誘電体キャパシタを有する複数の電位発生手段により生成される電位に基づき記憶されたデータを読み出す手段を有し、前記複数の強誘電体キャパシタは、それぞれ行方向に分散して配置され、前記複数の強誘電体キャパシタにより基準用強誘電体キャパシタ、該基準用強誘電体キャパシタに直列に電気的に接続される第 1 負荷用強誘電体キャパシタまたは前記記憶用強誘電体キャパシタに直列に電気的に接続される第２負荷用強誘電体キャパシタの少なくとも 1 つが合成される半導体記憶装置において、
前記複数の強誘電体キャパシタにより合成されるキャパシタの、約１／２の容量を合成する前記強誘電体キャパシタが各行の前記メモリセル群の中央部近傍に配置され、かつ約１／４の容量を合成する前記強誘電体キャパシタがそれぞれ各行の前記メモリセル群の両端部近傍に配置されたことを特徴とする。
【００１８】
そして、読み出し手段の複数の強誘電体キャパシタ又は強誘電体キャパシタを有する複数の電位発生手段を行方向に分散配置したので、たとえ半導体記憶装置に遍在的に歪み圧力がかかったとしても、分散配置した一部の強誘電体キャパシタ又は電位発生手段だけがその圧力を受けるため、全体として歪み圧力の影響を軽減できる。
【００１９】
【発明の実施の形態】
以下本発明の実施例について、詳述する。
図１は、第１実施例として本発明の半導体記憶装置の回路図を示しており、図２は、図１の回路の一部を模式的に示している。
（ｍ×ｎ）個のメモリセルＭ11、Ｍ21、・・・・、Ｍmnはマトリクス状に配置されており、例えば縦方向の配置は、Ｍ11、Ｍ12、・・・・、Ｍ1nであり、横方向の配置は、Ｍ11、Ｍ21、・・・・、Ｍm1というふうになされている。各メモリセルＭij（i=1,2,・・・,m;j=1,2,・・・,n）は、選択用トランジスタＴＲij及び記憶用強誘電体キャパシタＣijを備えている。ビットライン／ＢＬj、ＢＬj（j=1,2,・・・,n）及びワードラインＷＬi（i=1,2,・・・,m）が縦横に配置されており、選択用トランジスタＴＲij、ＴＲi+1jのゲートがそれぞれワードラインＷＬi、ＷＬi+1に接続され、さらに記憶用強誘電体キャパシタＣijの一端が選択用トランジスタＴＲijを介してビットライン／ＢＬjに、記憶用強誘電体キャパシタＣi+1jの一端が選択用トランジスタＴＲi+1jを介してビットラインＢＬjに接続されている。記憶用強誘電体キャパシタＣij、Ｃi+1jの他端はともにプレートラインＰＬi（i=1,2,・・・,m/2）に接続されている。
【００２０】
ワードラインＷＬiは行デコーダ１０に接続され、ビットライン／ＢＬj、ＢＬjはトランジスタを介して出力バッファ１２及び入力バッファ１３に接続されており、このトランジスタのゲートは列デコーダ１１に接続されている。行デコーダ１０及び列デコーダ１１はアドレスバッファ１９からのアドレスデータにより特定のワードラインＷＬ、ビットライン／ＢＬ、ＢＬを選択することでメモリセルを特定し、出力バッファ１２及び入力バッファ１３を介してメモリセルの書き込み、読み出しを行う。
【００２１】
基準セルプリセット回路部１６は、基準セル駆動回路１７及びビット線イコライズ回路１８を備えているとともに、図２において模式的に示されるように、ビットライン／ＢＬj、ＢＬj毎に基準用強誘電体キャパシタ／Ｃrefj、Ｃrefj及び負荷用強誘電体キャパシタ／ＣBLj、ＣBLjを備えている。
基準用強誘電体キャパシタ／Ｃrefjは、図１に示すように分割された強誘電体キャパシタ／Ｃrefja、／Ｃrefjb及び／Ｃrefjcを並列接続して構成されている。同様に基準用強誘電体キャパシタＣrefjは、分割された強誘電体キャパシタＣrefja、Ｃrefjb及びＣrefjcを並列接続して構成されている。そして、強誘電体キャパシタ／Ｃrefja及びＣrefjaは半導体記憶装置の左端部近傍（図１ではメモリセルＭ1j付近）に、強誘電体キャパシタ／Ｃrefjｂ及びＣrefjｂは半導体記憶装置の中央部近傍（図１ではメモリセルＭm/2j付近）に、強誘電体キャパシタ／Ｃrefjｃ及びＣrefjｃは半導体記憶装置の右端部近傍（図１ではメモリセルＭmjに隣接した基準セルプリセット回路部１６内）にそれぞれ配置されている。基準用強誘電体キャパシタ／Ｃrefjと分割された強誘電体キャパシタ／Ｃrefja、／Ｃrefjb、／Ｃrefjcとは、以下の式で規定される関係を有する。
【００２２】
／Ｃrefja＝／Ｃrefj×１／４ （左端部近傍） ・・・（１）
／Ｃrefjb＝／Ｃrefj×１／２ （中央部近傍） ・・・（２）
／Ｃrefjc＝／Ｃrefj×１／４ （右端部近傍） ・・・（３）
そして、並列接続されていることを考慮すると、
／Ｃrefja＋／Ｃrefjb＋／Ｃrefjc＝／Ｃrefj
となる。基準用強誘電体キャパシタＣrefjとＣrefja、Ｃrefjb、Ｃrefjcについても同様に、以下の式で規定される関係を有する。
【００２３】
Ｃrefja＝Ｃrefj×１／４ （左端部近傍） ・・・（４）
Ｃrefjb＝Ｃrefj×１／２ （中央部近傍） ・・・（５）
Ｃrefjc＝Ｃrefj×１／４ （右端部近傍） ・・・（６）
したがって、
Ｃrefja＋Ｃrefjb＋Ｃrefjc＝Ｃrefj
となる。
【００２４】
負荷用強誘電体キャパシタ／ＣBLj、ＣBLjについても、基準用強誘電体キャパシタ／Ｃrefj及びＣrefjと同様に、それぞれ分割された強誘電体キャパシタ／ＣBLja、／ＣBLjb、／ＣBLjc及びＣBLja、ＣBLjb、ＣBLjcを並列接続して構成されており、以下の関係式を有する。
／ＣBLja＝／ＣBLj×１／４ （左端部近傍） ・・・（７）
／ＣBLjb＝／ＣBLj×１／２ （中央部近傍） ・・・（８）
／ＣBLjc＝／ＣBLj×１／４ （右端部近傍） ・・・（９）
／ＣBLja＋／ＣBLjb＋／ＣBLjc＝／ＣBLj
ＣBLja＝ＣBLj×１／４ （左端部近傍） ・・・（10）
ＣBLjb＝ＣBLj×１／２ （中央部近傍） ・・・（11）
ＣBLjc＝ＣBLj×１／４ （右端部近傍） ・・・（12）
ＣBLja＋ＣBLjb＋ＣBLjc＝ＣBLj
また、基準セル駆動回路１７は、ラインＧＣＰ、接地ラインＶss、ラインＲＢＰ及びライン／ＲＷＬ、ＲＷＬを備え、ビット線イコライズ回路１８はラインＢＰを備えている。
【００２５】
ラインＧＣＰには、ゲートをワードラインＷＬiに接続したトランジスタを介して上述したプレートラインＰＬiに接続されている。
ラインＢＰには、トランジスタ／ＴＲＡ、ＴＲＡのゲートが接続され、トランジスタ／ＴＲＡのソース及びドレインはビットライン／ＢＬj、接地ラインＶssに、トランジスタＴＲＡのソース及びドレインはビットラインＢＬj、接地ラインＶssに接続されている。
【００２６】
基準用強誘電体キャパシタ／Ｃrefjは、一端をラインＧＣＰに接続し、他端を、ゲートをライン／ＲＷＬに接続したトランジスタ／ＴＲＢを介してビットライン／ＢＬjに接続すると共に、ゲートをラインＲＢＰに接続したトランジスタ／ＴＲＣを介して接地ラインＶssにも接続している。
基準用強誘電体キャパシタＣrefjは、一端をラインＧＣＰに接続し、他端を、ゲートをラインＲＷＬに接続したトランジスタＴＲＢを介してビットラインＢＬjに接続すると共に、ゲートをラインＲＢＰに接続したトランジスタＴＲＣを介して接地ラインＶssにも接続している。
【００２７】
負荷用強誘電体キャパシタ／ＣBLj、ＣBLjは一端をビットライン／ＢＬj、ＢＬjに接続し、他端を接地している。
センスアンプ部１４は、センスアンプ駆動回路１５を備え、ビットライン／ＢＬj、ＢＬj毎にセンスアンプＡＭＰjが設けられている。センスアンプＡＭＰjは、一端をビットライン／ＢＬjに、他端をビットラインＢＬjに接続することで、基準セルプリセット回路部１６と接続している。
【００２８】
行デコーダ１０、列デコーダ１１、センスアンプ駆動回路１５、基準セル駆動回路１７、ビット線イコライズ回路１８及びアドレスバッファ１９は、制御信号発生回路２０により制御される。
次に、上述した半導体記憶装置の読み出し動作について図５を参照しつつ説明する。例えば、メモリセルＭ11の記憶内容”Ｈ”、すなわち記憶用強誘電体キャパシタＣ11が図３に示す分極状態Ｐ６であることを読み出す場合には、まず、ビット線イコライズ回路１８が、ラインＢＰを一定時間”Ｈ”とした後、再び”Ｌ”に戻す。これにより、トランジスタ／ＴＲＡ、ＴＲＡが一定時間オンになり、接地ラインＶssとビットライン／ＢＬ1、ＢＬ1とが接続されて、その間ビットライン／ＢＬ1、ＢＬ1は”Ｌ”になる。ビットライン／ＢＬ1、ＢＬ1が”Ｌ”の間に負荷用強誘電体キャパシタ／ＣBL1、ＣBL1は放電される。その後、トランジスタ／ＴＲＡ、ＴＲＡがオフになると、ビットライン／ＢＬ1、ＢＬ1は、フローティング状態となる。
【００２９】
ラインＢＰが一定時間”Ｈ”になると同時に、基準セル駆動回路１７によりラインＲＢＰを一定時間”Ｈ”とした後、再び”Ｌ”に戻す。これにより、トランジスタＴＲＣが一定時間オンになり、基準用強誘電体キャパシタＣref1の一端は接地ラインＶssと接続されて”Ｌ”になる。そして、基準用強誘電体キャパシタＣref1の他端はラインＧＣＰに接続されているため”Ｌ”となっていることから、基準用強誘電体キャパシタＣref1は、分極状態Ｐ11にされる。
【００３０】
次に、基準セル駆動回路１７によりラインＧＣＰを”Ｈ”とすることで、基準用強誘電体キャパシタＣref1の他端を”Ｈ”として読出用電圧Ｖpを与える。そして、行デコーダ１０によりワードラインＷＬ1を”Ｈ”にすることにより、プレートラインＰＬ1が”Ｈ”となり、記憶用強誘電体キャパシタＣ11の他端に読出用電圧Ｖpが与えられる。さらに、ワードラインＷＬ1が”Ｈ”となるためトランジスタＴＲ11がＯＮ状態となり、記憶用強誘電体キャパシタＣ11の一端は、ビットライン／ＢＬ1を介して負荷用強誘電体キャパシタ／ＣBL1と直列接続される。
【００３１】
したがって、直列接続された記憶用強誘電体キャパシタＣ11及び負荷用強誘電体キャパシタ／ＣBL1に読出用電圧Ｖpが印加されることになり、記憶用強誘電体キャパシタＣ11には読出用電圧Ｖpに基づく分圧Ｖ3が印加される。図３においては、分圧Ｖ3では記憶用強誘電体キャパシタＣ11は分極状態Ｐ１に対応している。すなわち、
Ｖ3＝０
となる。
【００３２】
上述したワードラインＷＬ1を”Ｈ”にすると同時に、基準セル駆動回路１７によりラインＲＷＬが”Ｈ”となり、トランジスタＴＲＢがＯＮ状態となる。したがって、基準用強誘電体キャパシタＣref1の一端がビットラインＢＬ1を介して負荷用強誘電体キャパシタＣBL1と直列に接続される。上述したようにラインＧＣＰは基準セル駆動回路１７により”Ｈ”に保持されているため、直列接続された基準用強誘電体キャパシタＣref1及び負荷用強誘電体キャパシタＣBL1に読出用電圧Ｖpが印加されることになり、基準用強誘電体キャパシタＣref1には読出用電圧Ｖpに基づく分圧Ｖrefが印加される。図４においては、負荷用強誘電体キャパシタＣBL1と接続する直前の分極状態Ｐ11から分圧Ｖrefに対応する分極状態Ｐ12に移行する。
【００３３】
以上の状態でセンスアンプＡＭＰ１を作動する。センスアンプＡＭＰ１は、ビットライン／ＢＬ1、ＢＬ1を介して基準用強誘電体キャパシタＣref1に印加される分圧Ｖrefの電位及び記憶用強誘電体キャパシタＣ11に印加される分圧Ｖ3の電位を比較し、高い方のビットラインを”Ｈ”に、低い方のビットラインを”Ｌ”とする。図３に示すように、分圧Ｖrefの電位に比べ分圧Ｖ3の電位が高いので、ビットライン／ＢＬ1の電位が”Ｈ”に、ビットラインＢＬ1の電位が”Ｌ”に設定される。このとき、ビットライン／ＢＬ1の電位が”Ｈ”であることから、記憶用強誘電体キャパシタＣ11は図３に示す分極状態Ｐ１のままであるが、基準用強誘電体キャパシタＣref1は、ビットラインＢＬ1の電位が”Ｌ”になるため図４に示す分極状態Ｐ13に移行する。
【００３４】
続けて基準セル駆動回路１７によりラインＲＷＬを”Ｌ”にすると、トランジスタＴＲＢがＯＦＦ状態となり、基準用強誘電体キャパシタＣref1はフローティング状態となる。そして、時間が経過するとともに、基準用強誘電体キャパシタＣref1は放電し、図４に示す分極状態Ｐ11になる。
その後基準セル駆動回路１７によりラインＧＣＰを”Ｌ”とすることで、プレートラインＰＬ1が”Ｌ”になる。ビットライン／ＢＬ1の電位が”Ｈ”のままなので、プレートラインＰＬ1との間に電位差が生じ、この電位差が書込用電圧Ｖrwとして記憶用強誘電体キャパシタＣ11に印加されて、記憶用強誘電体キャパシタＣ11は、もとの分極状態Ｐ６に移行する。基準用強誘電体キャパシタＣref1はフローティング状態であるため、ラインＧＣＰが”Ｌ”となっても、分極状態に変化はない。続いて、行デコーダ１０によりワードラインＷＬ1を”Ｌ”にすることで、トランジスタＴＲ11をＯＦＦ状態とし、記憶用強誘電体キャパシタＣ11をフローティング状態とする。
【００３５】
次に、列デコーダ１１によりラインＢ1を”Ｈ”とすることで、ビットライン／ＢＬ1の電位”Ｈ”が出力バッファ１２に取り込まれた後、センスアンプＡＭＰ1をＯＦＦしてビットライン／ＢＬ1、ＢＬ1をフローティング状態とし、その後列デコーダ１１によりラインＢ1を”Ｌ”にして読出処理を終了する。
上述した読出処理は、記憶用強誘電体キャパシタＣ11が図３で示す分極状態Ｐ６から放電する前に行う高速読出処理であるが、記憶用強誘電体キャパシタＣ11が放電した後に図３に示す分極状態Ｐ１での読出処理も上述した処理と同様に行われるが、記憶用強誘電体キャパシタＣ11の読出用電圧Ｖpに基づく分圧は図３に示すＶ1に設定され、分極状態Ｐ４に移行することになる。その後センスアンプＡＭＰ1によりビットライン／ＢＬ1を”Ｈ”にすると、分極状態Ｐ５に移行する。そして、再書込用電圧Ｖrwが印加されると分極状態Ｐ６に移行し、読出処理終了後放電により分極状態Ｐ１に戻る。
【００３６】
また、メモリセルＭ11の記憶内容”Ｌ”、すなわち記憶用強誘電体キャパシタＣ11が図３で示す分極状態Ｐ２であることを読み出す場合も、記憶内容が”Ｈ”の場合と同様に処理されるが、記憶用強誘電体キャパシタＣ11の読出用電圧Ｖpに基づく分圧は図３に示すＶ2に設定され、分極状態Ｐ３に移行することになる。その後センスアンプＡＭＰ1によりビットライン／ＢＬ1を”Ｌ”にすると、”Ｈ”が維持されたプレートラインＰＬ1との間の電位差による再書込用電圧Ｖrwが印加されて分極状態Ｐ７に移行し、読出処理終了後放電により分極状態Ｐ２に戻る。
【００３７】
以上の説明から明らかなように、基準プリセット回路部１６は、記憶用強誘電体キャパシタ及び負荷用強誘電体キャパシタに基づき記憶データに依存した電位を発生させるとともに、基準用強誘電体キャパシタ及び負荷用強誘電体キャパシタに基づき基準用電位を発生し、センスアンプ部１４及び列デコーダ１１等により記憶データが出力される。したがって、これらの回路が読み出し手段に相当することになる。
【００３８】
このような半導体記憶装置に外力が加えられた場合を説明する。メモリセルＭmnは、マトリクス状に配置されているが、基準用強誘電体キャパシタ／Ｃrefj、Ｃrefj及び負荷用強誘電体キャパシタ／ＣBLj、ＣBLjは、上述したように、分割された強誘電体キャパシタが半導体記憶装置のビットライン／ＢＬj、ＢＬjに沿って左端部、中央部及び右端部に上記式（１）〜（12）のように分散して配置されている。
【００３９】
図１０で示したような歪み圧力による電位変動が発生した場合を考える。上記した従来の半導体記憶装置では、強誘電体キャパシタが遍在しているため、ワードラインＷＬ方向に電位変動が発生した場合は問題ないが、ビットラインＢＬ方向に電位変動が発生した場合には、図１０（ａ）で最大誤差（ＶB−ＶA）、図１０（ｂ）で最大誤差（ＶC−ＶA）が発生していた。
【００４０】
そこで、本願発明の半導体記憶装置に同様の外力を加えてみる。半導体記憶装置のビットライン／ＢＬj、ＢＬjに沿って左端部、中央部及び右端部がそれぞれ点Ａ、点Ｂ及び点Ｃに対応するものとする。図１０（ａ）の場合には、メモリセルＭmnはビットラインに沿って配置されているために、各メモリセルの記憶用強誘電体キャパシタＣijの検出電位はＶAからＶBの間でばらつくことになるが、基準用強誘電体キャパシタ／Ｃrefjは、式（１）〜（３）で規定されるように分割されている。ここで、キャパシタの容量が例えば半分になると、蓄えられる電荷の量は半分になり、圧力による影響も半分しか受けない−というようにキャパシタの分割比率に等しい比率で圧力の影響も軽減される。したがって、分割された比率によりその検出電位の誤差は以下のようになる。
【００４１】
左端部；ＶA／４、中央部；ＶB／２、右端部；ＶA／４
基準用強誘電体キャパシタ／Ｃrefj全体の誤差は、
ＶA／４＋ＶB／２＋ＶA／４＝（ＶA＋ＶB）／２
となる。したがって、各メモリセルの記憶用強誘電体キャパシタＣijの検出電位はＶAからＶBの間でばらつくことを考慮すると、センスアンプ部で比較する際の誤差は、検出電位ＶA、ＶBで
ＶA−（ＶA＋ＶB）／２＝（ＶA−ＶB）／２
ＶB−（ＶA＋ＶB）／２＝（ＶB−ＶA）／２
である。すなわち、誤差の大きさは、最大で｜（ＶA−ＶB）／２｜となり、従来のものに比べて半分の大きさになる。
【００４２】
基準用強誘電体キャパシタＣrefj及び負荷用強誘電体キャパシタ／ＣBLj、ＣBLjについても同様に誤差を算出することができ、結局誤差は従来の半分に抑えることができる。
図１０（ｂ）の場合も同様に、分割された強誘電体キャパシタの誤差は、
左端部；ＶA／４、中央部；｛（ＶA＋ＶC）／２｝／２、右端部；ＶC／４
であるから、全体の誤差は、
ＶA／４＋（ＶA＋ＶC）／４＋ＶC／４＝（ＶA＋ＶC）／２
となる。したがって、センスアンプ部で比較する際の最大誤差は、
ＶA−（ＶA＋ＶC）／２＝（ＶA−ＶC）／２
ＶC−（ＶA＋ＶC）／２＝（ＶC−ＶA）／２
である。すなわち、図１０（ｂ）の場合も、従来のものに比べて半分の大きさになる。
【００４３】
上述した実施例では、強誘電体キャパシタの分散配置のやり方として、分割された強誘電体を左端部近傍、中央部近傍、右端部近傍の３カ所に１／４、１／２、１／４の比率で配置していたが、本願発明ではこれに限定されるされることなく、半導体記憶装置の外力による誤差の発生状況等をみて、配置箇所を２カ所にしたり、４カ所以上にしたりすることは可能であり、配置場所も左端部近傍、中央部近傍、右端部近傍に限定されることなく、誤差が少なくなるように適宜設定できる。また、分割の比率も同様に誤差の状況をみて適宜設定することが可能である。
【００４４】
図６及び図７は、第２実施例を示している。図６は左半分を、図７は右半分を示している。第１実施例では、基準セルプリセット回路部１６の基準用強誘電体キャパシタ／Ｃrefj、Ｃrefj及び負荷用強誘電体キャパシタ／ＣBLj、ＣBLjのみを分割して分散配置していたが、第２実施例では基準セルプリセット回路部そのものを複数配置し、各基準セルプリセット回路部は、それぞれ分割された基準用強誘電体キャパシタ／Ｃrefj、Ｃrefj及び負荷用強誘電体キャパシタ／ＣBLj、ＣBLjを備えており、さらに第１実施例と同様に分散配置されている。具体的には、図において、基準セルプリセット回路部１６A、１６B、１６Cをそれぞれ半導体記憶装置の左端部近傍、中央部近傍、右端部近傍に配置している。そして、基準セルプリセット回路部１６Aは、基準用強誘電体キャパシタを分割した強誘電体キャパシタ／Ｃrefja、Ｃrefjaを、負荷用強誘電体キャパシタ分割した強誘電体キャパシタ／ＣBLja、ＣBLjaを備えており、その他の構成は第１実施例の基準セルプリセット回路部１６と同じである。基準セルプリセット回路部１６B、１６Cについても同様の構成を有しており、基準セルプリセット回路部１６Bは、基準用強誘電体キャパシタを分割した強誘電体キャパシタ／Ｃrefjb、Ｃrefjbを、負荷用強誘電体キャパシタ分割した強誘電体キャパシタ／ＣBLjb、ＣBLjbを備え、基準セルプリセット回路部１６Cは、基準用強誘電体キャパシタを分割した強誘電体キャパシタ／Ｃrefjc、Ｃrefjcを、負荷用強誘電体キャパシタを分割した強誘電体キャパシタ／ＣBLjc、ＣBLjcを備えている。
【００４５】
基準セルプリセット回路部１６A、１６B、１６Cは、それぞれ分割された強誘電体キャパシタに応じて電位を発生するが、基準セル駆動回路１７により同時に駆動されるので、全体としては図２の回路の基準セルプリセット回路部１６と同様の動作を行う。そして、基準用強誘電体キャパシタ／Ｃrefj、Ｃrefj及び負荷用強誘電体キャパシタ／ＣBLj、ＣBLjは分割されて分散配置されているので、第１実施例と同様に外力による誤差を抑えることができる。
【００４６】
第２実施例の半導体記憶装置は、第１実施例に比べビットライン方向（メモリセルＭ11からＭm1の方向）でみると基準セルプリセット回路部を複数設けた点で回路構成が増加するが、ワードライン方向（メモリセルＭ11からＭ1nの方向）では第１実施例のような分割された強誘電体キャパシタを接続するためのｎ列分の配線が不要になる。したがって、多数のメモリセルからなる大規模の半導体記憶装置の場合には、第２実施例のものの方がワードライン方向のスペースをコンパクトにすることができ、より小型化が可能になる。
【００４７】
【発明の効果】
以上説明したように、本発明に係る半導体記憶装置は、例えば、基準用強誘電体キャパシタ、該基準用強誘電体キャパシタに直列に電気的に接続される第１負荷用強誘電体キャパシタまたは前記記憶用強誘電体キャパシタに直列に電気的に接続される第２負荷用強誘電体キャパシタといった従来一部に遍在して配置されていたものを、それぞれ複数の強誘電体キャパシタで構成し、これら複数の強誘電体キャパシタを分散して配置したので、外部からの圧力等に伴う強誘電体キャパシタの電位変動の影響を軽減することができる。具体的には、
（１）外部圧力による影響を軽減できるため、パッケージに安価な物を使用でき、 また、半導体記憶装置に圧力クッションとしてモールドの際に行われるポッ ティング等の工程を省くことが可能となる。また、半導体記憶装置の組立時 に加わる圧力による影響も軽減されるので、組立工程を簡略化することがで きる。
（２）外部圧力に伴う電位誤差が抑えられることで強誘電体キャパシタの読み出しマージンの低下を防ぐので、強誘電体のエンデュランス（書換回数等）をより多くすることができる。
（３）熱等により生じる歪み応力に対してもその影響を抑えることが可能となるので、温度特性が改善される。
（４）製造する際にビットライン方向（行方向）の各メモリセル間にヒステリシス特性等の特性に関するばらつきが発生するが、基準となる強誘電体キャパシタにも同様のばらつきが発生するため、ばらつきに伴う影響が相殺されることになる。これまでは、各メモリセル間のばらつきにより設けるメモリセル数に制限があったが、ばらつきが相殺されることにより同じチップサイズでメモリセル数を増やすことが可能となる。
（５）同様に強誘電体薄膜のウエハ面内（チップ内）のばらつきに対してもその影響を相殺することになり、結果として歩留りを向上することが可能となる。
といった効果を奏する。
【図面の簡単な説明】
【図１】本願発明の第１実施例を示す回路図
【図２】図１の回路を模式的に示した回路図
【図３】記憶用強誘電体キャパシタの履歴特性図
【図４】基準用強誘電体キャパシタの履歴特性図
【図５】第１実施例の回路のタイミングチャート
【図６】本願発明の第２実施例の回路の左半分を示す図
【図７】本願発明の第２実施例の回路の右半分を示す図
【図８】従来の半導体記憶装置を示す回路図
【図９】強誘電体の履歴特性図
【図１０】外力による強誘電体キャパシタへの電位変動を示す図
【符号の説明】
Ｍ11・・・・メモリセル
Ｃ11・・・・ 記憶用強誘電体キャパシタ
ＴＲ11・・・ 選択用トランジスタ
ＢＬ1、／ＢＬ1・・・ビットライン
ＷＬ1、／ＷＬ1・・・ワードライン
ＰＬ1・・・・プレートライン
Ｃref1 ・・・基準用強誘電体キャパシタ
ＣBL、／ＣBL・・・・負荷用強誘電体キャパシタ
ＡＭＰ1・・・センスアンプ
【発明の属する技術分野】
本発明は、強誘電体を有するキャパシタを備えた半導体記憶装置に関するものである。
【０００２】
【従来の技術】
半導体記憶装置は、コンピュータの発展と共に、データ、プログラム等の記憶装置として普及してきている。半導体記憶装置としては、ＤＲＡＭ、ＳＲＡＭといったＲＡＭ（Random Access Memory）及びマスクＲＯＭ、ＰＲＯＭといったＲＯＭ（Read Only Memory）が挙げられる。ＲＯＭは、一般に不揮発性メモリで構成され、メモリの電源を切っても記憶状態は保持される。特にＰＲＯＭ（Programmable Read Only Memory）は、ユーザーがデータの書き込みを自由にできることから、普及が進んでおり、その中で電気的にデータの書き込みができるＥＥＰＲＯＭ（Electrically Erasable PROM）がその利便性から有望視されている。
【０００３】
ＥＥＰＲＯＭでは、ＭＩＳ-ＦＥＴ(Metal Insulator Semiconductor-Field Effect Transistor)構造を用い、ゲート絶縁膜中のトラップ領域またはフローティングゲートを利用して、シリコン基板からの電荷注入及び基板への電荷放出により記憶状態を保持する方法や強誘電体膜に高い電圧を印加することにより自発分極させて記憶状態を保持する方法が従来より知られている。強誘電体を用いる方法としては、ＭＦＳ-ＦＥＴ(Metal Ferroelectric Semiconnductor-Field Effect Transistor)構造を利用して、ゲート絶縁膜として用いた強誘電体を高いゲート電圧により自発分極させる方法及びＤＲＡＭに類似の回路構成でキャパシタとして酸化膜の代わりに強誘電体を使用する方法があり、特に後者の方法はＤＲＡＭに類似のセル構造が単純であるというメリットを生かしながら不揮発性を持たせることができることから、最近開発が進められている。
【０００４】
ＤＲＡＭに類似の回路構成でキャパシタに強誘電体を用いた半導体記憶装置としては、例えば、特開平８−３６８８８号公報には、図８に示すような回路構成をもつものが記載されている。図において、ＷＬ0〜ＷＬ3はワードライン、ＤＷＬ0〜ＤＷＬ1はダミーワードライン、ＢＬ0、／ＢＬ0、ＢＬ1、／ＢＬ1はビットライン、ＣＰ0、ＣＰ1はプレートライン、ＤＣＰ0、ＤＣＰ1はダミープレートライン、ＥＱ11はビットイコライズ及びプリチャージ制御信号、Ｓ100、Ｓ101は制御信号、Ｖ10は信号、ＳＡＥ0、ＳＡＥ1はセンスアンプ制御信号、Ｖssは接地電圧、ＳＡ0、ＳＡ1はセンスアンプ、Ｃｓ1〜Ｃｓ8は本体メモリセル強誘電体キャパシタ、Ｃｄ1〜Ｃｄ4はダミーメモリセル強誘電体キャパシタ、Ｃｂ1〜Ｃｂ4は通常のキャパシタまたは強誘電体キャパシタからなるビットライン容量調整用キャパシタ、ＱｎはＮチャネル型ＭＯＳトランジスタである。
【０００５】
上記のような回路構成でデータを読み出すためには、初期状態として、ワードラインＷＬ0〜ＷＬ3、ダミーワードラインＤＷＬ0、ＤＷＬ1、プレートラインＣＰ0、ＣＰ1、ダミープレートラインＤＣＰ0、ＤＣＰ1、センスアンプ制御信号ＳＡＥ0、ＳＡＥ1、制御信号Ｓ100、Ｓ101を論理電圧”Ｌ”とし、ビットイコライズ及びプリチャージ制御信号ＥＱ11を論理電圧”Ｈ”とし、ビットラインＢＬ0、／ＢＬ0、ＢＬ1、／ＢＬ1を論理電圧”Ｌ”とする。
【０００６】
次に、信号ＥＱ11を論理電圧”Ｌ”として、ビットラインＢＬ0、／ＢＬ0、ＢＬ1、／ＢＬ1をフローティング状態とする。そして、本体メモリセルキャパシタＣｓ2を読み出す場合には、ワードラインＷＬ1、ダミーワードラインＤＷＬ1、プレートラインＣＰ0、ダミープレートラインＤＣＰ0、制御信号Ｓ101をすべて論理電圧”Ｈ”とすると、ＭＯＳトランジスタＱｎが作動してビットラインＢＬ0にダミーメモリセルのデータが読み出され、ビットライン／ＢＬ0に本体メモリセルのデータが読み出される。ここで、制御信号Ｓ101が論理電圧”Ｈ”となることによりビットラインＢＬ0とビットライン容量調整用容量が接続するが、信号Ｖ10を適当な電位に設定することで、ビットラインＢＬ0の容量を大きくし、ダミーメモリセルキャパシタを本体メモリセルキャパシタと同程度のものとしても、適正なリファレンス電圧を得ることができるように設定されている。その後、センスアンプ制御信号ＳＡＥ0を論理電圧”Ｈ”として、センスアンプＳＡ0を動作させ、ビットラインＢＬ0、／ＢＬ0のデータを比較増幅し、Ｃｓ2にメモリされたデータを出力する。
【０００７】
【発明が解決しようとする課題】
強誘電体キャパシタは、上述したように強誘電体の有する残留自発分極という特性を利用することで不揮発性メモリとして機能している。図９は強誘電体のヒステリシス特性図で、横軸が強誘電体に加えられる電圧で縦軸が強誘電体の分極状態を等価な電荷で示している。強誘電体に圧力がない状態を実線で示し、圧力がかかった状態を点線で示している。
【０００８】
図の実線上の点Ｂ及び点Ｄに示すように、強誘電体は電圧が”０”の状態でも残留分極を有している。そして、強誘電体が点Ｄの状態で十分な大きさの正の電圧を印加すると、点Ａの状態に移行する。次に、電圧を”０”にすると、強誘電体は点Ｄの状態に戻らず点Ｂの状態に移行する。この状態で正の電圧を印加しても分極状態は点Ｂから点Ａまで変化するだけだが、十分な大きさの負の電圧を印加して電圧を”０”に戻すと、分極状態は点Ｄになる。こうした点Ｂ、Ｄの分極状態を論理値”１”、”０”に対応させることでメモリとして用いることができる。
【０００９】
ところが、強誘電体は外力を加えると電位変動を生じる圧電性も併せ有している。例えば、図９の点線で示すように、外力が加えられた場合強誘電体のヒステリシス特性は、外力がない状態に比べ歪んだものとなる。点Ａ及び点Ｃは、それぞれ点Ａ’及び点Ｃ’のように蓄積電荷が大きくなるが、点Ｂ及び点Ｄは、それぞれ点Ｂ’及び点Ｄ’のように蓄積電荷が小さくなる。
【００１０】
外力による読出電圧の変動をみると、まず、圧力がない状態では、負荷容量をＣFとして図から算出すると、電圧Ｖ1、Ｖ2が導かれるから、基準用電圧Ｖrefを図のようにＶ1とＶ2との間に設定すれば、Ｖ1で論理値”１”、Ｖ2で論理値”０”を識別する。同様に圧力がかかった状態では、Ｖ1’、Ｖ2’となるが、Ｖ1’はＶrefより小さくなるため、論理値”０”と誤読み出しをしてしまうことになる。
【００１１】
一方、図１０は、半導体記憶装置に外力を加えた場合に生じる強誘電体の圧電性に伴う電位の変動を模式的に示したものである。横軸は検出位置で、縦軸は検出位置の検出電位を示しており、図に示すように各検出位置での歪み圧力に基づいて検出電位は変化する。
例えば、図１０（ａ）において、図８に記載の従来の半導体記憶装置のダミーメモリセルキャパシタ及びビットライン容量調整用キャパシタが点Ａに位置している場合、これらのキャパシタから生成されるリファレンス電圧と検出電位ＶAとの電位差で記憶状態の判定を行う。同様に点Ｃに位置するメモリセルには、検出電位ＶAが点Ａと同じであるため、リファレンス電圧と比較する際には問題はない。ところが、点Ｂに位置するメモリセルは、検出電位ＶBが生じているため、リファレンス電圧と比較する際に、（ＶAーＶB）分の誤差が残ることになる。
【００１２】
図１０（ｂ）においても、同様に、ダミーメモリセルキャパシタ及びビットライン容量調整用キャパシタが点Ａに位置している場合に、点Ｄに位置するメモリセルは問題ないが、それ以外に位置するメモリセルは最大（ＶAーＶC）分の誤差が生じることになる。
つまり、図９に示すように、強誘電体キャパシタ自体が外力により読出しマージンを低下させるとともに、図１０に示すように、パッケージされた半導体記憶装置に外力がかかると歪み圧力が遍在的に加わり、メモリセルの配置により電位誤差が異なるようになる。したがって、特に上記した半導体記憶装置のダミーメモリセルキャパシタ及びビットライン容量調整用キャパシタのように一部にしか配置されていない強誘電体キャパシタに遍在的に圧力が加わると、読出しマージンの低下が発生し、極端な場合には誤読出しをしてしまうことになる。一般に強誘電体メモリの読み出し動作は記憶破壊読み出しであるため読み出したデータを再書き込みする必要があることから、強誘電体メモリは、誤読み出しをすると、メモリからの読み出し後再書き込みの段階で誤ったデータを書き込み、結局データが化けてしまうといった問題点を有している。
【００１３】
本発明に係る半導体記憶装置は、記憶用強誘電体キャパシタを有するメモリセルをｍ行×ｎ列（ｍ、ｎは自然数）のマトリクス状に複数配置し、各行の前記メモリ群には、それぞれ、選択された前記メモリセルの前記記憶用強誘電体キャパシタ及び複数の強誘電体キャパシタにより生成される電位に基づき記憶されたデータを読み出す手段を有し、前記複数の強誘電体キャパシタは、それぞれ行方向に分散して配置され、前記複数の強誘電体キャパシタにより基準用強誘電体キャパシタ、該基準用強誘電体キャパシタに直列に電気的に接続される第 1 負荷用強誘電体キャパシタまたは前記記憶用強誘電体キャパシタに直列に電気的に接続される第 2 負荷用強誘電体キャパシタの少なくとも 1 つが合成される半導体記憶装置において、
前記複数の強誘電体キャパシタにより合成されるキャパシタの、約１／２の容量を合成する前記強誘電体キャパシタが各行の前記メモリセル群の中央部近傍に配置され、かつ約１／４の容量を合成する前記強誘電体キャパシタがそれぞれ各行の前記メモリセル群の両端部近傍に配置されたことを特徴とする。
【００１５】
また、本発明に係る別の半導体記憶装置は、記憶用強誘電体キャパシタを有するメモリセルをｍ行×ｎ列（ｍ、ｎは自然数）のマトリクス状に複数配置し、各行の前記メモリ群には、それぞれ、選択された前記メモリセルの前記記憶用強誘電体キャパシタ及び複数の強誘電体キャパシタを有する複数の電位発生手段により生成される電位に基づき記憶されたデータを読み出す手段を有し、前記複数の強誘電体キャパシタは、それぞれ行方向に分散して配置され、前記複数の強誘電体キャパシタにより基準用強誘電体キャパシタ、該基準用強誘電体キャパシタに直列に電気的に接続される第 1 負荷用強誘電体キャパシタまたは前記記憶用強誘電体キャパシタに直列に電気的に接続される第２負荷用強誘電体キャパシタの少なくとも 1 つが合成される半導体記憶装置において、
前記複数の強誘電体キャパシタにより合成されるキャパシタの、約１／２の容量を合成する前記強誘電体キャパシタが各行の前記メモリセル群の中央部近傍に配置され、かつ約１／４の容量を合成する前記強誘電体キャパシタがそれぞれ各行の前記メモリセル群の両端部近傍に配置されたことを特徴とする。
【００１８】
そして、読み出し手段の複数の強誘電体キャパシタ又は強誘電体キャパシタを有する複数の電位発生手段を行方向に分散配置したので、たとえ半導体記憶装置に遍在的に歪み圧力がかかったとしても、分散配置した一部の強誘電体キャパシタ又は電位発生手段だけがその圧力を受けるため、全体として歪み圧力の影響を軽減できる。
【００１９】
【発明の実施の形態】
以下本発明の実施例について、詳述する。
図１は、第１実施例として本発明の半導体記憶装置の回路図を示しており、図２は、図１の回路の一部を模式的に示している。
（ｍ×ｎ）個のメモリセルＭ11、Ｍ21、・・・・、Ｍmnはマトリクス状に配置されており、例えば縦方向の配置は、Ｍ11、Ｍ12、・・・・、Ｍ1nであり、横方向の配置は、Ｍ11、Ｍ21、・・・・、Ｍm1というふうになされている。各メモリセルＭij（i=1,2,・・・,m;j=1,2,・・・,n）は、選択用トランジスタＴＲij及び記憶用強誘電体キャパシタＣijを備えている。ビットライン／ＢＬj、ＢＬj（j=1,2,・・・,n）及びワードラインＷＬi（i=1,2,・・・,m）が縦横に配置されており、選択用トランジスタＴＲij、ＴＲi+1jのゲートがそれぞれワードラインＷＬi、ＷＬi+1に接続され、さらに記憶用強誘電体キャパシタＣijの一端が選択用トランジスタＴＲijを介してビットライン／ＢＬjに、記憶用強誘電体キャパシタＣi+1jの一端が選択用トランジスタＴＲi+1jを介してビットラインＢＬjに接続されている。記憶用強誘電体キャパシタＣij、Ｃi+1jの他端はともにプレートラインＰＬi（i=1,2,・・・,m/2）に接続されている。
【００２０】
ワードラインＷＬiは行デコーダ１０に接続され、ビットライン／ＢＬj、ＢＬjはトランジスタを介して出力バッファ１２及び入力バッファ１３に接続されており、このトランジスタのゲートは列デコーダ１１に接続されている。行デコーダ１０及び列デコーダ１１はアドレスバッファ１９からのアドレスデータにより特定のワードラインＷＬ、ビットライン／ＢＬ、ＢＬを選択することでメモリセルを特定し、出力バッファ１２及び入力バッファ１３を介してメモリセルの書き込み、読み出しを行う。
【００２１】
基準セルプリセット回路部１６は、基準セル駆動回路１７及びビット線イコライズ回路１８を備えているとともに、図２において模式的に示されるように、ビットライン／ＢＬj、ＢＬj毎に基準用強誘電体キャパシタ／Ｃrefj、Ｃrefj及び負荷用強誘電体キャパシタ／ＣBLj、ＣBLjを備えている。
基準用強誘電体キャパシタ／Ｃrefjは、図１に示すように分割された強誘電体キャパシタ／Ｃrefja、／Ｃrefjb及び／Ｃrefjcを並列接続して構成されている。同様に基準用強誘電体キャパシタＣrefjは、分割された強誘電体キャパシタＣrefja、Ｃrefjb及びＣrefjcを並列接続して構成されている。そして、強誘電体キャパシタ／Ｃrefja及びＣrefjaは半導体記憶装置の左端部近傍（図１ではメモリセルＭ1j付近）に、強誘電体キャパシタ／Ｃrefjｂ及びＣrefjｂは半導体記憶装置の中央部近傍（図１ではメモリセルＭm/2j付近）に、強誘電体キャパシタ／Ｃrefjｃ及びＣrefjｃは半導体記憶装置の右端部近傍（図１ではメモリセルＭmjに隣接した基準セルプリセット回路部１６内）にそれぞれ配置されている。基準用強誘電体キャパシタ／Ｃrefjと分割された強誘電体キャパシタ／Ｃrefja、／Ｃrefjb、／Ｃrefjcとは、以下の式で規定される関係を有する。
【００２２】
／Ｃrefja＝／Ｃrefj×１／４ （左端部近傍） ・・・（１）
／Ｃrefjb＝／Ｃrefj×１／２ （中央部近傍） ・・・（２）
／Ｃrefjc＝／Ｃrefj×１／４ （右端部近傍） ・・・（３）
そして、並列接続されていることを考慮すると、
／Ｃrefja＋／Ｃrefjb＋／Ｃrefjc＝／Ｃrefj
となる。基準用強誘電体キャパシタＣrefjとＣrefja、Ｃrefjb、Ｃrefjcについても同様に、以下の式で規定される関係を有する。
【００２３】
Ｃrefja＝Ｃrefj×１／４ （左端部近傍） ・・・（４）
Ｃrefjb＝Ｃrefj×１／２ （中央部近傍） ・・・（５）
Ｃrefjc＝Ｃrefj×１／４ （右端部近傍） ・・・（６）
したがって、
Ｃrefja＋Ｃrefjb＋Ｃrefjc＝Ｃrefj
となる。
【００２４】
負荷用強誘電体キャパシタ／ＣBLj、ＣBLjについても、基準用強誘電体キャパシタ／Ｃrefj及びＣrefjと同様に、それぞれ分割された強誘電体キャパシタ／ＣBLja、／ＣBLjb、／ＣBLjc及びＣBLja、ＣBLjb、ＣBLjcを並列接続して構成されており、以下の関係式を有する。
／ＣBLja＝／ＣBLj×１／４ （左端部近傍） ・・・（７）
／ＣBLjb＝／ＣBLj×１／２ （中央部近傍） ・・・（８）
／ＣBLjc＝／ＣBLj×１／４ （右端部近傍） ・・・（９）
／ＣBLja＋／ＣBLjb＋／ＣBLjc＝／ＣBLj
ＣBLja＝ＣBLj×１／４ （左端部近傍） ・・・（10）
ＣBLjb＝ＣBLj×１／２ （中央部近傍） ・・・（11）
ＣBLjc＝ＣBLj×１／４ （右端部近傍） ・・・（12）
ＣBLja＋ＣBLjb＋ＣBLjc＝ＣBLj
また、基準セル駆動回路１７は、ラインＧＣＰ、接地ラインＶss、ラインＲＢＰ及びライン／ＲＷＬ、ＲＷＬを備え、ビット線イコライズ回路１８はラインＢＰを備えている。
【００２５】
ラインＧＣＰには、ゲートをワードラインＷＬiに接続したトランジスタを介して上述したプレートラインＰＬiに接続されている。
ラインＢＰには、トランジスタ／ＴＲＡ、ＴＲＡのゲートが接続され、トランジスタ／ＴＲＡのソース及びドレインはビットライン／ＢＬj、接地ラインＶssに、トランジスタＴＲＡのソース及びドレインはビットラインＢＬj、接地ラインＶssに接続されている。
【００２６】
基準用強誘電体キャパシタ／Ｃrefjは、一端をラインＧＣＰに接続し、他端を、ゲートをライン／ＲＷＬに接続したトランジスタ／ＴＲＢを介してビットライン／ＢＬjに接続すると共に、ゲートをラインＲＢＰに接続したトランジスタ／ＴＲＣを介して接地ラインＶssにも接続している。
基準用強誘電体キャパシタＣrefjは、一端をラインＧＣＰに接続し、他端を、ゲートをラインＲＷＬに接続したトランジスタＴＲＢを介してビットラインＢＬjに接続すると共に、ゲートをラインＲＢＰに接続したトランジスタＴＲＣを介して接地ラインＶssにも接続している。
【００２７】
負荷用強誘電体キャパシタ／ＣBLj、ＣBLjは一端をビットライン／ＢＬj、ＢＬjに接続し、他端を接地している。
センスアンプ部１４は、センスアンプ駆動回路１５を備え、ビットライン／ＢＬj、ＢＬj毎にセンスアンプＡＭＰjが設けられている。センスアンプＡＭＰjは、一端をビットライン／ＢＬjに、他端をビットラインＢＬjに接続することで、基準セルプリセット回路部１６と接続している。
【００２８】
行デコーダ１０、列デコーダ１１、センスアンプ駆動回路１５、基準セル駆動回路１７、ビット線イコライズ回路１８及びアドレスバッファ１９は、制御信号発生回路２０により制御される。
次に、上述した半導体記憶装置の読み出し動作について図５を参照しつつ説明する。例えば、メモリセルＭ11の記憶内容”Ｈ”、すなわち記憶用強誘電体キャパシタＣ11が図３に示す分極状態Ｐ６であることを読み出す場合には、まず、ビット線イコライズ回路１８が、ラインＢＰを一定時間”Ｈ”とした後、再び”Ｌ”に戻す。これにより、トランジスタ／ＴＲＡ、ＴＲＡが一定時間オンになり、接地ラインＶssとビットライン／ＢＬ1、ＢＬ1とが接続されて、その間ビットライン／ＢＬ1、ＢＬ1は”Ｌ”になる。ビットライン／ＢＬ1、ＢＬ1が”Ｌ”の間に負荷用強誘電体キャパシタ／ＣBL1、ＣBL1は放電される。その後、トランジスタ／ＴＲＡ、ＴＲＡがオフになると、ビットライン／ＢＬ1、ＢＬ1は、フローティング状態となる。
【００２９】
ラインＢＰが一定時間”Ｈ”になると同時に、基準セル駆動回路１７によりラインＲＢＰを一定時間”Ｈ”とした後、再び”Ｌ”に戻す。これにより、トランジスタＴＲＣが一定時間オンになり、基準用強誘電体キャパシタＣref1の一端は接地ラインＶssと接続されて”Ｌ”になる。そして、基準用強誘電体キャパシタＣref1の他端はラインＧＣＰに接続されているため”Ｌ”となっていることから、基準用強誘電体キャパシタＣref1は、分極状態Ｐ11にされる。
【００３０】
次に、基準セル駆動回路１７によりラインＧＣＰを”Ｈ”とすることで、基準用強誘電体キャパシタＣref1の他端を”Ｈ”として読出用電圧Ｖpを与える。そして、行デコーダ１０によりワードラインＷＬ1を”Ｈ”にすることにより、プレートラインＰＬ1が”Ｈ”となり、記憶用強誘電体キャパシタＣ11の他端に読出用電圧Ｖpが与えられる。さらに、ワードラインＷＬ1が”Ｈ”となるためトランジスタＴＲ11がＯＮ状態となり、記憶用強誘電体キャパシタＣ11の一端は、ビットライン／ＢＬ1を介して負荷用強誘電体キャパシタ／ＣBL1と直列接続される。
【００３１】
したがって、直列接続された記憶用強誘電体キャパシタＣ11及び負荷用強誘電体キャパシタ／ＣBL1に読出用電圧Ｖpが印加されることになり、記憶用強誘電体キャパシタＣ11には読出用電圧Ｖpに基づく分圧Ｖ3が印加される。図３においては、分圧Ｖ3では記憶用強誘電体キャパシタＣ11は分極状態Ｐ１に対応している。すなわち、
Ｖ3＝０
となる。
【００３２】
上述したワードラインＷＬ1を”Ｈ”にすると同時に、基準セル駆動回路１７によりラインＲＷＬが”Ｈ”となり、トランジスタＴＲＢがＯＮ状態となる。したがって、基準用強誘電体キャパシタＣref1の一端がビットラインＢＬ1を介して負荷用強誘電体キャパシタＣBL1と直列に接続される。上述したようにラインＧＣＰは基準セル駆動回路１７により”Ｈ”に保持されているため、直列接続された基準用強誘電体キャパシタＣref1及び負荷用強誘電体キャパシタＣBL1に読出用電圧Ｖpが印加されることになり、基準用強誘電体キャパシタＣref1には読出用電圧Ｖpに基づく分圧Ｖrefが印加される。図４においては、負荷用強誘電体キャパシタＣBL1と接続する直前の分極状態Ｐ11から分圧Ｖrefに対応する分極状態Ｐ12に移行する。
【００３３】
以上の状態でセンスアンプＡＭＰ１を作動する。センスアンプＡＭＰ１は、ビットライン／ＢＬ1、ＢＬ1を介して基準用強誘電体キャパシタＣref1に印加される分圧Ｖrefの電位及び記憶用強誘電体キャパシタＣ11に印加される分圧Ｖ3の電位を比較し、高い方のビットラインを”Ｈ”に、低い方のビットラインを”Ｌ”とする。図３に示すように、分圧Ｖrefの電位に比べ分圧Ｖ3の電位が高いので、ビットライン／ＢＬ1の電位が”Ｈ”に、ビットラインＢＬ1の電位が”Ｌ”に設定される。このとき、ビットライン／ＢＬ1の電位が”Ｈ”であることから、記憶用強誘電体キャパシタＣ11は図３に示す分極状態Ｐ１のままであるが、基準用強誘電体キャパシタＣref1は、ビットラインＢＬ1の電位が”Ｌ”になるため図４に示す分極状態Ｐ13に移行する。
【００３４】
続けて基準セル駆動回路１７によりラインＲＷＬを”Ｌ”にすると、トランジスタＴＲＢがＯＦＦ状態となり、基準用強誘電体キャパシタＣref1はフローティング状態となる。そして、時間が経過するとともに、基準用強誘電体キャパシタＣref1は放電し、図４に示す分極状態Ｐ11になる。
その後基準セル駆動回路１７によりラインＧＣＰを”Ｌ”とすることで、プレートラインＰＬ1が”Ｌ”になる。ビットライン／ＢＬ1の電位が”Ｈ”のままなので、プレートラインＰＬ1との間に電位差が生じ、この電位差が書込用電圧Ｖrwとして記憶用強誘電体キャパシタＣ11に印加されて、記憶用強誘電体キャパシタＣ11は、もとの分極状態Ｐ６に移行する。基準用強誘電体キャパシタＣref1はフローティング状態であるため、ラインＧＣＰが”Ｌ”となっても、分極状態に変化はない。続いて、行デコーダ１０によりワードラインＷＬ1を”Ｌ”にすることで、トランジスタＴＲ11をＯＦＦ状態とし、記憶用強誘電体キャパシタＣ11をフローティング状態とする。
【００３５】
次に、列デコーダ１１によりラインＢ1を”Ｈ”とすることで、ビットライン／ＢＬ1の電位”Ｈ”が出力バッファ１２に取り込まれた後、センスアンプＡＭＰ1をＯＦＦしてビットライン／ＢＬ1、ＢＬ1をフローティング状態とし、その後列デコーダ１１によりラインＢ1を”Ｌ”にして読出処理を終了する。
上述した読出処理は、記憶用強誘電体キャパシタＣ11が図３で示す分極状態Ｐ６から放電する前に行う高速読出処理であるが、記憶用強誘電体キャパシタＣ11が放電した後に図３に示す分極状態Ｐ１での読出処理も上述した処理と同様に行われるが、記憶用強誘電体キャパシタＣ11の読出用電圧Ｖpに基づく分圧は図３に示すＶ1に設定され、分極状態Ｐ４に移行することになる。その後センスアンプＡＭＰ1によりビットライン／ＢＬ1を”Ｈ”にすると、分極状態Ｐ５に移行する。そして、再書込用電圧Ｖrwが印加されると分極状態Ｐ６に移行し、読出処理終了後放電により分極状態Ｐ１に戻る。
【００３６】
また、メモリセルＭ11の記憶内容”Ｌ”、すなわち記憶用強誘電体キャパシタＣ11が図３で示す分極状態Ｐ２であることを読み出す場合も、記憶内容が”Ｈ”の場合と同様に処理されるが、記憶用強誘電体キャパシタＣ11の読出用電圧Ｖpに基づく分圧は図３に示すＶ2に設定され、分極状態Ｐ３に移行することになる。その後センスアンプＡＭＰ1によりビットライン／ＢＬ1を”Ｌ”にすると、”Ｈ”が維持されたプレートラインＰＬ1との間の電位差による再書込用電圧Ｖrwが印加されて分極状態Ｐ７に移行し、読出処理終了後放電により分極状態Ｐ２に戻る。
【００３７】
以上の説明から明らかなように、基準プリセット回路部１６は、記憶用強誘電体キャパシタ及び負荷用強誘電体キャパシタに基づき記憶データに依存した電位を発生させるとともに、基準用強誘電体キャパシタ及び負荷用強誘電体キャパシタに基づき基準用電位を発生し、センスアンプ部１４及び列デコーダ１１等により記憶データが出力される。したがって、これらの回路が読み出し手段に相当することになる。
【００３８】
このような半導体記憶装置に外力が加えられた場合を説明する。メモリセルＭmnは、マトリクス状に配置されているが、基準用強誘電体キャパシタ／Ｃrefj、Ｃrefj及び負荷用強誘電体キャパシタ／ＣBLj、ＣBLjは、上述したように、分割された強誘電体キャパシタが半導体記憶装置のビットライン／ＢＬj、ＢＬjに沿って左端部、中央部及び右端部に上記式（１）〜（12）のように分散して配置されている。
【００３９】
図１０で示したような歪み圧力による電位変動が発生した場合を考える。上記した従来の半導体記憶装置では、強誘電体キャパシタが遍在しているため、ワードラインＷＬ方向に電位変動が発生した場合は問題ないが、ビットラインＢＬ方向に電位変動が発生した場合には、図１０（ａ）で最大誤差（ＶB−ＶA）、図１０（ｂ）で最大誤差（ＶC−ＶA）が発生していた。
【００４０】
そこで、本願発明の半導体記憶装置に同様の外力を加えてみる。半導体記憶装置のビットライン／ＢＬj、ＢＬjに沿って左端部、中央部及び右端部がそれぞれ点Ａ、点Ｂ及び点Ｃに対応するものとする。図１０（ａ）の場合には、メモリセルＭmnはビットラインに沿って配置されているために、各メモリセルの記憶用強誘電体キャパシタＣijの検出電位はＶAからＶBの間でばらつくことになるが、基準用強誘電体キャパシタ／Ｃrefjは、式（１）〜（３）で規定されるように分割されている。ここで、キャパシタの容量が例えば半分になると、蓄えられる電荷の量は半分になり、圧力による影響も半分しか受けない−というようにキャパシタの分割比率に等しい比率で圧力の影響も軽減される。したがって、分割された比率によりその検出電位の誤差は以下のようになる。
【００４１】
左端部；ＶA／４、中央部；ＶB／２、右端部；ＶA／４
基準用強誘電体キャパシタ／Ｃrefj全体の誤差は、
ＶA／４＋ＶB／２＋ＶA／４＝（ＶA＋ＶB）／２
となる。したがって、各メモリセルの記憶用強誘電体キャパシタＣijの検出電位はＶAからＶBの間でばらつくことを考慮すると、センスアンプ部で比較する際の誤差は、検出電位ＶA、ＶBで
ＶA−（ＶA＋ＶB）／２＝（ＶA−ＶB）／２
ＶB−（ＶA＋ＶB）／２＝（ＶB−ＶA）／２
である。すなわち、誤差の大きさは、最大で｜（ＶA−ＶB）／２｜となり、従来のものに比べて半分の大きさになる。
【００４２】
基準用強誘電体キャパシタＣrefj及び負荷用強誘電体キャパシタ／ＣBLj、ＣBLjについても同様に誤差を算出することができ、結局誤差は従来の半分に抑えることができる。
図１０（ｂ）の場合も同様に、分割された強誘電体キャパシタの誤差は、
左端部；ＶA／４、中央部；｛（ＶA＋ＶC）／２｝／２、右端部；ＶC／４
であるから、全体の誤差は、
ＶA／４＋（ＶA＋ＶC）／４＋ＶC／４＝（ＶA＋ＶC）／２
となる。したがって、センスアンプ部で比較する際の最大誤差は、
ＶA−（ＶA＋ＶC）／２＝（ＶA−ＶC）／２
ＶC−（ＶA＋ＶC）／２＝（ＶC−ＶA）／２
である。すなわち、図１０（ｂ）の場合も、従来のものに比べて半分の大きさになる。
【００４３】
上述した実施例では、強誘電体キャパシタの分散配置のやり方として、分割された強誘電体を左端部近傍、中央部近傍、右端部近傍の３カ所に１／４、１／２、１／４の比率で配置していたが、本願発明ではこれに限定されるされることなく、半導体記憶装置の外力による誤差の発生状況等をみて、配置箇所を２カ所にしたり、４カ所以上にしたりすることは可能であり、配置場所も左端部近傍、中央部近傍、右端部近傍に限定されることなく、誤差が少なくなるように適宜設定できる。また、分割の比率も同様に誤差の状況をみて適宜設定することが可能である。
【００４４】
図６及び図７は、第２実施例を示している。図６は左半分を、図７は右半分を示している。第１実施例では、基準セルプリセット回路部１６の基準用強誘電体キャパシタ／Ｃrefj、Ｃrefj及び負荷用強誘電体キャパシタ／ＣBLj、ＣBLjのみを分割して分散配置していたが、第２実施例では基準セルプリセット回路部そのものを複数配置し、各基準セルプリセット回路部は、それぞれ分割された基準用強誘電体キャパシタ／Ｃrefj、Ｃrefj及び負荷用強誘電体キャパシタ／ＣBLj、ＣBLjを備えており、さらに第１実施例と同様に分散配置されている。具体的には、図において、基準セルプリセット回路部１６A、１６B、１６Cをそれぞれ半導体記憶装置の左端部近傍、中央部近傍、右端部近傍に配置している。そして、基準セルプリセット回路部１６Aは、基準用強誘電体キャパシタを分割した強誘電体キャパシタ／Ｃrefja、Ｃrefjaを、負荷用強誘電体キャパシタ分割した強誘電体キャパシタ／ＣBLja、ＣBLjaを備えており、その他の構成は第１実施例の基準セルプリセット回路部１６と同じである。基準セルプリセット回路部１６B、１６Cについても同様の構成を有しており、基準セルプリセット回路部１６Bは、基準用強誘電体キャパシタを分割した強誘電体キャパシタ／Ｃrefjb、Ｃrefjbを、負荷用強誘電体キャパシタ分割した強誘電体キャパシタ／ＣBLjb、ＣBLjbを備え、基準セルプリセット回路部１６Cは、基準用強誘電体キャパシタを分割した強誘電体キャパシタ／Ｃrefjc、Ｃrefjcを、負荷用強誘電体キャパシタを分割した強誘電体キャパシタ／ＣBLjc、ＣBLjcを備えている。
【００４５】
基準セルプリセット回路部１６A、１６B、１６Cは、それぞれ分割された強誘電体キャパシタに応じて電位を発生するが、基準セル駆動回路１７により同時に駆動されるので、全体としては図２の回路の基準セルプリセット回路部１６と同様の動作を行う。そして、基準用強誘電体キャパシタ／Ｃrefj、Ｃrefj及び負荷用強誘電体キャパシタ／ＣBLj、ＣBLjは分割されて分散配置されているので、第１実施例と同様に外力による誤差を抑えることができる。
【００４６】
第２実施例の半導体記憶装置は、第１実施例に比べビットライン方向（メモリセルＭ11からＭm1の方向）でみると基準セルプリセット回路部を複数設けた点で回路構成が増加するが、ワードライン方向（メモリセルＭ11からＭ1nの方向）では第１実施例のような分割された強誘電体キャパシタを接続するためのｎ列分の配線が不要になる。したがって、多数のメモリセルからなる大規模の半導体記憶装置の場合には、第２実施例のものの方がワードライン方向のスペースをコンパクトにすることができ、より小型化が可能になる。
【００４７】
【発明の効果】
以上説明したように、本発明に係る半導体記憶装置は、例えば、基準用強誘電体キャパシタ、該基準用強誘電体キャパシタに直列に電気的に接続される第１負荷用強誘電体キャパシタまたは前記記憶用強誘電体キャパシタに直列に電気的に接続される第２負荷用強誘電体キャパシタといった従来一部に遍在して配置されていたものを、それぞれ複数の強誘電体キャパシタで構成し、これら複数の強誘電体キャパシタを分散して配置したので、外部からの圧力等に伴う強誘電体キャパシタの電位変動の影響を軽減することができる。具体的には、
（１）外部圧力による影響を軽減できるため、パッケージに安価な物を使用でき、 また、半導体記憶装置に圧力クッションとしてモールドの際に行われるポッ ティング等の工程を省くことが可能となる。また、半導体記憶装置の組立時 に加わる圧力による影響も軽減されるので、組立工程を簡略化することがで きる。
（２）外部圧力に伴う電位誤差が抑えられることで強誘電体キャパシタの読み出しマージンの低下を防ぐので、強誘電体のエンデュランス（書換回数等）をより多くすることができる。
（３）熱等により生じる歪み応力に対してもその影響を抑えることが可能となるので、温度特性が改善される。
（４）製造する際にビットライン方向（行方向）の各メモリセル間にヒステリシス特性等の特性に関するばらつきが発生するが、基準となる強誘電体キャパシタにも同様のばらつきが発生するため、ばらつきに伴う影響が相殺されることになる。これまでは、各メモリセル間のばらつきにより設けるメモリセル数に制限があったが、ばらつきが相殺されることにより同じチップサイズでメモリセル数を増やすことが可能となる。
（５）同様に強誘電体薄膜のウエハ面内（チップ内）のばらつきに対してもその影響を相殺することになり、結果として歩留りを向上することが可能となる。
といった効果を奏する。
【図面の簡単な説明】
【図１】本願発明の第１実施例を示す回路図
【図２】図１の回路を模式的に示した回路図
【図３】記憶用強誘電体キャパシタの履歴特性図
【図４】基準用強誘電体キャパシタの履歴特性図
【図５】第１実施例の回路のタイミングチャート
【図６】本願発明の第２実施例の回路の左半分を示す図
【図７】本願発明の第２実施例の回路の右半分を示す図
【図８】従来の半導体記憶装置を示す回路図
【図９】強誘電体の履歴特性図
【図１０】外力による強誘電体キャパシタへの電位変動を示す図
【符号の説明】
Ｍ11・・・・メモリセル
Ｃ11・・・・ 記憶用強誘電体キャパシタ
ＴＲ11・・・ 選択用トランジスタ
ＢＬ1、／ＢＬ1・・・ビットライン
ＷＬ1、／ＷＬ1・・・ワードライン
ＰＬ1・・・・プレートライン
Ｃref1 ・・・基準用強誘電体キャパシタ
ＣBL、／ＣBL・・・・負荷用強誘電体キャパシタ
ＡＭＰ1・・・センスアンプ
Claims (2)
- 記憶用強誘電体キャパシタを有するメモリセルをｍ行×ｎ列（ｍ、ｎは自然数）のマトリクス状に複数配置し、各行の前記メモリ群には、それぞれ、選択された前記メモリセルの前記記憶用強誘電体キャパシタ及び複数の強誘電体キャパシタにより生成される電位に基づき記憶されたデータを読み出す手段を有し、前記複数の強誘電体キャパシタは、それぞれ行方向に分散して配置され、前記複数の強誘電体キャパシタにより基準用強誘電体キャパシタ、該基準用強誘電体キャパシタに直列に電気的に接続される第１負荷用強誘電体キャパシタまたは前記記憶用強誘電体キャパシタに直列に電気的に接続される第２負荷用強誘電体キャパシタの少なくとも 1 つが合成される半導体記憶装置において、
前記複数の強誘電体キャパシタにより合成されるキャパシタの、約１／２の容量を合成する前記強誘電体キャパシタが各行の前記メモリセル群の中央部近傍に配置され、かつ約１／４の容量を合成する前記強誘電体キャパシタがそれぞれ各行の前記メモリセル群の両端部近傍に配置された半導体記憶装置。 - 記憶用強誘電体キャパシタを有するメモリセルをｍ行×ｎ列（ｍ、ｎは自然数）のマトリクス状に複数配置し、各行の前記メモリ群には、それぞれ、選択された前記メモリセルの前記記憶用強誘電体キャパシタ及び複数の強誘電体キャパシタを有する複数の電位発生手段により生成される電位に基づき記憶されたデータを読み出す手段を有し、前記複数の強誘電体キャパシタは、それぞれ行方向に分散して配置され、前記複数の強誘電体キャパシタにより基準用強誘電体キャパシタ、該基準用強誘電体キャパシタに直列に電気的に接続される第 1 負荷用強誘電体キャパシタまたは前記記憶用強誘電体キャパシタに直列に電気的に接続される第２負荷用強誘電体キャパシタの少なくとも 1 つが合成される半導体記憶装置において、
前記複数の強誘電体キャパシタにより合成されるキャパシタの、約１／２の容量を合成する前記強誘電体キャパシタが各行の前記メモリセル群の中央部近傍に配置され、かつ約１／４の容量を合成する前記強誘電体キャパシタがそれぞれ各行の前記メモリセル群の両端部近傍に配置された半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22285296A JP3758054B2 (ja) | 1996-08-23 | 1996-08-23 | 半導体記憶装置 |
| US08/918,538 US5901077A (en) | 1996-08-23 | 1997-08-22 | Semiconductor memory device comprising ferroelectric capacitors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22285296A JP3758054B2 (ja) | 1996-08-23 | 1996-08-23 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1064281A JPH1064281A (ja) | 1998-03-06 |
| JP3758054B2 true JP3758054B2 (ja) | 2006-03-22 |
Family
ID=16788916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22285296A Expired - Fee Related JP3758054B2 (ja) | 1996-08-23 | 1996-08-23 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5901077A (ja) |
| JP (1) | JP3758054B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11120797A (ja) * | 1997-10-15 | 1999-04-30 | Toshiba Microelectronics Corp | 強誘電体メモリ及びそのスクリーニング方法 |
| JP3196829B2 (ja) * | 1997-12-26 | 2001-08-06 | 日本電気株式会社 | 強誘電体メモリ装置 |
| US6285604B1 (en) * | 2000-01-06 | 2001-09-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dummy memory cells for high accuracy self-timing circuits in dual-port SRAM |
| KR20080051076A (ko) * | 2006-12-04 | 2008-06-10 | 세이코 엡슨 가부시키가이샤 | 강유전체 기억 장치 및 전자 기기 |
| US7668003B2 (en) * | 2008-04-24 | 2010-02-23 | International Business Machines Corporation | Dynamic random access memory circuit, design structure and method |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0660635A (ja) * | 1992-08-06 | 1994-03-04 | Olympus Optical Co Ltd | 強誘電体メモリ装置 |
| US5572459A (en) * | 1994-09-16 | 1996-11-05 | Ramtron International Corporation | Voltage reference for a ferroelectric 1T/1C based memory |
| JP3127751B2 (ja) * | 1995-01-04 | 2001-01-29 | 日本電気株式会社 | 強誘電体メモリ装置およびその動作制御方法 |
| US5640030A (en) * | 1995-05-05 | 1997-06-17 | International Business Machines Corporation | Double dense ferroelectric capacitor cell memory |
-
1996
- 1996-08-23 JP JP22285296A patent/JP3758054B2/ja not_active Expired - Fee Related
-
1997
- 1997-08-22 US US08/918,538 patent/US5901077A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5901077A (en) | 1999-05-04 |
| JPH1064281A (ja) | 1998-03-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050808 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050830 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051027 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051220 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051221 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090113 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120113 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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